JP2011228428A - Iii族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置 - Google Patents
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Abstract
【課題】主面をm面とするIII 族窒化物半導体で構成されたHFETにおいて、正のしきい値電圧を高めること。
【解決手段】HFET100は、凹凸加工されたa面サファイア基板101上に、m面を主面とするGaNからなるバッファ層102、ノンドープのGaNからなるチャネル層103、ノンドープのAlGaNからなる障壁層104、酸素ドープのn−AlGaNからなるキャリア供給層105を有している。キャリア供給層105は2つの領域に分離して形成されている。キャリア供給層105は、障壁層104上に選択的に再成長させて形成した層である。ゲート電極109にバイアスを印加しない状態では、ゲート電極109直下に2DEGが形成されないため、正のしきい値電圧を高めることができる。
【選択図】図1
【解決手段】HFET100は、凹凸加工されたa面サファイア基板101上に、m面を主面とするGaNからなるバッファ層102、ノンドープのGaNからなるチャネル層103、ノンドープのAlGaNからなる障壁層104、酸素ドープのn−AlGaNからなるキャリア供給層105を有している。キャリア供給層105は2つの領域に分離して形成されている。キャリア供給層105は、障壁層104上に選択的に再成長させて形成した層である。ゲート電極109にバイアスを印加しない状態では、ゲート電極109直下に2DEGが形成されないため、正のしきい値電圧を高めることができる。
【選択図】図1
Description
本発明は、III 族窒化物半導体からなる半導体装置およびその製造方法に関するものであり、特に、正のしきい値電圧が高いHFET(高電子移動度トランジスタ)や、ダイオードなどの半導体装置およびその製造方法に関する。また、それらのIII 族窒化物半導体からなる半導体装置を用いた電力変換装置に関する。
III 族窒化物半導体は発光素子の材料として広く用いられているが、電子移動度が高くSiの約10倍の破壊電界強度を有することからパワーデバイスの材料としても期待されている。そのようなパワーデバイスとして、ヘテロ接合界面に生じる2次元電子ガス(2DEG)をチャネルとして動作するHFET(高電子移動度トランジスタ)が開発されているが、GaAs系のHFETなどの従来と同様な構造でGaN系HFETを作製すると、ゲート電極に電圧を印加しない状態でオンになる特性(ノーマリオン特性)となる。しかし、ノーマリオン特性では安全性に問題があるため、ゲート電極に電圧を印加しない状態でソース−ドレイン間に電流が流れないノーマリオフを実現するためのさまざまな構造が提案されている。
ノーマリオフを実現可能なIII 族窒化物半導体からなるHEMTとして、特許文献1では、a面やm面などの無極性面や半極性面を主面とするIII 族窒化物半導体で構成された絶縁ゲート型のHFETが記載されている。a面やm面はピエゾ分極による内部電界が0となる面であり、c面の場合のように内部電界によって高いシートキャリア密度が生じてしまうことがないため、ノーマリオフを実現することができる。また、特許文献1のHFETでは、リセス構造を採用することで正のしきい値電圧を高めている。また、特許文献1のHFETでは、障壁層にn型不純物をドープすることで、チャネル層に電子を供給し、直列抵抗を低減している。
しかし、特許文献1のHFETでは、障壁層にn型不純物がドープされており、ゲート電極下部もn型となっているため、正のしきい値電圧を十分に高めることができず、ドレイン電極に高電圧を印加した場合にソース−ドレイン間にリーク電流が生じてしまい、トランジスタをオフさせることができなくなるという問題がある。
そこで本発明の目的は、III 族窒化物半導体からなるHFETの正のしきい値電圧を高め、ドレイン電圧に高電圧を印加した際のソース−ドレイン間のリーク電流を抑制することである。
第1の発明は、c面以外の面を主面とするIII 族窒化物半導体で構成された半導体装置において、c面以外の面を主面とするIII 族窒化物半導体からなるチャネル層と、チャネル層上に位置し、チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなる障壁層と、障壁層上であって、n型不純物がドープされたIII 族窒化物半導体からなり、互いに離間する2つの領域上に選択的に再成長されて位置するキャリア供給層と、2つの領域の一方の領域のキャリア供給層上に設けられ、チャネル層と電気的に接続した第1電極と、2つの領域の他方の領域のキャリア供給層上に設けられ、チャネル層と電気的に接続した第2電極と、2つのキャリア供給層に挟まれた領域であって、障壁層上に位置する制御電極と、を備え、障壁層の少なくとも制御電極下部の領域はノンドープである、ことを特徴とする半導体装置である。
ここで本発明においてIII 族窒化物半導体とは、一般式Alx Gay Inz N(x+y+z=1、0≦x、y、z≦1)で表される半導体であり、Al、Ga、Inの一部を他の第13族元素(第3B族元素)であるBやTlで置換したもの、Nの一部を他の第15族元素(第5B族元素)であるP、As、Sb、Biで置換したものをも含むものとする。より一般的には、Gaを少なくとも含むGaN、InGaN、AlGaN、AlGaInNを示す。n型不純物には、従来より用いられているSiの他、O(酸素)を用いることもできる。以下の理由によりn型不純物としてOを用いる利点がある。c面を主面とするIII 族窒化物半導体ではOが取り込まれづらいが、c面以外の面はc面よりもOが取り込まれやすく、逆にSiはc面以外ではやや取り込まれづらい。また、Oは活性化率が非常に高い。
III 族窒化物半導体の主面は、c面以外の面、すなわちc面に平行でない面であればどの面であってもよく、たとえば、m面((1−100)面)、a面((11−20)面)、(1−101)面、r面((1−102)面)、(11−22)面、(11−24)面などの面である。誤差などによりこれらの面から5°以内の角度を成す面であってもよい。特に、m面、a面などの無極性面や、(11−22)面などのc面に対して約60°を成す半極性面が望ましい。内部電界が0となり、ノーマリオフ化がより容易となるためである。
チャネル層、障壁層、キャリア供給層は、いずれも単層であってもよいし、複数の層であってもよい。また、チャネル層と障壁層との間には、スペーサ層を有していてもよい。また、チャネル層と障壁層とをさらに複数回交互に繰り返し積層した構造としてもよい。それぞれのヘテロ接合界面に2DEGが形成されるため、さらに低いオン抵抗での動作が可能となる。また、キャリア供給層上にノンドープのIII 族窒化物半導体からなる層をさらに設けてもよい。
障壁層は、少なくとも制御電極下部の領域についてn型不純物がドープされていなければよく、障壁層の他の領域についてはn型不純物がドープされていてもよい。しかし、部分的に不純物をドープするにはイオン注入などの方法を用いる必要があり、結晶性を悪化させてしまったり、製造工程を複雑にしてしまう。そのため、障壁層全体にn型不純物がドープされていないことが望ましい。
2つの領域に分離されたキャリア供給層は、選択的再成長によって形成された層であってもよいし、全面にキャリア供給層を形成した後、所定の領域をドライエッチングなどによって除去することで形成された層であってもよい。ただし、選択再成長によって形成する方が、障壁層の厚さを精度よく制御することができるため望ましい。また、ドライエッチングでは結晶にダメージを生じるという点でも選択再成長による形成が望ましい。
第1電極、第2電極は、直接キャリア供給層上に接して設けられていてもよいし、キャリア供給層上にキャップ層などのIII 族窒化物半導体層を介して設けられていてもよい。また、第1、2電極はチャネル層に対してオーミック接触することが望ましい。
リーク電流を抑制するために、障壁層と制御電極との間に絶縁膜を設けた絶縁ゲート型の構造であることが望ましいが、障壁層と制御電極とが直接接合するショットキーゲート型の構造であってもよい。
第2の発明は、第1の発明において、障壁層は、すべての領域がノンドープである、ことを特徴とする半導体装置である。
第3の発明は、第1の発明または第2の発明において、c面以外の面は、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−22)面、(11−24)面のいずれかの面から5°以内の角度を成す面であることを特徴とする半導体装置である。
第4の発明は、第1の発明から第3の発明において、キャリア供給層にドープされたn型不純物は、酸素であることを特徴とする半導体装置である。
第5の発明は、第1の発明から第4の発明において、キャリア供給層上に、ノンドープのIII 族窒化物半導体からなる層を有することを特徴とする半導体装置である。
第6の発明は、第1の発明から第5の発明において、第1電極と第2電極は、チャネル層にオーミック接触していることを特徴とする半導体装置である。
第7の発明は、第1の発明から第6の発明において、障壁層と、制御電極との間に、絶縁膜を有することを特徴とする半導体装置である。
第8の発明は、第7の発明において、絶縁膜は、その一部または全部が複数の層からなることを特徴とする半導体装置である。
第9の発明は、第7の発明または第8の発明において、絶縁膜は、2つのキャリア供給層が離間して向かい合う側のキャリア供給層の2つの側端面と、キャリア供給層上とに連続して延伸している、ことを特徴とする半導体装置である。
第10の発明は、第9の発明において、障壁層上に位置する絶縁膜と、キャリア供給層上に位置する絶縁膜とは、膜質が異なることを特徴とする半導体装置である。
第11の発明は、第1の発明から第10の発明において、制御電極は、キャリア供給層上に延伸していることを特徴とする半導体装置である。
第12の発明は、第1の発明から第11の発明において、チャネル層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、キャリア走行抑止層上にチャネル層が位置する、ことを特徴とする半導体装置である。
第13の発明は、第12の発明において、キャリア走行抑止層は、チャネル層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする半導体装置である。
第14の発明は、第12の発明または第13の発明において、キャリア走行抑止層は、チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする半導体装置である。
第15の発明は、第12の発明または第13の発明において、キャリア走行抑止層は、キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする半導体装置である。
第16の発明は、第1の発明から第15の発明において、2つのキャリア供給層が離間して向かい合う側のキャリア供給層の2つの側端面は、障壁層から離れるにしたがってキャリア供給層の素子面に平行な断面積が減少するような傾斜を有している、ことを特徴とする半導体装置である。
第17の発明は、第1の発明から第16の発明において、第1電極と第2電極のどちらか一方と、制御電極とが電気的に接続されていることを特徴とする半導体装置である。
第18の発明は、第1の発明から第17の発明の半導体装置を少なくとも1つ以上用いて構成された電力変換装置である。
第19の発明は、c面以外の面を主面とするIII 族窒化物半導体によって構成された半導体装置の製造方法において、c面以外の面を主面とするIII 族窒化物半導体からなるチャネル層を形成する工程と、チャネル層上に、チャネル層よりもバンドギャップの大きなIII 族窒化物半導体からなる障壁層を形成する工程と、障壁層上の一部領域にマスクを形成する工程と、マスクを形成していない障壁層上の領域に、III 族窒化物半導体を選択的に再成長させて、2つの領域に分離されたキャリア供給層を形成する工程と、を備えることを特徴とする半導体装置の製造方法である。
第1の発明によると、制御電圧にバイアスを印加しない状態で、制御電極下のチャネル領域(障壁層とチャネル層との接合界面であってチャネル層側の領域)に2DEGが形成されないようにすることができ、正のしきい値電圧を高めることができる。そのため、第1電極あるいは第2電極に高電圧を印加した際に、第1電極と第2電極間に流れるリーク電流を抑制することができる。また、制御電圧下以外のチャネル領域にはキャリア供給層によって2DEGが形成されるため、直列抵抗を低減することができる。また、キャリア供給層は選択再成長によって形成された層であるため、厚さが精度よく制御されており、エッチングダメージが残存することもない。
また、第2の発明のように、障壁層のすべての領域をノンドープとする簡易な構造とすることができ、半導体装置の製造を容易とすることができる。
また、第3の発明によると、内部電界の影響をより低減することができるため、より容易にノーマリオフ化が可能となり、正のしきい値電圧をより高めることができる。
また、第4の発明のようにn型不純物として酸素を用いると、製造工程の安全性が高まり、製造コストの低減を図ることができる。
また、第5の発明によると、制御電極近傍のIII 族窒化物半導体層内部に発生する電界強度を低減することができ、リーク電流を低減することができる。
また、第6の発明によると、半導体装置のオン抵抗をさらに低減することができる。
また、第7の発明のように、絶縁ゲート型の構造とすることで、リーク電流を抑制することができる。
また、第8の発明のように、絶縁膜の一部または全部を複数の層で構成してもよく、また、第9の発明のように、キャリア供給層上にまで絶縁膜を延伸させてもよく、また、第10の発明のように、障壁層上に位置する絶縁膜とキャリア供給層上に位置する絶縁膜とで膜質が異なるようにしてもよい。
また、第11の発明のように、制御電極をキャリア供給層上にまで延伸させてもよく、特に絶縁膜を介してキャリア供給層上に制御電極を形成すれば、第2キャリア走行層およびキャリア供給層の側端面と絶縁膜との界面に、より多くの電子を蓄積することができ、制御電極の下方に位置する2DEGの濃度をより高くすることができる。その結果、オン抵抗をさらに低減することができる。
また、第12〜15の発明のように、キャリア走行抑止層を設けることで、第2キャリア走行層とキャリア供給層とのヘテロ接合界面から離れた領域を電流が流れることを抑制することができ、オフ動作時のリーク電流を低減することができる。
また、第16の発明によれば、電界の集中が緩和されるため、耐圧の向上を図ることができる。
また、第17の発明によると、オン電圧が低く、耐圧の高いダイオードを実現することができる。
また、第18の発明のように、本発明の半導体装置を用いて電力変換装置を構成することで、低損失で高効率な電力変換装置を実現することができる。
また、第19の発明によると、正のしきい値が高い半導体装置を製造することができる。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図1は、実施例1のHFET100の構成を示した図である。
HFET100は、主面をa面((11−20)面)とするサファイア基板101と、サファイア基板101上に形成され、主面をm面とするIII 族窒化物半導体層(バッファ層102、チャネル層103、障壁層104、キャリア供給層105)と、ソース電極106、ドレイン電極107、ゲート電極109と、絶縁膜108と、によって構成されている。
サファイア基板101のIII 族窒化物半導体層形成側表面には、ストライプ方向をm軸方向とするストライプ状の凹凸加工が施されており(図示しない)、その凹凸側面はc面である。このような凹凸加工を施すことにより、a面サファイア基板101の凹凸加工側表面上に、m面を主面とするIII 族窒化物半導体を形成することができる。ストライプ状以外にも複数のドット状の凹部ないし凸部が配列された凹凸加工であってもよく、その場合も凹部ないし凸部の側面がc面であれば、同様にm面を主面とするIII 族窒化物半導体を形成することができる。また、凹凸加工されたSi基板などを用いても、m面を主面とするIII 族窒化物半導体を形成することができる。また、m面を主面とするGaN基板を用いてもよく、凹凸加工なしにm面を主面とするIII 族窒化物半導体を形成することができる。
チャネル層103は、サファイア基板101の凹凸加工側表面上にバッファ層102を介して形成されている。バッファ層102は、m面を主面とするノンドープのGaN、チャネル層103は厚さ2μmのノンドープのGaNである。
障壁層104は、チャネル層103上に接して位置し、ヘテロ接合している。障壁層104は厚さ5nmのノンドープのAlGaNであり、そのAl組成比は25%である。
障壁層104上には、キャリア供給層105が選択再成長によって2つの領域に分離して形成されている。キャリア供給層105は厚さ20nmの酸素ドープのn−AlGaNであり、Al組成比は25%である。また、酸素濃度は1×1018cm-3である。
2つに分離したキャリア供給層105のうち、一方の領域上にはソース電極106、他方の領域上にはドレイン電極107が形成されている。ソース電極106およびドレイン電極107はTi/Al(キャリア供給層105側からTi、Alの順)からなる。
2つのキャリア供給層105の領域に挟まれ、上方にキャリア供給層105が形成されていない障壁層104上、2つのキャリア供給層105の領域が離間して向かい合う側のキャリア供給層105の2つの側端面111、キャリア供給層105上、に連続して絶縁膜108が形成されている。絶縁膜108はSiO2 であり、厚さは40nmである。
また、この絶縁膜108を介して、キャリア供給層105の形成されていない障壁層104上、および2つの側端面111に形成されたゲート電極109を有している。ゲート電極109は、Ni/Au(絶縁膜108側からNi、Auの順)からなる。このゲート電極109へのバイアス電圧の印加によって、絶縁膜108と半導体層との界面における電子濃度を制御する。また、このゲート電極109は、側端面111近傍のキャリア供給層105上にも、絶縁膜108を介して延伸していて、ソース電極106側とドレイン電極107側それぞれに0.5μm延伸している。このように延伸させることで、ゲート電極109に正の電圧を印加した際に、側端面111近傍により多くの電子を蓄積することができ、その延伸されたゲート電極109の下部にあたる領域の2DEGの濃度をより高めることができる。そのため、HFET100のオン動作時にオン抵抗をより低減することができる。
また、ソース電極106とゲート電極109との間隔は1.5μm、ゲート電極109とドレイン電極107との距離は6.5μmであり、ゲート電極109はソース電極106よりに位置した非対称な構成となっている。このようにゲート電極109をドレイン電極107よりもソース電極106に近い位置とすることで、耐圧性の向上を図っている。
ゲート部の溝の幅(向かい合う2つの側端面111間の距離)は、1〜2μmとするのがよい。ゲート部の溝の幅を広く取るとノーマリオフ特性を得られやすくなり、正のしきい値を高めることができるが、逆にオン抵抗を高めることにもなるため、このゲート部の溝の幅はこの範囲が望ましい。
バッファ層102には、GaNのほか、AlNを用いてもよく、AlN/GaNなどの複数の層であってもよい。また、バッファ層102を形成せず、直接サファイア基板101上にチャネル層103が形成されていてもよい。
チャネル層103はGaN、障壁層104はAlGaNであるが、障壁層104のバンドギャップがチャネル層103よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、チャネル層103および障壁層104は任意のIII 族窒化物半導体でよい。たとえば、チャネル層103としてInGaNを用い、障壁層104としてGaNないしAlGaNを用いてもよい。また、キャリア供給層105は任意のIII 族窒化物半導体でよいが、結晶性を良好とするため障壁層104と同一組成のIII 族窒化物半導体であることが望ましい。また、キャリア供給層105のn型不純物はO(酸素)としているが、Siなどを用いてもよい。また、2つの領域に分離されたキャリア供給層105は、選択再成長によって形成された層としているが、全面に形成後、ドライエッチングによって2つの領域に分離されて形成された層であってもよい。ただし、選択再成長によって形成する方が、障壁層104の厚さを精度よく制御することができるため望ましい。
チャネル層103と障壁層104とのヘテロ接合と、キャリア供給層105による電子の供給により、チャネル層103と障壁層104とのヘテロ接合界面110近傍であってチャネル層103側には、2DEGが形成される(図1の点線で示した部分)。ただし、キャリア供給層105は2つの領域に分離して形成されており、障壁層104がノンドープであるために障壁層104自身からの電子の供給はないこと、および、面方位がm面であるため内部電界が0であり、内部電界に起因して生じる電荷の発生がないことから、ヘテロ接合界面110であって上方にキャリア供給層105が形成されていない領域には、2DEGが形成されない。したがって、2DEGは、キャリア供給層105上にソース電極106が形成されている側(ソース−ゲート側)と、キャリア供給層105上にドレイン電極107が形成されている側(ゲート−ドレイン側)の2つの領域に分離して形成される。
ソース電極106およびドレイン電極107は、トンネル効果によってキャリア供給層105、障壁層104を介してチャネル層103にオーミックコンタクトをとる。ソース電極106およびドレイン電極107の材料として、Ti/Al以外にも、Ti/Auなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極106およびドレイン電極107直下のキャリア供給層105の領域に、高濃度にn型不純物をドープしたり、ソース電極106およびドレイン電極107直下のキャリア供給層105の厚さを薄くしてもよい。
ゲート電極109は、Ni/Auの他にも、Ti/Al、Wやポリシリコンなどを用いてもよい。
絶縁膜108は、ゲート絶縁膜と保護膜とを兼ねたものである。また、絶縁膜108は、SiO2 以外にSiNx 、Al2 O3 、HfO2 、ZrO2 、AlNなどを用いることができる。なお、実施例1のHFET100では絶縁膜109は単層であるが、絶縁膜108の全部または一部を複数の層で構成してもよい。たとえば、2層とする場合は、SiO2 /ZrO2 (障壁層104側からSiO2 、ZrO2 の順に積層されていることを意味する。この段落において以下同じ)、SiO2 /Al2 O3 、SiO2 /HfO2 、SiN/SiO2 、Al2 O3 /ZrO2 、などを用いることができ、3層とする場合は、SiN/SiO2 /ZrO2 、SiO2 /Al2 O3 /HfO2 、などを用いることができる。
このHFET100は、ゲート電極109にバイアス電圧が印加されていない状態では、2DEGがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、HFET100はノーマリオフ特性を有している。ここで、ゲート電極109直下の領域には2DEGが形成されないため、正のしきい値電圧が高い構造となっており、ドレイン電極107に高電圧を印加した際にソース−ドレイン間に流れるリーク電流を抑制することができる。また、ヘテロ接合界面110であってゲート電極109直下以外の領域には、2DEGが形成されるため、直列抵抗を低減することができる。一方、ゲート電極109にしきい値電圧以上のバイアス電圧が印加されると、絶縁膜108を介してゲート電極109と接している領域、すなわち、キャリア供給層105の形成されていない障壁層104表面近傍、キャリア供給層105の向かい合う側端面111近傍に電子が蓄積され、ヘテロ接合界面110のゲート電極109直下の領域にも2DEGが形成される。そのため、ソース−ゲート側の2DEGとゲート−ドレイン側の2DEGが電気的に接続される。その結果、ソース−ドレイン間に2DEGをチャネルとして電流が流れ、オン状態となる。このように、オン動作時には、ヘテロ接合界面110に形成される2DEGを介して電流が流れるため、オン抵抗を低減することができる。
次に、実施例1のHFET100の製造工程について図2を参照に説明する。
まず、一方の表面にストライプ状の凹凸加工を施したa面サファイア基板101を用意する。ストライプ方向はm軸方向とし、凹凸の側面にはサファイアのc面が露出するようにした。このサファイア基板101の凹凸加工側表面に、GaNからなるバッファ層102をMOCVD法によって形成する。そして、バッファ層102上にノンドープのGaNからなるチャネル層103、ノンドープのAlGaNからなる障壁層104をMOCVD法によって順に形成する(図2(a))。キャリアガスには水素と窒素、窒素源にはアンモニア、Ga源にはTMG(トリメチルガリウム)、Al源にはTMA(トリメチルアルミニウム)を用いる。
次に、障壁層104上の所定の領域に、CVD法によってSiO2 からなるマスク113を形成し、マスク113を挟んで2つの離間した領域にはマスク113を形成せず障壁層104表面を露出させる(図2(b))。マスク113は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、SiO2 のほか、Si3 N4 、Al2 O3 、HfO2 、ZrO2 などの絶縁膜などを用いることができる。
次に、障壁層104上に、MOCVD法によって酸素ドープのn−AlGaNからなるキャリア供給層105を再成長させる。ここで、マスク113上は成長が阻害されて結晶成長しないため、マスク113の形成されていない2つの離間した領域上にのみ、キャリア供給層105が選択的に再成長する(図2(c))。ドーパントガスには酸素プラズマを用い、キャリアガスや原料ガスは障壁層104形成時と同様である。キャリア供給層105の形成後、マスク113は除去する。
次に、キャリア供給層105が形成されていない障壁層104上、2つの領域のキャリア供給層105が離間して向かい合う側のキャリア供給層105の2つの側端面111、およびキャリア供給層105上に、SiO2 からなる絶縁膜108を連続して形成する。絶縁膜108は、ゲート絶縁膜とキャリア供給層105の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。また絶縁膜108は、CVD法、スパッタ、ALD法などによって形成する。次に、ソース電極106、ドレイン電極107を形成する領域の絶縁膜108を除去してキャリア供給層105を露出させ、その露出したキャリア供給層105上に蒸着とリフトオフによってソース電極106、ドレイン電極107を形成する。その後、熱処理を行い、ソース電極106、ドレイン電極107がチャネル層103に対してオーミックコンタクトをとれるようにする。また、キャリア供給層105が形成されていない障壁層104上、2つの側端面111、およびその側端面111近傍のキャリア供給層105上に、蒸着とリフトオフによってゲート電極109を形成する。以上によって図1に示すHFET100が製造される。
このHFET100の製造方法では、キャリア供給層105を選択再成長によって形成するため、障壁層104の厚さを精度よく制御することができる。
なお、上記HFET100の製造方法において、選択成長に用いたマスク113は、キャリア供給層105の形成後に除去しているが、除去せずにゲート絶縁膜として利用してもよい。
図3は、実施例2のHFET200の構成を示した図である。HFET200は、実施例1のHFET100におけるキャリア供給層105、絶縁膜108、ゲート電極109を、それぞれ、キャリア供給層205、絶縁膜208、ゲート電極209に替えたものであり、他の構成はHFET100と同様である。キャリア供給層205は、2つのキャリア供給層205の領域が離間して向かい合う側の2つの側端面220が傾斜している点で、キャリア供給層105とは異なっている。それ以外の点は同様であり、キャリア供給層205は、キャリア供給層105と同様に選択的に再成長させて形成したものである。側端面220は、障壁層104から離れるにしたがって、キャリア供給層205の素子面に平行(サファイア基板101の主面に平行)な断面積が減少するような傾斜を有している。絶縁膜208、ゲート電極209は、この傾斜した側端面220に沿って形成されている点以外は絶縁膜108、ゲート電極109と同様である。
このような傾斜した側端面220は、キャリア供給層205を再成長させる際に、特定の成長条件とすることで可能である。そのような特定の成長条件では、素子面であるIII 族窒化物半導体のc面に対して傾斜したファセット面(たとえば、(10−11)面など)を保持した状態で、キャリア供給層205をc面に垂直な方向へ結晶成長させることができ、この時傾斜したファセット面が側端面220となる。
このように、キャリア供給層205の側端面220を傾斜させることで、ゲート電極209と絶縁膜208を介して接する障壁層104表面近傍、および側端面220近傍における電界の集中が緩和される。そのため、HFET200は、HFET100に比べて耐圧性がより向上した構造となっている。
図4は、実施例3のHFET300の構成を示した図である。HFET300は、実施例1のHFET100におけるキャリア供給層105上に、さらにノンドープのGaN層301を設けた構成であり、他の構成はHFET100と同様である。
このようにGaN層301を設けることにより、ゲート端近傍の半導体層(障壁層104、キャリア供給層105、GaN層301のゲート電極109近傍)内部に発生する電界強度を低くすることができ、ゲート近傍での電流リークを低減することができる。
図5は、実施例4のHFET400の構成を示した図である。HFET400は、実施例1のHFET100における障壁層104とキャリア供給層105との間に、チャネル層403と障壁層404の対を2対形成したものであり、障壁層104側から順に、チャネル層403a、障壁層404a、チャネル層403b、障壁層404b、の順に積層された構造である。このチャネル層403a、bおよび障壁層404a、bは、障壁層104上に選択再成長によってチャネル層403a、障壁層404a、チャネル層403b、障壁層404bの順に形成されたものであり、障壁層404b上に同じく選択再成長によってキャリア供給層105が形成されている。よって、チャネル層403a、bおよび障壁層404a、bもまた、キャリア供給層105と同様に2つの領域に分離して形成されている。また、チャネル層403a、bはn−GaN、障壁層404a、bはn−AlGaNからなる。他の構成についてはHFET100と同様である。
チャネル層403aと障壁層404aとのヘテロ接合界面440aであってチャネル層403a側、および、チャネル層403bと障壁層404bとのヘテロ接合界面440bであってチャネル層403b側には、それぞれ2DEGが形成される。
このように、実施例4のHFET400では、2DEGの層が3つ形成されているため、さらにオン抵抗が低減された構造となっている。また、ゲート電極109直下には、n型層であるチャネル層403a、bおよび障壁層404a、bが位置せず、ノンドープである障壁層104が位置している。そのため、実施例1と同様に、ゲート電極109直下には2DEGが形成されず、正のしきい値電圧が高い構造となっている。
なお、上記実施例4では、チャネル層103、403a、bはいずれも同一組成とし、障壁層104、404a、bのいずれも同一組成としたが、チャネル層403aと障壁層404a、チャネル層403bと障壁層404b、がそれぞれヘテロ接合となり、その界面近傍に2DEGが形成されるのであれば、チャネル層103、403a、bをそれぞれ異なる組成としてもよく、障壁層104、404a、bをそれぞれ異なる組成としてもよい。
図6は、実施例5のHFET500の構成を示した図である。HFET500は、実施例1のHFET100において以下のように変更したものであり、他の構成についてはHFET100と同様である。HFET500は、絶縁膜108上であって、ソース電極106およびドレイン電極107の形成領域以外のキャリア供給層105の上部にあたる領域に、SiO2 からなる絶縁膜108よりも比誘電率の高いZrO2 からなる絶縁膜550が形成されている。ゲート電極509は、絶縁膜108を介して、キャリア供給層105の形成されていない障壁層104上、および2つの側端面111に形成されており、さらにソース電極106側の側端面111からソース電極106側に向かって0.5μm延伸して絶縁膜550上に形成されており、ドレイン電極107側の側端面111からドレイン電極107側に向かって1.5μm延伸して絶縁膜550上に形成されている。
このHFET500の構造によると、ドレイン電極107側のキャリア供給層105の側端面111からドレイン電極107側へ延伸したゲート電極509と、絶縁膜108との間に、絶縁膜108よりも比誘電率の高い絶縁膜550が設けられているため、オフ動作時において、ドレイン電極107側の側端面111近傍でキャリア供給層105上の絶縁膜108内部の電界強度が緩和される。したがって、HFET500は耐圧性がさらに向上した構造となっている。
図7は、実施例6のHFET600の構成を示した図である。HFET600は、実施例1のHFET100において以下のように変更したものであり、他の構成についてはHFET100と同様である。HFET600は、ソース電極106およびドレイン電極107の形成領域以外のキャリア供給層105上に、SiNからなる絶縁膜650が形成されている。SiO2 からなる絶縁膜608は、キャリア供給層105の形成されていない障壁層104上、2つの側端面111、絶縁膜650上に連続して膜状に形成されている。ゲート電極609は、絶縁膜608を介して、キャリア供給層105の形成されていない障壁層104上、および側端面111に形成されており、さらにソース電極106側の側端面111からソース電極106側に向かって0.5μm延伸して絶縁膜608上に形成されており、ドレイン電極107側の側端面111からドレイン電極107側に向かって1.5μm延伸して絶縁膜608上に形成されている。
このHFET600では、オン動作時において電界強度が高くなる側端面111、およびキャリア供給層105が形成されていない障壁層104上には、耐圧性の高いSiO2 からなる絶縁膜608が設けられている。また、オフ動作時において電界強度が高くなるゲート電極609のドレイン側端部の直下にも、耐圧性の高いSiO2 からなる絶縁膜608が設けられている。また、オフ動作時において電界強度が高くなるゲート電極609のドレイン側端部の直下であってキャリア供給層105上には、絶縁膜650が設けられている。絶縁膜650はSiNからなるため、絶縁膜650としてSiO2 を用いた場合よりも、キャリア供給層105と絶縁膜650との界面に発生する界面準位密度を低減することができ、電流コラプス(高電圧動作時にドレイン電流が大きく減少する現象)などの特性劣化を抑制することができる。
このように、HFET600では、耐圧性が要求される領域と界面準位密度の低減が要求される領域とで異なる材料の絶縁膜を用いる構造としたので、耐圧性の向上と、界面準位の高さに起因した特性劣化の防止の両立が可能な構造となっている。
図8は、実施例7のHFET700の構成を示した図である。HFET700は、実施例1のHFET100において、バッファ層102とチャネル層103との間にキャリア走行抑止層750を設けたものである。キャリア走行抑止層750は、Mgを1×1019cm-3ドープした、厚さ100nmのp−GaNからなり、正孔濃度は1×1017cm-3である。
このキャリア走行抑止層750は、電子の流れに対して高抵抗となることから、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層103と障壁層104とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができる。そのため、HFET700は、オフ動作時のソース−ドレイン間のリーク電流が低減されていて、さらにHFET100と同様に正のしきい値電圧の高いノーマリオフ特性が実現されている。
ここで、キャリア走行抑止層750を設ける場合、キャリア走行抑止層750とキャリア供給層105との距離をある程度以上に大きくする必要があり、具体的にはチャネル層103の厚さを100nm以上とすることが望ましい。これは、キャリア走行抑止層750とキャリア供給層105との距離が近いと、チャネル層103、障壁層104、およびキャリア供給層105を形成する際に、キャリア走行抑止層750にドープされたMgがキャリア供給層105にまで拡散してしまい、2DEGの濃度や移動度を低下させてしまうことがあるからである。また、キャリア走行抑止層750がp型である影響で2DEGの濃度を低下させてしまうからである。
なお、実施例7ではキャリア走行抑止層750としてp−GaNを用いたが、電子がチャネル層103から離れた領域を走行することを抑止することができる材料であればよい。たとえば、キャリア走行抑止層750はチャネル層103の伝導型とは異なる伝導型であればよい。第1キャリア走行層103はノンドープGaNであり、低濃度のn型であるから、キャリア走行抑止層750としてp−GaNだけでなくi−GaNを用いることもできる。ドーパントには、Mg以外にZn、C、Feなどを用いてもよい。
また、ノンドープGaNである第1キャリア走行層103よりもバンドギャップが広いAlGaNをキャリア走行抑止層750に用いることができる。キャリア走行抑止層750としてAlGaNを用いると、チャネル層103とキャリア走行抑止層750とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層103と障壁層104とのヘテロ接合界面から離れた領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。このとき、キャリア走行抑止層750が薄すぎると、電子はトンネル効果によりキャリア走行抑止層750を透過し、バッファ層102を介して電流がリークしてしまう。そのため、キャリア走行抑止層750は100nm以上とすることが望ましい。
また、バッファ層102よりもバンドギャップが狭いInGaNをキャリア走行抑止層750に用いることができる。キャリア走行抑止層750としてInGaNを用いると、バッファ層102とキャリア走行抑止層750とのヘテロ接合界面に負の分極電荷が発生し、この電荷およびヘテロ接合界面におけるバンドの不連続が電子に対して障壁となる。その結果、オフ動作時においてソース−ドレイン間に高いバイアス電圧を印加した際に、チャネル層103と障壁層104との界面から離れたバッファ層102の領域を介して電流が流れる経路を遮断することができ、ソース−ドレイン間のリーク電流を低減することができる。ここで、キャリア走行抑止層750はノンドープGaNである第1キャリア走行層103よりもバンドギャップが狭いため、キャリア走行抑止層750を介してリーク電流が流れる場合がある。そのため、キャリア走行抑止層750の厚さを200nm以下とすることでキャリア走行抑止層750を介したリーク電流を減少させることが望ましい。また、キャリア走行抑止層750をp−InGaNまたはi−InGaNとすることがさらに望ましい。
図9は、実施例8のダイオード800の構成を示した図である。ダイオード800は、実施例1のHFET100におけるソース電極106およびドレイン電極107を、それぞれアノード電極806、カソード電極807に替え、ゲート電極109をゲート電極809に替えたものであり、ゲート電極809は、HFET100におけるゲート電極109をアノード電極806の方向へさらに延伸させてアノード電極806を覆うようにして接合させたものである。また、アノード電極806、カソード電極807は、実施例1のHFET100におけるソース電極106およびドレイン電極107と同一の構成であり、Ti/Alからなる。また、ゲート電極809はNi/Auからなる。
アノード電極806とカソード電極807は、トンネル効果によってキャリア供給層105、障壁層104を介してチャネル層103にオーミック接触している。また、ゲート電極809は、印加するバイアス電圧によって、ゲート電極809と絶縁膜108を介して接する障壁層104表面近傍、および、2つのキャリア供給層105の領域が離間して向かい合う側のキャリア供給層105の側端面111近傍の電子濃度を制御する制御電極として作用する。
また、このダイオード800では、実施例1のHFET100と同様にキャリア層103と障壁層104とのヘテロ接合界面110近傍であってチャネル層103側に2DEGが形成される。キャリア供給層105は、ゲート電極809を挟んで2つの領域に離間しているため、2DEGも、アノード−ゲート間の2DEGと、ゲート−カソード間の2DEGに分離して形成されている。
次に、ダイオード800の動作について説明する。ダイオード800のアノード電極806とカソード電極807の間に電圧を印加していない場合、ゲート電極809直下の領域には2DEGが形成されず、2DEGは、アノード−ゲート間と、ゲート−カソード間に分離して形成される。ダイオード800のアノード電極806とカソード電極807の間に順方向バイアス電圧を印加した場合、アノード電極806と電気的に接続されているゲート電極809に、絶縁膜108を介して接する障壁層104表面近傍、および側端面111近傍に、電子が蓄積される。この電子によって、チャネル層103と障壁層104とのヘテロ接合界面110であってゲート電極809直下の領域にも、2DEGが形成され、アノード−ゲート間に形成されている2DEGとゲート−カソード間に形成されている2DEGとが接続され、アノード電極806とカソード電極807との間に2DEGを介して電流が流れる。一方、アノード電極806とカソード電極807の間に逆方向バイアス電圧を印加した場合、アノード電極806と電気的に接続されているゲート電極809近傍の電子、およびゲート−カソード間の2DEGは空乏化されるため、電流は遮断される。
このように、実施例8のダイオード800では、ゲート電極809によって絶縁膜を介して電子濃度が制御されることにより、整流動作が得られている。
また、実施例8のダイオード800では、アノード電極806は、チャネル層103とオーミック接触しているため、順方向バイアス電圧時の立ち上がり電圧が0に近い。したがって、ダイオード800は、オン抵抗、オン電圧の低い構造となっている。
さらにダイオード800では、ゲート電極809を設け、アノード電極806と電気的に接続した構成としていることから、逆方向バイアス電圧の印加時に最も電界強度が高くなるのはゲート電極809のカソード電極807側端部である。その端部には絶縁膜108が形成されており、その絶縁膜108を介して、ゲート電極809はキャリア供給層105に接している。そのため、電界強度の高いゲート電極809端部における逆方向リーク電流を、従来のショットキーダイオードと比較して大幅に低減することができる。したがって、ダイオード800は、オフ動作時の耐圧が高い構造となっている。
なお、実施例8のダイオード800は、実施例1のHFET100においてソース電極106をアノード電極806とし、ゲート電極109をアノード電極806側に延伸することでアノード電極806とゲート電極109とを接合した構造であるが、実施例1のソース電極106をアノード電極806とし、アノード電極806とゲート電極109とを電気的に接続する構造であれば他の構造であってよい。たとえば、アノード電極をゲート電極109側に延伸させてアノード電極とゲート電極109とを接合する構造であってもよい。また、配線電極などによってアノード電極とゲート電極109とを間接的に接続する構造であってもよい。また、アノード電極とゲート電極109とを同一材料として共通化し、複合アノード電極構造としてもよい。
また、実施例8のダイオード800は、実施例1のHFET100においてソース電極106をアノード電極としてアノード電極とゲート電極を電気的に接続した構造であるが、実施例2〜7のHFET200〜700におけるソース電極をアノード電極として、そのアノード電極とゲート電極を電気的に接続した構造としても、ダイオード800と同様の効果のダイオードを実現することができる。また、実施例1〜7のHFET100〜700におけるドレイン電極をカソード電極として、そのカソード電極とゲート電極とを電気的に接続する構成でもよい。
図10は、実施例9の力率改善回路900の構成を示した回路図である。力率改善回路900は、交流電源Vと、交流電源Vの交流電圧を整流する4つのダイオードD1からなるダイオードブリッジ10とを有している。また、ドレイン側をインダクタLを介してダイオードブリッジ10の直流側の正極出力端に、ソース側をダイオードブリッジ10の直流側の負極出力端に接続するHFET20と、HFET20のゲートに接続する制御回路30と、をさらに有している。また、HFET20のソース−ドレイン間には、ダイオードD2とキャパシタCとを直列に接続した回路が接続されていて、キャパシタCと並列に負荷Rが接続されている。力率改善回路900は、出力電圧やダイオードブリッジ10に流れる電流などに基づいて制御回路30がHFET20のオンオフを制御することで、交流電源Vの力率を改善する回路である。
上記構成の力率改善回路900において、ダイオードD1、D2は、実施例8のダイオード800を使用し、HFET20には、実施例1のHFET100を使用している。そのため、実施例9の力率改善回路900では、回路内部での損失が軽減されており、高効率で低損失な動作が可能となっている。
なお、実施例1〜8では、m面を主面とするIII 族窒化物半導体で構成されたHFET、あるいはダイオードの例を示したが、c面以外の面を主面とするものであれば任意の面でよい。ただし、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−22)面、(11−24)面のいずれかの面から5°以内の角度を成す面であることが望ましい。ノーマリオフ化がより容易となる。さらに望ましいのは、内部電界0となる面、すなわち、m面やa面などの無極性面や、c面に対して約60°を成す半極性面である。
また、実施例1〜7のHFETはいずれも絶縁ゲート型であるが、絶縁膜を介さずに、直接障壁層上にゲート電極が形成されたショットキーゲート型であってもよい。たとえば、図11のように、実施例1のHFET100において、絶縁膜108を除去し、ゲート電極109を、キャリア供給層105が形成されていない障壁層104上、2つの側端面111、および側端面111近傍のキャリア供給層105上に、直接接合するように設けてもよい。
また、実施例1〜7のHFETにフィールドプレート構造を導入し、さらなる耐圧性の向上を図るようにしてもよい。
本発明の半導体装置は、正のしきい値電圧が高くオン抵抗が低いので、電力変換装置に本発明の半導体装置を利用することで、高効率な電力変換装置を実現することができる。
101:サファイア基板
102:バッファ層
103、403:チャネル層
104、204、404:障壁層
105、205:キャリア供給層
106:ソース電極
107:ドレイン電極
108、208、550、650:絶縁膜
109、209、509、609:ゲート電極
301:GaN層
750:キャリア走行抑止層
806:アノード電極
807:カソード電極
102:バッファ層
103、403:チャネル層
104、204、404:障壁層
105、205:キャリア供給層
106:ソース電極
107:ドレイン電極
108、208、550、650:絶縁膜
109、209、509、609:ゲート電極
301:GaN層
750:キャリア走行抑止層
806:アノード電極
807:カソード電極
Claims (19)
- c面以外の面を主面とするIII 族窒化物半導体で構成された半導体装置において、
前記c面以外の面を主面とするIII 族窒化物半導体からなるチャネル層と、
前記チャネル層上に位置し、前記チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなる障壁層と、
前記障壁層上であって、n型不純物がドープされたIII 族窒化物半導体からなり、互いに離間する2つの領域上に選択的に再成長されて位置するキャリア供給層と、
2つの領域の一方の領域の前記キャリア供給層上に設けられ、前記チャネル層と電気的に接続した第1電極と、
2つの領域の他方の領域の前記キャリア供給層上に設けられ、前記チャネル層と電気的に接続した第2電極と、
2つの前記キャリア供給層に挟まれた領域であって、前記障壁層上に位置する制御電極と、
を備え、
前記障壁層の少なくとも前記制御電極下部の領域はノンドープである、
ことを特徴とする半導体装置。 - 前記障壁層は、すべての領域がノンドープである、ことを特徴とする請求項1に記載の半導体装置。
- 前記c面以外の面は、(1−100)面、(11−20)面、(1−101)面、(1−102)面、(11−22)面、(11−24)面のいずれかの面であることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記キャリア供給層にドープされたn型不純物は、酸素であることを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体装置。
- 前記キャリア供給層上に、ノンドープのIII 族窒化物半導体からなる層を有することを特徴とする請求項1ないし請求項4のいずれか1項に記載の半導体装置。
- 前記第1電極と前記第2電極は、前記チャネル層にオーミック接触していることを特徴とする請求項1ないし請求項5のいずれか1項に記載の半導体装置。
- 前記障壁層と、前記制御電極との間に、絶縁膜を有することを特徴とする請求項1ないし請求項6のいずれか1項に記載の半導体装置。
- 前記絶縁膜は、その一部または全部が複数の層からなることを特徴とする請求項7に記載の半導体装置。
- 前記絶縁膜は、2つの前記キャリア供給層が離間して向かい合う側のキャリア供給層の2つの側端面と、前記キャリア供給層上とに連続して延伸している、ことを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記障壁層上に位置する前記絶縁膜と、前記キャリア供給層上に位置する前記絶縁膜とは、膜質が異なることを特徴とする請求項9に記載の半導体装置。
- 前記制御電極は、前記キャリア供給層上に延伸していることを特徴とする請求項1ないし請求項10のいずれか1項に記載の半導体装置。
- 前記チャネル層から離れた領域でのキャリアの走行を抑止するキャリア走行抑止層をさらに有し、前記キャリア走行抑止層上に前記チャネル層が位置する、ことを特徴とする請求項1ないし請求項11のいずれか1項に記載の半導体装置。
- 前記キャリア走行抑止層は、前記チャネル層とは異なる伝導型のIII 族窒化物半導体からなることを特徴とする請求項12に記載の半導体装置。
- 前記キャリア走行抑止層は、前記チャネル層よりもバンドギャップが大きいIII 族窒化物半導体からなることを特徴とする請求項12または請求項13に記載の半導体装置。
- 前記キャリア走行抑止層は、前記キャリア走行抑止層よりもバンドギャップが大きいIII 族窒化物半導体からなる層上に位置する、ことを特徴とする請求項12または請求項13に記載の半導体装置。
- 2つの前記キャリア供給層が離間して向かい合う側の前記キャリア供給層の2つの側端面は、前記障壁層から離れるにしたがって前記キャリア供給層の素子面に平行な断面積が減少するような傾斜を有している、ことを特徴とする請求項1ないし請求項15のいずれか1項に記載の半導体装置。
- 前記第1電極と前記第2電極のどちらか一方と、前記制御電極とが電気的に接続されていることを特徴とする請求項1ないし請求項16のいずれか1項に記載の半導体装置。
- 請求項1ないし請求項17のいずれか1項に記載の半導体装置を少なくとも1つ以上用いて構成された電力変換装置。
- c面以外の面を主面とするIII 族窒化物半導体によって構成された半導体装置の製造方法において、
前記c面以外の面を主面とするIII 族窒化物半導体からなるチャネル層を形成する工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップの大きなIII 族窒化物半導体からなる障壁層を形成する工程と、
前記障壁層上の一部領域にマスクを形成する工程と、
前記マスクを形成していない前記障壁層上の領域に、III 族窒化物半導体を選択的に再成長させて、2つの領域に分離されたキャリア供給層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
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