KR101920809B1 - 고온-고전압용 정전류 제어 소자 및 그 제조방법 - Google Patents

고온-고전압용 정전류 제어 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 고온-고전압용 정전류 제어 소자 및 그 제조방법에 관한 것으로, 에피층 상에 순차 적층된 채널층, 장벽층 및 보호층과, 상기 보호층, 장벽층, 채널층 및 상기 에피층의 상부 일부가 식각된 영역에 위치하여 상기 에피층의 이차원 전자가스 영역에 저면이 접촉되는 제1오믹콘택과, 상기 제1오믹콘택을 중심으로 링형의 구조를 가지며, 상기 보호층과 장벽층이 식각되어 노출되는 상기 채널층의 상부에 위치하는 전류제어층과, 상기 제1오믹콘택을 중심으로 링형의 구조를 가지며, 상기 전류제어층의 외측의 채널층 상부에 위치하는 제2오믹콘택과, 층간절연막에 의해 절연되며 상기 층간절연막의 콘택홀을 통해 제1오믹콘택에 접속되는 애노드전극과, 상기 층간절연막에 의해 절연되며 상기 전류제어층과 제2오믹콘택을 상호 접속하는 캐소드전극을 포함할 수 있다.

Description

고온-고전압용 정전류 제어 소자 및 그 제조방법{Structure and Fabrication Method of the Constant Current Control Device for High Temperature and High Voltage Applications}
본 발명은 고온-고전압용 정전류 제어 소자 및 그 제조방법에 관한 것으로, 더 상세하게는 높은 열적 안정성을 확보하고 높은 내전압 특성을 가지는 고온-고전압용 정전류 제어 소자 및 그 제조방법에 관한 것이다.
일반적으로, 정전류로 구동되는 회로에는 정전류를 제어할 수 있는 정전류 제어 소자가 요구된다. 종래에는 실리콘 반도체를 기반으로 하는 정전류 제어 소자로서 BJT, JFET, MOSFET가 사용되었다.
도 1은 종래 정전류 제어 소자의 일실시 단면도로서, 구체적으로 JFET을 이용한 정전류 제어 소자의 예이다.
p형 실리콘 기판에서 소스와 게이트를 결선하여 캐소드로 사용하고, 드레인을 애노드로 사용하여 정전류 제어 다이오드(CRD: Current Regulating Diode)를 구현하였다.
그러나 실리콘 반도체 정전류 소자의 고전압에 대한 한계(<200V)와, 전류구동의 균일성, 재현성 난해, 전류 구동력이 낮은 문제점이 있었다.
따라서 일정한 수준으로 구동전류를 높이려면 칩면적이 크게 증가하게 된다.
칩면적의 증가를 방지하기 위하여 미국특허 US5,889,298(등록일자 1999년 3월 30일, Vertical JFET field effect transistor) 등 수직 구조의 JFET들이 제안되었으나 제조공정이 복잡하고, 재현성이 저하되고, 균일한 전도특성을 얻기가 어려운 문제점이 있었다.
이처럼 종래 실리콘 반도체를 기반으로 하는 정전류 제어소자들은 구동전압과 구동전류가 낮거나 열적으로 불안정하거나, 동작이 비선형적인 문제점들이 있었다. 또한, 열의 발생이 많고, 전기효율이 낮은 문제점이 있었다.
이러한 문제점들을 고려하여 와이드 밴드갭(Wide Band Gap, WBG) 반도체를 이용한 기술들이 제안되었다.
등록특허 10-1435937호(등록일자 2014년 8월 25일, 쇼트키 배리어 다이오드 및 그 제조방법)에는 항복전압을 높게 유지하면서 문턱전압이 낮은 쇼트키 배리어 다이오드 제작기술이 기재되어 있다.
좀 더 구체적으로, 애노드의 오믹 접합을 캐소드의 반대측에 배치하여 쇼트키 전극부가 게이트 전극으로 동작하도록 하여, 오버행이 게이트측으로 전계판 효과를 가지게 되어 항복전압을 높이는 구조이다.
하지만 상대적으로 복잡한 구조로 재현성이 낮고, 높은 공정 정밀도를 요구하는 문제점이 있었다.
그리고 등록특허 10-1058725(등록일자 2011년 8월 22일, 반도체 소자 및 그 제조방법) 또한 쇼트키 다이오드 구조를 가지는 반도체 소자 및 제조방법을 기재하고 있다.
좀 더 구체적으로, 누설전류를 감소시키면서 온전압이 낮은 상태에서 동작하도록하여 순방향 전류량을 높일 수 있는 기술이며, 오믹 전극을 쇼트키 전극의 하부에 배치하되 서로 격자 형태로 배열되도록 함으로써, 항복 전압을 높일 수 있다.
그러나 위의 두 등록특허들은 모두 쇼트키 배리어 다이오드의 구조와 그 제조방법에 관한 것으로, 이를 정전류 제어 소자로 적용하기는 어려움이 있으며, 특히 고온 및 고전압 조건에서 선형 동작을 하기가 어렵다.
따라서 고온 및 고전압 조건에서 선형동작을 할 수 있으며, 누설전류의 발생을 최소화할 수 있는 정전류 제어 소자의 개발이 요구되고 있다.
1. 미국특허 US5,889,298(등록일자 1999년 3월 30일, Vertical JFET Field Effect Transistor) 2. 일본공개특허 2008-244265(공개일자 2008년 10월 9일, 멀티셀 정전류 다이오드)
본 발명이 해결하고자 하는 기술적 과제는, 항복전압이 200V 내지 2kV까지 높일 수 있으며, 주변의 온도 등 환경변화에 무관하게 안정된 전류제어가 가능한 고온-고전압용 정전류 제어 소자 및 그 제조방법을 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 전류 구동력을 높여 소형화에 유리하며, 간단한 구조를 제공하면서도 고속동작 및 고온동작이 가능한 고온-고전압용 정전류 제어 소자 및 그 제조방법을 제공함에 있다.
상기와 같은 과제를 해결하기 위한 본 발명 고온-고전압용 정전류 제어 소자는, 에피층 상에 순차 적층된 채널층, 장벽층 및 보호층과, 상기 보호층, 장벽층, 채널층 및 상기 에피층의 상부 일부가 식각된 영역에 위치하여 상기 에피층의 이차원 전자가스 영역에 저면이 접촉되는 제1오믹콘택과, 상기 제1오믹콘택을 중심으로 링형의 구조를 가지며, 상기 보호층과 장벽층이 식각되어 노출되는 상기 채널층의 상부에 위치하는 전류제어층과, 상기 제1오믹콘택을 중심으로 링형의 구조를 가지며, 상기 전류제어층의 외측의 채널층 상부에 위치하는 제2오믹콘택과, 층간절연막에 의해 절연되며 상기 층간절연막의 콘택홀을 통해 제1오믹콘택에 접속되는 애노드전극과, 상기 층간절연막에 의해 절연되며 상기 전류제어층과 제2오믹콘택을 상호 접속하는 캐소드전극을 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 전류제어층은, 하부층과 상부층으로 이루어지며, 하부층과 상부층은 쇼트키 접합을 이루고, 상기 하부층과 상기 채널층은 p-n 접합을 이룰 수 있다.
본 발명의 일실시예에 따르면, 상기 하부층은 p형 반도체 박막이며, 상기 p형 반도체 박막은, P-GaN, p-AlGaN 또는 p-Si일 수 있다.
본 발명의 일실시예에 따르면, 상기 p형 반도체 박막은, Zn 또는 Mg가 1015~1017 cm-3 의 농도로 도핑되어, 금속인 상부층과 쇼트키 접합될 수 있다.
본 발명의 일실시예에 따르면, 상기 p형 반도체 박막은, 20nm 내지 200nm 두께일 수 있다.
본 발명의 일실시예에 따르면, 상기 상부층은 상기 하부층의 상부에 Ta, Ti, Ni, Al, Pt, Pd, W 또는 Au의 단일층 이거나 Ti/Pt/Au의 복합층일 수 있다.
본 발명의 일실시예에 따르면, 상기 제1오믹콘택은, 저면이 원형이며, 상기 이차원 전자가스 영역과 접하는 부분은 저면의 가장자리로부터 하향으로 돌출된 영역일 수 있다.
본 발명의 일실시예에 따르면, 상기 에피층은 i-GaN 일 수 있다.
본 발명의 다른 측면에 따른 고온-고전압 전류 제어 소자 제조방법은, a) 에피층의 상부에 채널층, 장벽층 및 보호층을 순차적으로 형성하는 단계와, b) 상기 보호층, 장벽층의 일부를 제거한 후, 상기 보호층과 장벽층이 제거되어 노출되는 상기 채널층을 식각하여 상기 에피층의 이차원 전자가스 영역을 노출시키는 단계와, c) 금속을 증착하고 패터닝하여 저면이 상기 이차원 전자가스 영역에 접촉되는 제1오믹콘택을 형성함과 아울러 상기 제1오믹콘택을 중심으로 소정거리 이격되는 위치에 위치하는 링형구조의 제2오믹콘택을 형성하는 단계와, d) 상기 제1오믹콘택과 상기 제2오믹콘택 사이의 상기 보호층과 장벽층 일부를 제거하여 노출되는 상기 채널층에 접촉되는 전류제어층을 형성하는 단계와, e) 상기 d)단계의 결과물 상에 층간절연막 패턴을 형성하여 상기 제1오믹콘택, 제2오믹콘택 및 전류제어층의 상부일부를 노출시키고, 금속을 증착하고 패터닝하여 상기 제1오믹콘택에 접하는 애노드전극을 형성함과 아울러 상기 제2오믹콘택과 상기 전류제어층을 연결하는 캐소드전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 상기 전류제어층은, p형 반도체 박막과 금속막을 순차 증착하고 패터닝하여, p형 반도체 박막인 하부층과 금속막인 상부층이 적층된 구조로 제조하여, 하부층과 상부층은 쇼트키 접합을 이루고, 상기 하부층과 상기 채널층은 p-n 접합을 이룰 수 있다.
본 발명의 일실시예에 따르면, 상기 p형 반도체 박막은, P-GaN, p-AlGaN 또는 p-Si 일 수 있다.
본 발명의 일실시예에 따르면, 상기 p형 반도체 박막은, Zn 또는 Mg가 1015~1017 cm-3 의 농도로 도핑되어, 금속인 상부층과 쇼트키 접합될 수 있다.
본 발명의 일실시예에 따르면, 상기 p형 반도체 박막은, 20nm 내지 200nm 두께로 증착될 수 있다.
본 발명의 일실시예에 따르면, 상기 상부층은 상기 하부층의 상부에 Ta, Ti, Ni, Al, Pt, Pd, W 또는 Au의 단일층을 증착하거나 Ti/Pt/Au의 복합층을 증착하여 형성할 수 있다.
본 발명의 일실시예에 따르면, 상기 b) 단계는, 상기 노출된 채널층의 가장자리 둘레 영역을 제거한 후, 제1오믹콘택을 제조하여 상기 제1오믹콘택의 저면의 둘레부가 하향으로 돌출되도록 할 수 있다.
본 발명의 일실시예에 따르면, 상기 에피층은 i-GaN 일 수 있다.
본 발명 고온-고전압 전류 제어 소자 및 그 제조방법은, 에피층의 비저항을 높여 누설전류의 발생을 줄일 수 있는 효과가 있다.
또한, 본 발명은 애노드의 오믹콘택의 형상을 변경하고, 오믹콘택이 2DEG에 접촉되도록 하여 전류구동능력을 향상시킬 수 있는 효과가 있다.
아울러 본 발명은 전류제어층을 하부층과 상부층의 이중 구조로 하여, 하부의 채널층과는 p-n 접합을 이루고, 하부층과 상부층의 사이는 쇼트키 접합을 이루도록 구성하여, 고전압에서도 누설전류가 작으면서 안정된 전류제어를 수행할 수 있는 효과가 있다.
도 1은 종래 전류 제어 소자의 단면 구성도이다.
도 2 내지 도 14는 본 발명의 바람직한 실시예에 따른 전류 제어 소자의 제조공정 수순 단면도이다.
도 15는 본 발명의 전류제어층과 채널층 사이의 에너지 밴드 구조도이다.
도 16은 도 14의 개략적인 평면도이다.
도 17은 본 발명을 이용한 멀티셀의 평면구성도이다.
도 18은 본 발명에 따른 전류 제어 소자와 종래 전류 제어 소자의 특성을 비교한 그래프이다.
도 19는 종래 전류 제어 소자의 전류전압특성 그래프이다.
도 20은 본 발명에 따른 전류 제어 소자의 전류전압특성 그래프이다.
이하, 본 발명 고온-고전압 전류 제어 소자 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 2 내지 도 14는 본 발명의 바람직한 실시예에 따른 고온-고전압 전류 제어 소자의 제조공정 수순 단면도이다.
도 2 내지 도 14를 각각 참조하면 본 발명의 바람직한 실시예에 따른 고온-고전압 전류 제어 소자 제조방법은, 기판(1)의 상부에 에피층(2)을 성장시키는 단계(도 2)와, 상기 기판(1)을 제거하고, 에피층(2)의 상부에 채널층(3), 장벽층(4) 및 보호층(5)을 형성하는 단계(도 3)와, 상기 보호층(5)과 장벽층(4)의 일부를 제거함과 아울러 보호층(5)과 장벽층(4)의 제거된 영역의 일부에서 채널층(3) 및 에피층(2)의 일부를 식각하여 메사(mesa)형 공간영역(7)을 형성하는 단계(도 4)와, 상기 메사형 공간영역(7)과 상기 보호층(5)과 장벽층(4)의 식각영역에 오믹콘택(8)을 형성하는 단계(도 5)와, 상기 오믹콘택(8)들의 사이에 위치하는 보호층(5)과 장벽층(4)의 일부를 식각하고, 식각된 부분에서 상기 채널층(3)에 접하는 전류제어층(9)을 형성하는 단계(도 6)와, 상기 도 6의 구조 상부 전면에 층간절연막(10)을 형성하는 단계(도 7)와, 상기 층간절연막(10)의 일부를 제거하여 상기 오믹콘택(8)의 일부와 전류제어층(9)의 일부를 노출시키는 단계(도 8)와, 상기 구조의 상부에 금속을 증착하고 패터닝하여 상기 메사형 공간영역에 위치하는 오믹콘택(8)에 접하는 애노드전극(11)을 형성함과 아울러 주변부에 위치하는 다른 오믹콘택(8)들 각각을 상기 전류제어층(9)을 상호 연결하는 캐소드전극(12)을 형성하는 단계(도 9)와, 상기 구조의 상부전면에 층간절연막(13)을 형성하는 단계(도 10)와, 상기 층간절연막(13)의 일부를 제거하여 상기 애노드전극(11)과 캐소드전극(12)의 일부를 노출시키는 단계(도 11)와, 금속을 증착하고 패터닝하여 상기 애노드전극(11)과 캐소드전극(12) 각각에 접하는 패드(14)를 형성하는 단계(도 12)와, 상기 구조의 상부전면에 보호층(15)을 형성하는 단계(도 13)와, 상기 보호층(15)의 일부를 제거하여 패드(14)의 일부를 노출시키는 단계를 포함한다.
이하, 상기와 같이 구성되는 본 발명의 바람직한 실시예에 따른 고온-고전압 전류 제어 소자의 제조방법에 대하여 보다 상세히 설명한다.
먼저, 도 2에 도시한 바와 같이 기판(1)의 상부에 에피층(2)을 형성한다.
상기 기판(1)은 실리콘(Si), 사파이어(sapphire), 탄화규소(SiC) 등을 사용할 수 있으며, 에피층(2)으로는 i(intrinsic)-GaN을 성장시켜 사용함으로써 비저항을 높여 누설전류의 발생을 최소화할 수 있다.
상기 기판(1)의 종류에 따라 격자상수의 차이와 열팽창계수의 파이에 의해 응력이 기판(1)과 에피층(2) 사이에 발생한다. 이러한 응력의 발생에 의해 휨 등이 발생할 수 있기 때문에 도면에는 도시하지 않았으나, 완충층을 사용할 수 있다.
이때 사용하는 완충층으로 저온 GaN, AlxGa1 - xN, GaN/AlxGa1 - xN 초격자층을 사용할 수 있다.
상기 에피층(2)인 i-GaN층의 운반자를 최소화하여 비저항을 높이기 위하여 C, Fe 등의 불순물을 도핑할 수 있다.
이와 같이 에피층(2)의 비저항을 높여 누설 전류의 발생을 최소화할 수 있다.
그 다음, 도 3에 도시한 바와 같이 상기 기판(1)을 제거한다. 기판(1)의 제거는 기판(1)을 물리적으로 갈아서 제거하거나, 화학적인 반응을 이용하여 제거할 수 있다.
상기 기판(1)이 제거된 에피층(2)의 상부에 채널층(3), 장벽층(4) 및 보호층(5)을 순차적으로 형성한다.
상기 채널층(3)은 AlGaN을 사용할 수 있으며, AlGaN은 알루미늄의 함량에 따라 AlxGa1 - xN(x=0.1~0.4)로 표시할 수도 있으며, Al의 함량을 조절하여 이차원 전자가스 영역(6)의 밀도와 이동도를 조절할 수 있다.
상기 장벽층(4)은 GaN을 사용할 수 있다. 상기 장벽층(4)은 두께가 1 내지 2nm가 되도록 성장시켜, 쇼트키 접촉 특성을 일정하게 유지할 수 있다.
그 다음, 도 4에 도시한 바와 같이 상기 도 3의 구조에서 사진식각공정 등의 식각공정을 사용하여 보호층(5)의 일부를 식각하고, 식각된 보호층(5) 하부의 장벽층(4)을 식각한다.
상기 보호층(5)과 장벽층(4)의 식각 위치는 도면상 중앙부와 그 중앙부의 양측 주변부의 보호층(5)과 장벽층(4)으로 한정된다.
그 다음, 다시 사진식각공정을 이용하여 상기 보호층(5)과 장벽층(4)의 중앙부 식각 영역의 하부측에서 노출된 채널층(3)의 둘레부를 식각하고, 채널층(3)의 식각으로 노출된 에피층(2)을 식각하여 메사형 공간영역(7)을 형성한다.
여기서 메사(mesa)형이란 단면이 테이블 모양을 뜻하는 것으로, 노출된 에피층(2)의 둘레를 식각하여 형성한다. 상기 보호층(5)과 장벽층(4)의 중앙부 식각 여역은 평면상 원형이며, 주변의 식각 영역은 링형의 구조를 가진다.
상기 에피층(2)의 식각 깊이는 상기 이차원 전자가스 영역(6)까지로 한다.
그 다음, 도 5에 도시한 바와 같이 상기 메사형 공간영역(7)이 형성된 도 4의 구조 전면에 금속을 증착하고, 패터닝하여 상기 메사형 공간영역(7)에 충진되는 오믹콘택(8)을 형성함과 아울러 상기 보호층(5)과 장벽층(4)의 둘레부 식각영역에도 오믹콘택(8)을 형성한다.
상기 메사형 공간영역(7)을 통해 이차원 전자가스 영역(6)에 접하는 오믹콘택(8)을 사용함으로써, 이차원 전자가스 영역(6)인 채널을 통한 전류 구동효율을 높일 수 있다.
즉, 중앙에 위치하는 오믹콘택(8)의 하부 가장자리에서 하향으로 돌출되는 구조를 제공하여 이차원 전자가스 영역(6)의 전류 흐름을 높이고, 에피층(2)을 통한 누설전류의 발생을 줄여 전류 구동효율을 높일 수 있다.
상기 오믹콘택(8)은 Ti, Ni, Al, Pt, Pd, Au, Mo, Ta 등의 금속 단일층 또는 이들의 복합층을 사용할 수 있다.
그 다음, 도 6에 도시한 바와 같이 사진식각공정을 통해 오믹콘택(8)의 사이에 위치하는 보호층(5) 및 장벽층(4)의 일부를 제거하고, 보호층(5)과 장벽층(4)의 제어 위치에 전류제어층(9)을 형성한다.
상기 전류제어층(9)은 다층 구조이며, 하부층으로 20nm~200nm 두께의 p형 반도체 박막을 증착하고, 상부층은 하부층인 p형 반도체 박막의 상부에 Ta, Ti, Ni, Al, Pt, Pd, W, Au 등의 단일층 또는 Ti/Pt/Au의 복합층을 형성하여 제조할 수 있다. 상기 p형 반도체 박막은 P-GaN, p-AlGaN 또는 p-Si를 사용할 수 있으며, 단결정 또는 다결정 구조를 사용할 수 있다.
상기 p형 반도체 박막은 Zn, Mg 등의 불순물이 도핑된 것이며, 1015~1017 cm-3 정도로 낮은 농도로 도핑하여, 상부에 증착되는 금속 박막과 쇼트키 접합이 될 수 있도록 한다. 따라서 고전압에서도 누설전류가 작으면서 안정된 전류제어 작용을 할 수 있도록 기능을 부여하게 된다.
p형 불순물을 고농도로 도핑하기 어려우므로 p층에 도핑을 낮게 하여 형성하는 p-n접합의 경우 p-GaN 뿐만 아니라 Al의 함량을 높인 p-AlGaN도 사용할 수 있다.
또한, 상기 p형 반도체 박막은 하부의 채널층(3)에 직접 접촉되어 p-n 접합을 이루게 된다.
이와 같이 상기 전류제어층(9)과 채널층(3) 사이의 p-n 접합과 전류제어층(9) 내에서 p형 반도체 박막과 금속층 간의 쇼트키 접합에 의해 에너지 밴드의 구조가 전류제어에 매우 적합한 형태가 되도록 형성할 수 있다.
도 15는 본 발명의 전류제어층(9)과 채널층(3) 사이의 에너지 밴드 구조도이다.
도 15에서 알 수 있는 바와 같이 상기 전류제어층(9), 채널층(3), 에피층(2)의 사이에는 직렬연결된 3개의 커패시턴스 성분(Csc, Cpn, C2d)이 존재하게 되며, 이 중 전류제어층(9)의 하부인 p형 반도체 박막과 채널층(3) 사이의 커패시턴스(Cpn)와 채널층(3)과 에피층(2) 사이의 커패시턴스(C2d)는 누설전류의 발생을 방지하는 역할을 하며, 소자 전체 커패시턴스를 감소시켜 동작 속도를 높일 수 있게 된다.
그 다음, 도 7에 도시한 바와 같이 상기 전류제어층(9)이 형성된 구조의 상부 전면에 층간절연막(10)을 증착한다. 층간절연막(10)으로는 Si3N4, SiO2, HfO2, ZrO2 등의 유전체박막을 사용할 수 있다.
그 다음, 도 8에 도시한 바와 같이 상기 층간절연막(10)의 일부를 식각하여 상기 오믹콘택(8)들과 전류제어층(9)을 노출시킨다.
그 다음, 도 9에 도시한 바와 같이 금속을 증착하고 패터닝하여 저면의 일부가 이차원 전자가스 영역(6)까지 이르는 오믹콘택(8)에 접촉되는 애노드전극(11)을 형성함과 아울러 상기 주변부의 오믹콘택(8)과 전류제어층(9)에 공통으로 접하는 캐소드전극(12)을 형성한다.
상기 애노드전극(11)와 캐소드전극(12)의 재질은 Ti, Ni, Al, Pt, Au, TiN, TaN 등의 금속을 단일층 내지는 Ti/Al/TiN과 같은 복합층을 사용할 수 있다.
특히 상기 캐소드전극(12)은 필드 플레이트(Field plate)로 작용하며, 오믹콘택(8)과 전류제어층(9)에 일정한 수준의 전계가 안정적으로 인가될 수 있도록 하여, 전계집속에 의한 항복이나 열전하의 트랩현상을 줄일 수 있다.
그 다음, 도 10에 도시한 바와 같이 상기 애노드전극(11)과 캐소드전극(12)이 형성된 구조의 상부전면에 층간절연막(13)을 증착한다.
그 다음, 도 11에 도시한 바와 같이 상기 증착된 층간절연막(13)의 일부를 제거하여 상기 애노드전극(11)과 캐소드전극(12)의 일부를 노출시킨다.
그 다음, 도 12에 도시한 바와 같이 금속을 증착하고 패터닝하여 상기 애노드전극(11)과 캐소드전극(12)에 각각 접촉되는 패드(14)를 형성한다. 상기 패드(14)는 Ti, Ni, Al, Pt, Au 등을 사용할 수 있으며, 금속선 연결에 대한 저항을 최소화 하고, 열전달 효과를 높여서 고전력 동작시 안정성을 높일 수 있다.
그 다음, 도 13에 도시한 바와 같이 상기 도 12의 구조의 상부 전면에 보호층(15)을 증착한다. 보호층(15)은 Si3N4, SiO2 등의 유전체 박막을 하나 또는 두 개 층 이상으로 적층하여 사용할 수 있다.
그 다음, 도 14에 도시한 바와 같이 상기 보호층(15)의 일부를 식각하여 상기 패드(14)들의 상부 일부를 노출시켜, 이후에 와이어 본딩 등이 가능하도록 한다.
도 16은 도 14의 개략적인 평면도로서, 원형의 애노드를 중심으로 소정거리 이격되어 캐소드가 배치되어 있다. 이때 소자의 항복전압은 애노드와 캐소드의 사이 간격에 의해 결정되며, 제어되어 흐르는 전류의 양은 소자의 전체적인 크기에 따라 결정된다.
도 17은 본 발명을 이용한 멀티 셀 구조의 평면도이다.
멀티 셀의 경우에도 외부에서 볼 때, 하나의 캐소드와 하나의 애노드로 ㄱ구구성되며, 면적을 줄이면서도 높은 전류를 제어할 수 있다.
도 18은 본 발명에 따른 전류 제어 소자와 종래 전류 제어 소자의 특성을 비교한 그래프이다.
도 18을 참조하면 본 발명은 구동전류와 항복전압을 대폭 증가시켜, 더 높은 전압범위에서 전류의 선형 제어가 가능함을 알 수 있다.
도 19는 종래 전류 제어 소자의 전류-전압특성 그래프이고, 도 20은 본 발명에 따른 고온-고전압 전류 제어 소자의 전류-전압특성 그래프이다.
도 19와 도 20을 참고하면, 종래기술의 ID-VG 특성으로 VG=VS=0V인 조건에서 n이 1~2보다 크기 때문에 비선형성이 크다. 이에 반하여 본 발명의 경우 n이 1에 가까워 이라서 매우 선형적으로 증가한다. 따라서 본 발명의 소자의 경우는 전류제어에 대한 재현성과 균일성이 매우 우수하다.
이러한 특징은 이차원 전자가스 영역을 이용하여 고이동도를 확보할 수 있기 때문이다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
1:기판 2:에피층
3:채널층 4:장벽층
5,15:보호층 6:이차원 전자가스 영역
7:메사형 공간영역 8:오믹콘택
9:전류제어층 10,13:층간절연막
11:애노드전극 12:캐소드전극
14:패드

Claims (9)

  1. 에피층 상에 순차 적층된 채널층, 장벽층 및 보호층;
    상기 보호층, 장벽층, 채널층 및 상기 에피층의 상부 일부가 식각된 영역에 위치하여 상기 에피층의 이차원 전자가스 영역에 저면이 접촉되는 제1오믹콘택;
    상기 제1오믹콘택을 중심으로 링형의 구조를 가지며, 상기 보호층과 장벽층이 식각되어 노출되는 상기 채널층의 상부에 위치하는 전류제어층;
    상기 제1오믹콘택을 중심으로 링형의 구조를 가지며, 상기 전류제어층의 외측의 채널층 상부에 위치하는 제2오믹콘택;
    층간절연막에 의해 절연되며 상기 층간절연막의 콘택홀을 통해 제1오믹콘택에 접속되는 애노드전극; 및
    상기 층간절연막에 의해 절연되며 상기 전류제어층과 제2오믹콘택을 상호 접속하는 캐소드전극을 포함하는 고온-고전압용 정전류 제어 소자.
  2. 제1항에 있어서,
    상기 전류제어층은,
    하부층과 상부층으로 이루어지며,
    하부층과 상부층은 쇼트키 접합을 이루고,
    상기 하부층과 상기 채널층은 p-n 접합을 이루는 것을 특징으로 하는 고온-고전압용 정전류 제어 소자.
  3. 제2항에 있어서,
    상기 하부층은 p형 반도체 박막이며,
    상기 p형 반도체 박막은,
    Zn 또는 Mg가 1015~1017 cm-3 의 농도로 도핑되어,
    금속인 상부층과 쇼트키 접합되는 것을 특징으로 하는 고온-고전압용 정전류 제어 소자.
  4. 제1항에 있어서,
    상기 제1오믹콘택은,
    저면이 원형이며, 상기 이차원 전자가스 영역과 접하는 부분은 저면의 가장자리로부터 하향으로 돌출된 영역인 것을 특징으로 하는 고온-고전압용 정전류 제어 소자.
  5. a) 에피층의 상부에 채널층, 장벽층 및 보호층을 순차적으로 형성하는 단계;
    b) 상기 보호층, 장벽층의 일부를 제거한 후, 상기 보호층과 장벽층이 제거되어 노출되는 상기 채널층을 식각하여 상기 에피층의 이차원 전자가스 영역을 노출시키는 단계;
    c) 금속을 증착하고 패터닝하여 저면이 상기 이차원 전자가스 영역에 접촉되는 제1오믹콘택을 형성함과 아울러 상기 제1오믹콘택을 중심으로 소정거리 이격되는 위치에 위치하는 링형구조의 제2오믹콘택을 형성하는 단계;
    d) 상기 제1오믹콘택과 상기 제2오믹콘택 사이의 상기 보호층과 장벽층 일부를 제거하여 노출되는 상기 채널층에 접촉되는 전류제어층을 형성하는 단계;
    e) 상기 d)단계의 결과물 상에 층간절연막 패턴을 형성하여 상기 제1오믹콘택, 제2오믹콘택 및 전류제어층의 상부일부를 노출시키고, 금속을 증착하고 패터닝하여 상기 제1오믹콘택에 접하는 애노드전극을 형성함과 아울러 상기 제2오믹콘택과 상기 전류제어층을 연결하는 캐소드전극을 형성하는 단계를 포함하는 고온-고전압용 정전류 제어 소자 제조방법.
  6. 제5항에 있어서,
    상기 전류제어층은,
    p형 반도체 박막과 금속막을 순차 증착하고 패터닝하여,
    p형 반도체 박막인 하부층과 금속막인 상부층이 적층된 구조로 제조하여,
    하부층과 상부층은 쇼트키 접합을 이루고,
    상기 하부층과 상기 채널층은 p-n 접합을 이루는 것을 특징으로 하는 고온-고전압용 정전류 제어 소자 제조방법.
  7. 제6항에 있어서,
    상기 p형 반도체 박막은,
    Zn 또는 Mg가 1015~1017 cm-3 의 농도로 도핑되어,
    금속인 상부층과 쇼트키 접합되는 것을 특징으로 하는 고온-고전압용 정전류 제어 소자 제조방법.
  8. 제7항에 있어서,
    상기 상부층은 상기 하부층의 상부에 Ta, Ti, Ni, Al, Pt, Pd, W 또는 Au의 단일층을 증착하거나 Ti/Pt/Au의 복합층을 증착하여 형성한 것을 특징으로 하는 고온-고전압용 정전류 제어 소자 제조방법.
  9. 제5항에 있어서,
    상기 b) 단계는,
    상기 노출된 채널층의 가장자리 둘레 영역을 제거한 후, 제1오믹콘택을 제조하여 상기 제1오믹콘택의 저면의 둘레부가 하향으로 돌출되도록 하는 고온-고전압용 정전류 제어 소자 제조방법.

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