JP2008108870A - 整流器 - Google Patents
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Abstract
【課題】立ち上がり電圧の低い整流器を提供する。
【解決手段】この整流器は、バリア層105とチャネル層103とがへテロ接合部を構成し、チャネル層103とバリア層105の境界の近くに2次元電子ガスチャネル104が生じる。ショットキゲート電極109はアノードオーミック電極107に接続されると共にアノードオーミック電極107上からバリア層105上に延在しバリア層105に形成されたリセス108の全体を覆っている。ショットキゲート電極109の影響によって印加電圧が無い状態でリセス108の直下の2次元電子ガスチャネル104が空乏化される。バリア層105にリセス108が形成されたことで、ゲート電極109の直下の2次元電子ガスチャネル104に電子が発生する閾値電圧が低くなり従来のショットキダイオードよりも立ち上がり電圧を低くできる。
【選択図】図1
【解決手段】この整流器は、バリア層105とチャネル層103とがへテロ接合部を構成し、チャネル層103とバリア層105の境界の近くに2次元電子ガスチャネル104が生じる。ショットキゲート電極109はアノードオーミック電極107に接続されると共にアノードオーミック電極107上からバリア層105上に延在しバリア層105に形成されたリセス108の全体を覆っている。ショットキゲート電極109の影響によって印加電圧が無い状態でリセス108の直下の2次元電子ガスチャネル104が空乏化される。バリア層105にリセス108が形成されたことで、ゲート電極109の直下の2次元電子ガスチャネル104に電子が発生する閾値電圧が低くなり従来のショットキダイオードよりも立ち上がり電圧を低くできる。
【選択図】図1
Description
この発明は、整流器に関し、例えば、GaN等のIII−V族化合物半導体を含むヘテロ接合部を有する整流器に関する。
従来、整流器としては、例えば、図10に断面を示すGaNショットキダイオードが知られている(非特許文献1参照)。このGaNショットキダイオードは、Si基板2001の上に、AlN/GaNバッファー層2002、アンドープGaNからなるチャネル層2003、Al0.25Ga0.75Nからなる層2005が順次形成されている。このAl0.25Ga0.75N層2005の上に、カソードオーミック電極2006とアノードショットキ電極2009が形成されている。上記AlGaNからなる層2005上にSi3N4絶縁膜2013が形成される。なお、2004は2DEG(2次元電子ガス)チャネルである。
ところで、図10に示した従来の整流器としてのGaNショットキダイオードは漏れ電流を低くするために、1.5V以上のショットキ障壁の高さが必要である。このため、上記従来のショットキダイオードでは、立ち上がり電圧がショットキ障壁の高さと略同じになる。
しかし、ダイオードの立ち上がり電圧が1.5V以上であることは、多くの応用例において装置の損失の増大を招くので、望ましくない。
「電源用GaN on Si 電子デバイスの開発」、(後藤博一、大塚康二)、電子情報通信学会、S45−S46、2006年
「電源用GaN on Si 電子デバイスの開発」、(後藤博一、大塚康二)、電子情報通信学会、S45−S46、2006年
そこで、この発明の課題は、立ち上がり電圧の低い整流器を提供することにある。
上記課題を解決するため、この発明の整流器は、基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノードオーミック電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極と、
上記バリア層に形成されていると共に上記ゲート電極に全体が覆われたリセスとを備えることを特徴としている。
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノードオーミック電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極と、
上記バリア層に形成されていると共に上記ゲート電極に全体が覆われたリセスとを備えることを特徴としている。
この発明の整流器では、半導体チャネル層とバリア層が構成するヘテロ接合部上にアノードオーミック電極とカソードオーミック電極が形成されている。このアノードオーミック電極とカソードオーミック電極は、上記へテロ接合部の接合の境界に形成される2次元電子ガス(2DEG)チャネルとオーミック接続される。そして、上記バリア層にはリセスが形成され、このリセスは上記アノードオーミック電極に接続されたゲート電極に全体が覆われている。
これにより、アノードオーミック電極とカソードオーミック電極との間に印加する電圧が0V以下である場合は、リセスを覆うゲート電極直下のチャネル層の2次元電子ガスは空乏化され、アノードオーミック電極とカソードオーミック電極との間に電流が流れない。一方、アノードオーミック電極とカソードオーミック電極との間に印加する電圧が正電圧(順バイアス)である場合は、リセスを覆うゲート電極の直下のチャネル層に電子が発生して、アノードオーミック電極とカソードオーミック電極との間に電流が流れる。つまり、ノーマリオフ動作が得られる。
そして、この発明の整流器によれば、順バイアスの立ち上がり電圧はゲート電極の直下のチャネル層に電子が発生する閾値電圧に依存するが、この閾値電圧は、バリア層にリセスが形成されたことによって、従来のショットキダイオードよりも低くなっている。よって、この発明によれば、立ち上がり電圧の低い整流器を実現できる。
また、一実施形態の整流器では、上記半導体チャネル層は、III−V族化合物半導体で作製されているので、電子移動度を向上できる。
また、一実施形態の整流器では、上記半導体チャネル層は、GaN半導体で作製されているので、高周波高出力用途に適する。
また、一実施形態の整流器では、上記ゲート電極はショットキ電極であるので、高周波用途に適する。
また、一実施形態の整流器では、上記ゲート電極と上記バリア層との間に形成されていると共に上記ゲート電極とバリア層とでMIS(メタル・インシュレータ・セミコンダクタ)構造部を構成する誘電体膜を備える。
この実施形態では、MIS構造部を構成する誘電体膜によって半導体表面に対するパッシベーション効果がある。
また、一実施形態の整流器では、上記基板と半導体チャネル層との間に形成されていると共に上記バリア層と半導体チャネル層とでダブルへテロ接合構造部を構成する半導体層を備える。
この実施形態では、ダブルへテロ接合構造部を構成する半導体層の存在によって、2次元電子ガスチャネルの電子が半導体チャネル層を出にくくなるので、アノード−カソード間の漏れ電流を低減できる。
また、一実施形態の整流器では、基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノード電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極とを備え、上記バリア層の層厚が100Å以下である。
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノード電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極とを備え、上記バリア層の層厚が100Å以下である。
この実施形態では、バリア層の層厚を100Å以下にしたことで、ゲート電極を半導体チャネルに近づけて熱平衡の状態で半導体チャネルの少なくとも一部が空乏化されるようにしている。これにより、順バイアス時にアノード−カソード間に電流が流れ、逆バイアス時にアノード−カソード間に電流が流れない整流動作が得られる。また、ゲート電極の直下の2次元電子ガスチャネルに電子が発生する閾値電圧を低減でき、立ち上がり電圧を低くできる。
この発明の整流器によれば、順バイアスの立ち上がり電圧はゲート電極の直下のチャネル層に電子が発生する閾値電圧に依存し、この閾値電圧はバリア層にリセスが形成されたことによって、従来のショットキダイオードよりも低くなっている。よって、この発明によれば、立ち上がり電圧の低い整流器を実現できる。
以下、この発明を図示の実施の形態により詳細に説明する。
(第1の実施の形態)
図1に、この発明の整流器の第1実施形態を示す。この整流器は、シリコン基板101の上に、層厚が500ÅのAlN/GaNバッファー層102、層厚が2μmのアンドープGaNからなるチャネル層103、層厚が250ÅのAl0.3Ga0.7Nからなるバリア層105が順次形成されている。
図1に、この発明の整流器の第1実施形態を示す。この整流器は、シリコン基板101の上に、層厚が500ÅのAlN/GaNバッファー層102、層厚が2μmのアンドープGaNからなるチャネル層103、層厚が250ÅのAl0.3Ga0.7Nからなるバリア層105が順次形成されている。
このバリア層105の上に、Ti/Al/Auの積層からなるアノードオーミック電極107、および、Ti/Al/Auの積層からなるカソードオーミック電極106が形成されている。そして、GaNチャネル層103の中、かつ、チャネル層103とAlGaNバリア層105の境界の近くに2次元電子ガス(2DEG)チャネル104が生じる。
アノードオーミック電極107とカソードオーミック電極106は、熱処理によって2次元電子ガスチャネル104とオーミック接触される。また、AlGaNバリア層105に深さが150Åのリセス108がエッチングで形成されている。そして、このリセス108は、WN/Auからなるショットキゲート電極109によって全体が覆われている。このショットキゲート電極109は、アノードオーミック電極107に接続されると共にアノードオーミック電極107上からバリア層105上に延在している。AlGaNバリア層105とGaNチャネル層103とがへテロ接合部を構成している。このショットキゲート電極109の影響によって、印加電圧が無い状態でリセス108の直下の2次元電子ガスチャネル104が空乏化される。これにより、ノーマリオフ動作が得られる。
また、この実施形態では、ショットキゲート電極109,バリア層105およびカソードオーミック電極106上にTa2O5誘電膜110が形成されている。このTa2O5誘電膜110によって、デバイスの耐圧を向上できる。この実施形態では、一例として図1に示すように、Ta2O5誘電膜110は、ショットキゲート電極109からカソードオーミック電極106に向かって厚さが8000Å、6000Å、4000Åと階段状に減少している階段構造とした。このように、Ta2O5誘電膜110を階段構造とすることによって、耐圧の向上に特に有効となる。また、このTa2O5誘電膜110は、半導体表面のパシベーション効果もあるので、誘電膜の材料としてTa2O5は特に有効である。
次に、図2〜図4を順に参照して、この実施形態の整流器の各バイアス条件での動作を説明する。
図2に、この実施形態の整流器において、アノード−カソード間に順バイアスがかかっている状態を示す。この状態では、アノード−カソード間に印加するアノード−カソード間電圧VACを+1Vとした。この整流器は、デバイスとしての閾値電圧が+0.68Vであるので、アノード−カソード間電圧VAC=+1Vとした場合は、リセス108の直下にある2次元電子ガスチャネル104に電子が発生する。これによって、2次元電子ガスチャネル104が連続的にアノード電極106とカソード電極107をつなぐ(導電させる)ようになり、アノード電流ICが流れる。
次に、図3に、この実施形態において、アノード−カソード間電圧VACを0Vとした状態を示す。この整流器は、閾値電圧が+0.68Vであるので、VAC=0Vである場合は、2次元電子ガスチャネル104は、リセス108の直下の領域が空乏化される。これによって、2次元電子ガスチャネル104における2次元電子ガスが不連続的となり、アノード電流ICが流れなくなる。
次に、図4に、この実施形態において、アノード−カソード間電圧VACを−600Vとした状態を示す。この状態では、VAC=−600Vとしたことで、リセス108の直下にある2次元電子ガスチャネル104が空乏化される。これによって、2次元電子ガスチャネル104における2次元電子ガスが不連続的となり、アノード電流ICが流れない。
次に、図7に、この実施形態の整流器のI−V特性を示す。図7のI−V特性において、横軸は上記アノード−カソード間電圧VAC(V)であり、縦軸は上記アノード電流IC(mA/mm)である。このI−V特性に示すように、この実施形態の整流器の立ち上がり電圧VONは0.68Vである。これに対して、図10に示す従来のショットキダイオードの立ち上がり電圧VONは、図8のI−V特性図に示すように2.3Vである。つまり、この実施形態の整流器によれば、従来に比べて、立ち上がり電圧を大幅に低減できた。
この実施形態の整流器によれば、順バイアスの立ち上がり電圧はゲート電極109の直下の2次元電子ガスチャネル104に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば、従来のショットキダイオードに比べて立ち上がり電圧の低い整流器を実現できる。
(第2の実施の形態)
次に、図5に、この発明の整流器の第2実施形態を示す。この第2実施形態は、シリコン基板501の上に、層厚が500ÅのAlN/GaNバッファー層502、層厚が2μmのアンドープAl0.1Ga0.9Nからなる層511、層厚が500ÅのアンドープGaNからなるチャネル層503、層厚が250ÅのAl0.3Ga0.7Nからなるバリア層505が順次形成されている。このバリア層505とチャネル層503とAlGaN層511とがダブルへテロ接合構造部を構成している。
次に、図5に、この発明の整流器の第2実施形態を示す。この第2実施形態は、シリコン基板501の上に、層厚が500ÅのAlN/GaNバッファー層502、層厚が2μmのアンドープAl0.1Ga0.9Nからなる層511、層厚が500ÅのアンドープGaNからなるチャネル層503、層厚が250ÅのAl0.3Ga0.7Nからなるバリア層505が順次形成されている。このバリア層505とチャネル層503とAlGaN層511とがダブルへテロ接合構造部を構成している。
また、AlGaNバリア層505には、深さが150Åのリセス508がエッチングで形成されている。上記バリア層505上かつリセス508内にTi/Al/Auの積層からなるアノードオーミック電極507が形成されている。また、バリア層505の上に、Ti/Al/Auの積層からなるカソードオーミック電極506が形成されている。そして、GaNチャネル層503の中、かつ、チャネル層503とAlGaNバリア層505との境界の近くに2次元電子ガスチャネル504が生じる。
カソードオーミック電極506およびアノードオーミック電極507は熱処理によって2次元電子ガスチャネル504とオーミック接触される。そして、このリセス508およびアノードオーミック電極507上にWN/Auの積層からなるショットキゲート電極509が形成されている。このショットキゲート電極509は、アノードオーミック電極507に接続されると共にリセス508の全体を完全に覆っている。
印加電圧が無い状態では、ショットキゲート電極509の影響によって、リセス508に入っているショットキゲート電極509の直下の2次元電子ガスチャネル504が空乏化される。一方、アノードオーミック電極507とカソードオーミック電極506との間に印加する電圧が、閾値電圧を越える正電圧(順バイアス)である場合は、リセス508を覆うゲート電極509の直下の2次元電子ガスチャネル504に電子が発生して、アノードオーミック電極507とカソードオーミック電極506との間に電流が流れる。
すなわち、この実施形態の整流器によれば、順バイアスの立ち上がり電圧はゲート電極509の直下の2次元電子ガスチャネル504に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば立ち上がり電圧の低い整流器を実現できる。
なお、この第2実施形態では、従来のショットキダイオードとは異なり、アノードオーミック電極507とカソードオーミック電極506の間に漏れ電流(パラレルコンダクション)が発生する可能性があるものの、AlGaN層511の存在によって、2次元電子ガスチャネル504の電子がGaNチャネル層503を出にくくなるので、アノード−カソード間の漏れ電流を低減できる。
(第3の実施の形態)
次に、図6に、この発明の整流器の第3実施形態を示す。この第3実施形態は、シリコン基板601の上に、層厚が500ÅのAlN/GaNバッファー層602、層厚が2μmのアンドープGaNからなるチャネル層603、層厚が250ÅのAl0.3Ga0.7Nからなるバリア層605が順次形成されている。
次に、図6に、この発明の整流器の第3実施形態を示す。この第3実施形態は、シリコン基板601の上に、層厚が500ÅのAlN/GaNバッファー層602、層厚が2μmのアンドープGaNからなるチャネル層603、層厚が250ÅのAl0.3Ga0.7Nからなるバリア層605が順次形成されている。
このバリア層605の上に、Ti/Al/Auの積層からなるアノードオーミック電極607、および、Ti/Al/Auの積層からなるカソードオーミック電極606が形成されている。そして、GaNチャネル層603の中、かつ、チャネル層603とAlGaNバリア層605の境界の近くに2次元電子ガスチャネル604が生じる。
アノードオーミック電極607とカソードオーミック電極606は、熱処理によって2次元電子ガスチャネル604とオーミック接触される。また、AlGaNバリア層605に深さが180Åのリセス608がエッチングで形成されている。このバリア層605の表面に、膜厚が500ÅのTa2O5誘電膜612が形成されている。そして、この誘電膜612上にWN/Auの積層からなるゲート電極609が形成されている。
このゲート電極609は、アノードオーミック電極607上からバリア層605上に延在しており、アノードオーミック電極607に接続されている。また、このゲート電極609はリセス608の全体を覆っている。なお、上記ゲート電極609,誘電膜612およびAlGaNバリア層605がMIS(メタル・インシュレータ・セミコンダクタ)ゲート構造を構成している。また、AlGaNバリア層605とGaNチャネル層603とがヘテロ接合部を構成している。
上記ゲート電極609の影響によって、印加電圧が無い状態でリセス608の直下の2次元電子ガスチャネル604が空乏化される。一方、アノードオーミック電極607とカソードオーミック電極606との間に印加する電圧が正電圧(順バイアス)である場合は、リセス608を覆うゲート電極609の直下の2次元電子ガスチャネル604に電子が発生して、アノードオーミック電極607とカソードオーミック電極606との間に電流が流れる。
この実施形態の整流器では、順バイアスの立ち上がり電圧はゲート電極609の直下の2次元電子ガスチャネル604に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば立ち上がり電圧の低い整流器を実現できる。
また、この実施形態が有するTa2O5誘電膜612は誘電率が高くて半導体表面のパシベーション効果があるので、誘電膜の材料としてTa2O5は特に有効である。なお、他の有効な誘電膜の材料としては、Nb2O5、HfO2、Si2N3である。
(第4の実施の形態)
次に、図9に、この発明の整流器の第4実施形態を示す。この第4実施形態は、シリコン基板901の上に、層厚が500ÅのAlN/GaNバッファー層902、層厚が2μmのアンドープAl0.1Ga0.9Nからなる層911、層厚が500ÅのアンドープGaNからなるチャネル層903、層厚が100ÅのAl0.3Ga0.7Nからなるバリア層905が順次形成されている。このバリア層905とチャネル層903とAlGaN層911とがダブルへテロ接合構造部を構成している。
次に、図9に、この発明の整流器の第4実施形態を示す。この第4実施形態は、シリコン基板901の上に、層厚が500ÅのAlN/GaNバッファー層902、層厚が2μmのアンドープAl0.1Ga0.9Nからなる層911、層厚が500ÅのアンドープGaNからなるチャネル層903、層厚が100ÅのAl0.3Ga0.7Nからなるバリア層905が順次形成されている。このバリア層905とチャネル層903とAlGaN層911とがダブルへテロ接合構造部を構成している。
上記バリア層905の上に、Ti/Al/Auの積層からなるアノードオーミック電極907が形成されている。また、バリア層905の上に、Ti/Al/Auの積層からなるカソードオーミック電極906が形成されている。そして、GaNチャネル層903の中、かつ、チャネル層903とAlGaNバリア層905との境界の近くに2次元電子ガスチャネル904が生じる。また、カソードオーミック電極906およびアノードオーミック電極907は熱処理によって2次元電子ガスチャネル904にオーミック接触される。
この実施形態では、アノードオーミック電極907およびAlGaNバリア層905上に形成されたショットキゲート電極909を有する。このショットキゲート電極909はWN/Auの積層からなる。
印加電圧が無い状態では、このショットキゲート電極909の影響によって、ショットキゲート電極909の直下の2次元電子ガスチャネル904が空乏化される。一方、アノードオーミック電極907とカソードオーミック電極906との間に印加する電圧が正電圧(順バイアス)である場合は、ゲート電極909の直下の2次元電子ガスチャネル904に電子が発生して、アノードオーミック電極907とカソードオーミック電極906との間に電流が流れる。
この実施形態の整流器によれば、順バイアスの立ち上がり電圧はゲート電極909の直下の2次元電子ガスチャネル904に電子が発生する閾値電圧に依存する。この閾値電圧は、従来のショットキダイオードの立ち上がり電圧よりも低いので、この実施形態によれば立ち上がり電圧の低い整流器を実現できる。
なお、この実施形態では、AlGaNバリア層905の層厚を100Åとしたが、バリア層905の層厚を80Å〜100Åとすることが最も望ましい。また、バリア層の層厚が薄過ぎると閾値電圧が上がってくるので、バリア層905の層厚は20Å以上、より好ましくは50Å以上であることが望ましい。
尚、上記第1〜第3実施形態では、AlGaNバリア層に形成するリセスの深さを150Åとしたが、AlGaNバリア層の層厚が250Åである場合は、リセスの深さを150Å〜170Åとすることが最も望ましい。また、上記リセスの深さが深すぎると閾値電圧が上がってくるので、上記リセスの深さは230Å以下、より好ましくは200Å以下であることが望ましい。また、上記第1〜第4実施形態では、半導体チャネル層をアンドープGaNで作製したが、GaAs,InP,InGaAsP等の他のIII−V族化合物半導体で作製してもよい。また、上記第1,第2,第4実施形態では、ゲート電極をショットキゲート電極としたが、この発明ではゲート電極はショットキ電極に限るものではなく、例えば、第3実施形態のように、MISゲート構造をなすゲート電極であってもよい。
101、501、601、901 シリコン基板
102、502、602、902 AlN/GaNバッファー層
103、503、603、903 アンドープGaNチャネル層
104、504、604、904 2次元電子ガスチャネル
105、505、605、905 AlGaNバリア層
106、506、606、906 Ti/Al/Auカソードオーミック電極
107、507、607、907 Ti/Al/Auアノードオーミック電極
108、508、608 リセス
109、509、909 WN/Auショットキゲート電極
609 WN/Auゲート電極
110、612 Ta2O5誘電膜
102、502、602、902 AlN/GaNバッファー層
103、503、603、903 アンドープGaNチャネル層
104、504、604、904 2次元電子ガスチャネル
105、505、605、905 AlGaNバリア層
106、506、606、906 Ti/Al/Auカソードオーミック電極
107、507、607、907 Ti/Al/Auアノードオーミック電極
108、508、608 リセス
109、509、909 WN/Auショットキゲート電極
609 WN/Auゲート電極
110、612 Ta2O5誘電膜
Claims (7)
- 基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノードオーミック電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極と、
上記バリア層に形成されていると共に上記ゲート電極に全体が覆われたリセスとを備えることを特徴とする整流器。 - 請求項1に記載の整流器において、
上記半導体チャネル層は、III−V族化合物半導体で作製されていることを特徴とする整流器。 - 請求項1に記載の整流器において、
上記半導体チャネル層は、GaN半導体で作製されていることを特徴とする整流器。 - 請求項1に記載の整流器において、
上記ゲート電極はショットキ電極であることを特徴とする整流器。 - 請求項1に記載の整流器において、
上記ゲート電極と上記バリア層との間に形成されていると共に上記ゲート電極とバリア層とでMIS構造部を構成する誘電体膜を備えることを特徴とする整流器。 - 請求項1に記載の整流器において、
上記基板と半導体チャネル層との間に形成されていると共に上記バリア層と半導体チャネル層とでダブルへテロ接合構造部を構成する半導体層を備えることを特徴とする整流器。 - 基板上に形成される半導体チャネル層と、
上記半導体チャネル層上に形成されて上記半導体チャネル層とでヘテロ接合部を構成するバリア層と、
上記半導体チャネル層に接続されるアノードオーミック電極と、
上記半導体チャネル層に接続されるカソードオーミック電極と、
上記アノード電極に接続されると共に上記へテロ接合部の上に形成されたゲート電極とを備え、
上記バリア層の層厚が100Å以下であることを特徴とする整流器。
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