JP4444188B2 - ＧａＮ系半導体装置 - Google Patents

Description

本発明はＧａＮ系半導体装置に関し、更に詳しくは、耐圧が高く、オン抵抗が低く、かつ逆方向の電圧印加時におけるリーク電流が少ないＧａＮ系半導体装置に関する。

半導体装置からなる電子デバイスは公知であり、例えば、高耐圧のバイポーラトランジスタによって構成された電力変換装置用のスイッチング素子が知られている。このような大電力用スイッチング素子には耐圧が高いことに加えてオン抵抗が低いことが求められる。このため、近年、バイポーラトランジスタに代えて、オン抵抗の低いパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）や、バイポーラトランジスタとＭＯＳＦＥＴとを複合したＩＧＢＴ（Insulated Gate Bipolar Transistor； 絶縁ゲート型のバイポーラトランジスタ）がスイッチング素子として使用されている（特許文献１を参照）。

さらに、近年、ＧａＮに代表される窒化物系化合物半導体を用いて作製した電子デバイスは、高温動作が可能で、耐圧が高く、そして高速動作も可能なデバイスとして有望視され、その開発が進められている。とくに、高耐圧で大電流動作が可能な電子デバイスとしての応用が検討されていて、例えば、耐圧が高く、オン抵抗が低く、ＧａＮ系半導体を用いたショットキーダイオードが提案されている（特許文献２を参照）。
特開平１０−２４２１６５号公報 特開２００４−３１８９６号公報

本発明は、オン抵抗が低く、かつ逆バイアスの電圧印加時におけるリーク電流が少ないとともに、アノード電極とカソード電極間の電界集中の発生も抑制され、高電圧の印加時に空中放電を起こすことがなく、優れた耐圧特性を示すＧａＮ系半導体装置の提供を目的とする。
上記した目的を達成するために、本発明においては、
層内に２次元電子ガスが発生し、表面が面一状態のIII−Ｖ族窒化物半導体層と、
前記III−Ｖ族窒化物半導体層の表面にショットキー接合して配設された第１アノード電極と、
前記III−Ｖ族窒化物半導体層の表面にショットキー接合し、かつ前記第１アノード電極と電気的に接続して配設され、前記第１アノード電極が形成するショットキーバリアよりも高いショットキーバリアを形成する第２アノード電極と、
前記第２アノード電極から平面的に離隔して、前記III−Ｖ族窒化物半導体層の表面に配設されたカソード電極と、
前記第２アノード電極と前記カソード電極との間に位置し、前記III−Ｖ族窒化物半導体層の表面に配設された絶縁保護膜と、を備え、
前記第２アノード電極の端部もしくは前記カソード電極の端部の何れか一方または両方が、前記絶縁保護膜の端部上に積層され、且つ当該積層された部分の幅が、夫々０．１μｍ以上、１０μｍ以下であることを特徴とするＧａＮ系半導体装置が提供される。

このＧａＮ系半導体装置において、
前記III−Ｖ族窒化物半導体層には、バンドギャップエネルギーが異なるIII−Ｖ族窒化物半導体から成るヘテロ接合構造が少なくとも１つ含まれていることを好適とし、
前記へテロ接合構造は、第１のIII−Ｖ族窒化物半導体からなる下層と、前記第１のIII−Ｖ族窒化物半導体よりもバンドギャップエネルギーが大きい第２のIII−Ｖ族窒化物半導体から成る上層とで形成されていることを好適とする。

また、このＧａＮ系半導体装置において、
前記第１アノード電極は前記第２アノード電極より狭幅であり、かつ第１アノード電極が前記第２アノード電極で被覆され、前記第１アノード電極と前記第２アノード電極で複合アノード電極が形成されていることを好適とする。

その場合、前記第２アノード電極の端部もしくは前記カソード電極の端部のいずれ一方または両方は、前記絶縁保護膜の端部の上に積層されていることが好ましい。
更に、このＧａＮ系半導体装置において、
前記第１アノード電極および前記第２アノード電極の配設箇所の前記III−Ｖ族窒化物半導体層の厚みは、非配設箇所の厚みよりも薄くなっていて、その場合、前記へテロ接合構造を形成する前記上層と前記下層のうち前記上層の厚みが薄くなっていることを好適とする。

また、前記第１アノード電極と前記第２のIII−Ｖ族窒化物半導体から成る上層との間に、前記上層が示すバンドギャップエネルギーよりもバンドギャップエネルギーの小さいIII−Ｖ族窒化物半導体層が介挿されていることを好適とする。
また、前記ヘテロ接合構造を形成する前記上層と前記下層の間に、前記上層のIII−Ｖ族窒化物半導体のバンドギャップエネルギーよりもバンドギャップエネルギーが大きいIII−Ｖ族窒化物半導体から成る中間層が介挿されていることを好適とする。

また、前記カソード電極が配設される前記III−Ｖ族窒化物半導体層は、少なくとも前記ヘテロ接合構造を形成する前記下層と接触していることを好適とする。
そして、前記ヘテロ接合構造を形成する前記上層の半導体材料は、次式：
Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ_{１−ｌ−ｋ}Ａｓ_ｌＰ_ｋ
（０≦ｘ≦１，０≦ｙ≦１，０≦ｌ≦１，０≦ｋ≦１）
で示される組成を有し、
前記へテロ接合構造を形成する前記下層を形成する半導体材料は、次式：
Ｉｎ_yＧａ_1-yＮ （０≦ｙ≦０．５）
で示される組成を有することを好適とする。

このＧａＮ系半導体装置は、III−Ｖ族窒化物半導体層内に２次元電子ガスが発生して電流経路の電気抵抗が非常に小さくなっているので、いずれもオン抵抗は３０ｍΩ程度と低く、また１００Ａ程度の大電流動作も可能である。
また、逆バイアスの電圧印加時のリーク電流は、１μＡ以下と従来のＧａＮ系半導体装置に比べて３桁程度低い値になる。

そして、絶縁保護膜の働きで、第２アノード電極の端部とカソード電極の端部における電界集中が緩和されているので、高電圧を印加しても空中放電などは起こらず耐圧特性が非常に優れている。

本発明装置の１例Ｃ_１を第１の実施例形態として図１に示す。
装置Ｃ_１は、サファイア基板のような絶縁性または半絶縁性の基板１１の上に、所定厚みのバッファ層１２、後述するIII−Ｖ族窒化物半導体層１３が順次積層された構造を有するダイオードである。
バッファ層１２の半導体材料としては、通常、ＧａＮ，ＡｌＮ、ＡｌＧａＮ、などが使用され、それらの多層構造や、ＡｌＮ／ＧａＮの超格子構造などとして使用されることもある。

そして、III−Ｖ族窒化物半導体層１３の両側には、後述するコンタクト層１４が当該半導体層１３と面一状態で形成され、その表面にカソード電極１５が配設されている。
ここで、半導体層１３は、あるバンドギャップエネルギーを有する第１のIII−Ｖ族窒化物半導体で形成した下層１３Ａと、この下層１３Ａを構成する半導体材料のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有する第２のIII−Ｖ族窒化物半導体で形成した上層１３Ｂを積層して成るヘテロ接合構造を有している。

したがって、下層１３Ａと上層１３Ｂの界面１３Ｃはヘテロ接合界面になっていて、この界面１３Ｃの直下に位置する下層１３Ａの表層部にはピエゾ効果により２次元電子ガス１６が層状に発生している。
下層１３Ａを構成する第１のIII−Ｖ族窒化物半導体（これをＡとする）と上層１３Ｂを構成する第２のIII−Ｖ族窒化物半導体（これをＢとする）の組合せ（これをＢ／Ａで表す）としては、例えば、 ＡｌＧａＮ／ＧａＮ、ＡｌＩｎＧａＮ／ＧａＮ、ＡｌＩｎＧａＮ／ＩｎＧａＮ、ＡｌＧａＮ／ＩｎＧａＮなどをあげることができる。また、上層１３Ｂと下層１３Ａの間に、上層１３Ｂよりもさらに大きなバンドギャップエネルギーを有する中間層を挿入する場合には、上層／中間層／下層としてはＡｌＧａＮ／ＡｌＮ／ＧａＮなどの構成をあげることができる。

所定の幅Ｄで形成されている上記した上層１３Ｂの表面には、その略中央位置に幅Ｄよりも狭幅な幅ｄを有する第１アノード電極１７Ａが、上層１３Ｂとショットキー接合して配設されている。通常、Ｄは６〜２００μｍ、ｄは、Ｄを超えない範囲で、２〜２００μｍに設定される。
この第１アノード電極１７Ａを被覆した状態で、第１アノード電極１７Ａよりも広幅な第２アノード電極１７Ｂが形成されている。したがって、第１アノード電極１７Ａと第２アノード電極１７Ｂは電気的に接続していて、全体として複合アノード電極１７を構成している。

そして、第２アノード電極１７Ｂのすそ野部分もまた、第１アノード電極１３Ａの場合と同様に、上層１３Ｂとショットキー接合している。その場合、第２アノード電極１７Ｂと上層１３Ｂで形成されるショットキーバリアの高さの方が、第１アノード電極１７Ａと上層１３Ｂで形成されるショットキーバリアの高さよりも高くなっている。第２アノード電極１７Ｂが上層１３Ｂと接合している部分の幅は２〜１０μｍである。

例えば、上層１３Ｂがｎ型ＧａＮで形成されている場合、第１アノード電極１７Ａの材料としては、例えば、Ｔｉ、Ｗ、Ａｇ、Ａｌ、Ｔａなどが使用され、また、第２アノード電極１７Ｂの材料としては、例えば、Ｐｔ、Ｎｉ、Ｐｄ、Ａｕ、Ｃｕなどをあげることができる。
また、第１アノード電極１７Ａの厚みは０．０２〜０．５μｍ、第２アノード電極１７Ｂの厚みは０．０２〜０．５μｍ程度に設定することが好ましい。

第２アノード電極１７Ｂの端部１７ｂとカソード電極１５の端部１５ａの間に表出している上層１３Ｂの表面は、端部１７ｂと端部１５ａの両方に接触した状態で絶縁保護膜１８によって被覆されている。
この絶縁保護膜１８の構成材料としては、高誘電率を有する材料を使用することを好適とする。例えば、ＳｉＮ_Ｘ、ＳｉＯ_２、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_３、ＳｉＯ_１−ＸＮ_Ｘなどをあげることができる。

この絶縁保護膜１８は、複合アノード電極１７とカソード電極１５間に高電圧を印加したときに、両極間における空中放電の発生を抑制して装置の損壊を防止するために配設される。また同時に両極の端部における電界集中の発生を緩和して装置全体の耐圧を高めるために配設される。絶縁保護膜の厚みは、通常、０.１〜２μｍ程度である。

配設の態様としては、図１で示したように、絶縁保護膜１８の端部が第２アノード電極１７Ｂの端部１７ｂとカソード電極１５の端部１５ａのいずれとも接触するように配設される。具体的には、絶縁保護膜１８は、端部１７ｂ、端部１５ａの端面の双方と接触して配設される。
また、図２で示したように、絶縁保護膜１８の両端部を、それぞれ、第２アノード電極１７Ｂの端部１７ｂとカソード電極１５の端部１５ａで重なり幅がアノード電極とカソード電極間の距離の半分以下となるように被覆し、互いの端部を積層した態様で配設してもよい。通常、アノード電極とカソードで極間の距離は１〜５０μｍ程度であり、それぞれの電極と絶縁保護膜との重なり幅は０.１μｍ以上、１０μｍ以下とすることが好ましい。

この場合には、第２アノード電極１７Ｂの端部１７ｂと絶縁保護膜１８の端部との間の接触面積、およびカソード電極１５の端部１５ａと絶縁保護膜１８の端部との間の接触面積は、単純な端面相互の接触状態の場合に比べて大きくなるので、両極の端部間における電界集中の発生が大幅に緩和されて、装置Ｃ_１の耐圧は高くなり、空中放電も起こりにくくなる。

この装置Ｃ_１において、複合アノード電極１７に順バイアスの電圧印加を行なったときに形成される電流経路は、複合アノード電極１７→上層１３Ｂ→下層１３Ａの表層部に発生している２次元電子ガス１６→カソード電極１５の経路である。
２次元電子ガス１６は高い電子移動度を備えた層であるため、下層１３Ａに形成される上記した電流経路の電気抵抗は非常に小さい。したがって、この装置Ｃ_１は電流経路にこのような特性を有する２次元電子ガスを含んでいるので、２次元電子ガスを含まない装置に比べて、オン抵抗は大幅に低くなっている。

そして、装置Ｃ_１の場合、電流経路に位置するIII−Ｖ族窒化物半導体層１３とカソード電極１５の間にコンタクト層１４が介在しているので、一層有効にオン抵抗を低下させることができる。
具体的には、この装置Ｃ_１の場合、半導体層１３の両側をエッチング除去して、そこに例えば、ｎ型不純物がドープされたＧａＮやＩｎＧａＮなどのような半導体材料から成るコンタクト層１４を形成し、このコンタクト層１４の表面にカソード電極１５が、直接、オーミック接合して配設された構造になっている。

その場合、コンタクト層１４は、その内側の側面１４ａが下層１３Ａの表層部に発生している２次元電子ガス１６の端部と接触するような厚み、すなわち、ヘテロ接合界面１３Ｃを含むような厚みで形成されることが好適である。
また、特開２００２−１８４９７２号公報が開示するように、半導体層１３の両側のエッチング除去時に、ヘテロ接合界面１３Ｃの下方に位置する下層１３Ａの水平方向へのエッチング量を上層１３Ｂに比べて多くすることにより、両側部にアンダカット部を形成し、そこと接触した状態でコンタクト層１４を形成することも好適である。下層１３Ａに発生している２次元電子ガス１６とコンタクト層１４との電気的接続は一層確実になるからである。

この装置Ｃ_１において、複合アノード電極１７に順バイアスの電圧印加を行なうと、ショットキーバリアの高さが相対的に低い第１アノード電極１７Ａが直ちに作動し、その後、印加電圧が上昇していく過程で第２アノード電極１７Ｂが作動する。
したがって、順方向の電流立ち上がりは早くなるのでオン抵抗が低く、かつオン電圧を０に近づけることができる。

一方、逆バイアスの電圧印加を行なうと、第２アノード電極１７Ｂのすそ野部分の直下に位置する上層１３Ｂでは空乏層が広がり、電流経路はピンチオフされ、電流が遮断される。
また、印加電圧が高電圧になっても、第２アノード電極１７Ｂの端部１７ｂとカソード電極１５の端部１５ａの間には上層１３Ｂの表面を被覆する絶縁保護膜１８が配設されているので、電極の端部における電界集中は緩和され、空中放電も起こりずらくなり、装置の高耐圧特性は向上する。

本発明装置の第２の実施態様を図３に示す。
この装置Ｃ_２は、図１の装置Ｃ_１において複合アノード電極１７が配設されている箇所の上層１３Ｂの厚みを、配設されていない他の箇所よりも薄くした構造であることを除いては、装置Ｃ_１と同様の構成をとる。
この装置Ｃ_２の場合、複合アノード電極１７の直下における上層１３Ｂの厚みを薄くしているので、逆バイアスの電圧印加を行なうと、わずかな電圧の印加であっても、第２アノード電極１７Ｂのすそ野部分の直下で広がる空乏層はヘテロ接合界面１３Ｃを大きく越境して下層１３Ａの下方まで広がっていくことができる。そのため、下層１３Ａの表層部に発生していた２次元電子ガス１６は空乏層によって消滅する。

したがって、この装置Ｃ_２の場合、複合アノード電極１７からカソード電極１５に至る電流経路の一部に２次元電子ガス１６が含まれていたとしても、逆バイアスの電圧印加時にその電流経路を確実に遮断することができる。
すなわち、この装置Ｃ_２は、逆バイアスの電圧印加時におけるリーク電流の発生を抑制することができる。

そして、第２アノード電極１７Ｂとカソード電極１５の間に絶縁保護膜１８が配設されているので高耐圧特性を備えている。
なお、装置Ｃ_２の場合のように複合アノード電極１７の配設箇所の上層１３Ｂの厚みを薄くするだけではなく、例えば、上層１３Ｂの厚みを全層に亘って薄くしても上記した効果を達成することができる。むしろ、上層の一部を薄くするという作業を省略できるという点で上層を全層に亘って薄くすることの方が好適である。

本発明装置の第３の実施態様Ｃ_３を図４に示す。
この装置Ｃ_３は、図１の装置Ｃ_１において、上層１３Ｂを構成するIII−Ｖ族窒化物半導体のバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有するIII−Ｖ族窒化物半導体から成る層１９が、第１アノード電極１７Ａと接触して上層１３Ｂ内に形成されていることを除いては、装置Ｃ_１と同様の構成をとる。

この装置Ｃ_３の場合、第２アノード電極１７Ｂと層１９が形成するショットキーバリアの高さは、第１アノード電極１７Ａと上層１３Ｂが形成するショットキーバリアの高さよりも低くなっている。
そして、この層１９の形成に際して用いるIII−Ｖ族窒化物半導体としてバンドギャップエネルギーがより小さい材料を用いることにより、第１アノード電極１７Ａと層１９が形成するショットキーバリアの高さをより一層低くすることができる。

その結果、複合アノード電極１７に順バイアスの電圧印加を行ったときに、迅速に第１アノード電極１７Ａは機能して、装置Ｃ_１に比べても、オン電圧を一層低くすることができる。また絶縁保護膜１８の作用で高耐圧特性を備えている。
図５は、装置Ｃ_２において、上層１３Ｂに上記した層１９を形成した構造の装置Ｃ_４を示す。

この装置Ｃ_４は、既に説明した装置Ｃ_２の特性、すなわち逆バイアスの電圧印加時におけるリーク電流の発生を抑制する特性を具備するとともに、上記した装置Ｃ_３の特性、すなわち順バイアスの電圧印加時にオン電圧が一層低下するという特性を備え、しかも絶縁保護膜１８の作用で高耐圧特性を備えている。
本発明装置の第４の実施態様Ｃ_５を図６に示す。

この装置Ｃ_５は、上層１３Ｂと下層１３Ａの間に、上層１３Ｂを構成するIII−Ｖ族窒化物半導体のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有するIII−Ｖ族窒化物半導体から成る中間層２０が介挿されていることを除いては、装置Ｃ_１と同様の構成をとる。
この装置Ｃ_５の場合、下層１３Ａと中間層２０のバンドギャップエネルギーの差は装置Ｃ_１の場合よりも大きくなっている。

そのため、装置Ｃ_１に比べて、この中間層２０と下層１３Ａの界面ではピエゾ効果はより効率的に発現し、下層１３Ａの表層部に発生する２次元電子ガス１６は高濃度になる。
したがって、複合アノード電極１７に順バイアスの電圧印加時におけるオン抵抗は一層低くなる。
図７は装置Ｃ_２において、III−Ｖ族窒化物半導体層１３に上記した中間層２０を介挿した構造の装置Ｃ_６を示す。

この装置Ｃ_６は、装置Ｃ_２の特性に加えて、順バイアスの電圧印加時におけるオン抵抗が一層低くなるという特性も備えている。
以上説明した装置において、III−Ｖ族窒化物半導体の層を構成する半導体材料としては、例えば、次式：
Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ_{１−ｌ−ｋ}Ａｓ_ｌＰ_ｋ（ただし、０≦ｘ≦１，０≦ｙ≦１，０≦ｌ≦１，０≦ｋ≦１である）で示される材料が好適である。

この材料は、窒化物系の化合物半導体が本質的に備えている特性を有し、高温動作、高耐圧、高速動作を目標とするＧａＮ系半導体装置の材料として好適である。
とくに、コンタクト層１５、装置Ｃ_３や装置Ｃ_４の層１９の材料としては、ｎ型不純物を高濃度にドーピングしたＩｎ_ｙＧａ_1-yＮ（上式でｘ＝０，ｌ＝０，ｋ＝０の場合）が好適である。

このｎ型不純物をドーピングしたＩｎ_ｙＧａ_1-ｙＮをコンタクト層１５の材料として用いる場合、このＩｎ_ｙＧａ_1-ｙＮはバンドギャップエネルギーが小さいので、ここにカソード電極１５をオーミック接合すると抵抗が低下する。そして更に、ｎ型不純物のドーピング濃度を高めると、上記した抵抗を更に低くすることができる。
また、上層１３Ｂを上記したｎ型不純物をドーピングしたＩｎ_ｙＧａ_1-ｙＮで構成すると、第１アノード電極１７Ａとの間で形成されるショットキーバリアの高さを一層低くすることができるので、順バイアスの電圧印加時におけるオン電圧をより一層低下させることができる。そして、ｎ型不純物が５×１０^１７cm^-３以上ドーピングされていると、第１アノード電極１７Ａが作動したときに、装置内に電流が流れやすくなって好適である。

また、上層１３Ｂと下層１３Ａから成るIII−Ｖ族窒化物半導体層１３において、下層１３ＡにはＭｇ、Ｚｎ、Ｃの１種または２種以上のｐ型不純物をドーピングすることが好ましい。
下層１３Ａの真性度が高くなり、複合アノード電極１７に逆バイアスの電圧印加を行ったときに、空乏層は下層１３Ａに広がりやすくなり、下層１３Ａの表層部に発生している２次元電子ガス１６が消滅してリーク電流の発生を抑制する効果が高まるからである。

また、装置Ｃ_２、Ｃ_４、Ｃ_６において、複合アノード電極１７の配設箇所における上層１３Ｂの厚みは、１０nm以下に設定することが好ましい。複合アノード電極１７に逆バイアスの電圧印加を行ったときに、第２アノード電極１７Ｂの直下で広がる空気層が下層１３Ａに到達しやすくなり、もってリーク電流の発生を効率よく抑制することができるからである。

また、装置Ｃ_３、Ｃ_４における中間層２０の厚みは５nm以下に設定することが好ましい。この中間層２０を構成する材料のバンドギャップエネルギーは非常に大きく、電子に対する障壁として作用するので、この厚みが厚すぎると抵抗が増加するからである。
なお、この中間層２０の構成材料としては、まずＡｌＮをあげることができる。この材料は、前記した組成式の材料において、バンドギャップエネルギーが最も大きい材料である。

中間層２０をこの材料で形成する場合は、ＡｌＮ層２０と上層１３Ｂとの界面における結晶性を高めるために、両層の間に、バンドギャップエネルギーの大きさが両材料の中間に位置する材料、例えばＡｌ_ｘＧａ_1-ｘＮから成る層を介在させてもよい。また、上層１３Ｂよりもバンドギャップエネルギーが大きいという条件を満たす限り、中間層２０の材料としてＡｌ_ｘＧａ_１−ｘＮを使用することもできる。

実施例１
ＭＯＣＶＤ（Metal Organic Chemical Deposition）装置を用い、基板１１としてサファイア基板を用いて、図１で示したＧａＮ系半導体装置Ｃ_１を次のようにして製造した。
サファイア基板１１をＭＯＣＶＤ装置に導入し、ターボポンプで装置内の真空度を１×１０^-６hPa以下になるまで真空引きしたのち、真空度を１００hPaにしてサファイア基板１１を温度１１００℃に昇温・加熱した。

温度が安定した時点で、基板１１を９００rpmで回転させ、装置内に、トリメチルガリウム（ＴＭＧ）を流量１００cm^３／minで、アンモニアを流量１２Ｌ／minで４分間導入し、基板１１の表面にＧａＮから成る厚み５０nm程度のバッファ層１２を成膜した。
ついで、ＴＭＧ１００cm^３／min、アンモニア１２Ｌ／min、ＣＣｌ_４１０cm^３／minを装置内に導入して１０００秒間の結晶成長を行い、バッファ層１２の上に、ＧａＮから成る厚み２０００nmの下層１３Ａを成膜した。

なお、ＣＣｌ_４は、結晶成長層（下層）の真性度を高めるためのドーパントであるＣの原料である。
ついで、トリメチルアルミニウム（ＴＭＡ）を流量５０cm^３／min、ＴＭＧを流量１００cm^３／min、アンモニアを流量１２Ｌ／minで装置内に導入して６０秒間の結晶成長を行い、下層１３Ａの上にｉ−Ａｌ_0.2Ｇａ_0.8Ｎから成る厚み３０nmの上層１３Ｂを成膜した。

ついで、上層１３Ｂの全面にＳｉＯ_２膜を成膜し、カソード電極１５を配設すべき箇所のＳｉＯ_２膜を除去し、Ｃｌ_２ガスをエッチャントの主体とするエッチング装置を用いて上層１３Ｂをエッチングし、深さ５０nm程度の溝を刻設した。この深さは上層と下層のヘテロ接合界面１３Ｃよりも２０nm程度下方であり、下層１３Ａの表層部に発生する２次元電子ガス１６の位置よりも充分下方になっている。

ついで、再びＭＯＣＶＤ装置を用いて、流量５０cm^３／minのトリメチルインジウム（ＴＭＩ）、流量１００cm^３／minのＴＭＧ、流量１２Ｌ／minのアンモニア、流量１０cm^３／minのＳｉＨ_４（ｎ型不純物用）を用い、成長温度１０５０℃で５分間の結晶成長を行い、形成された溝に、ｎ−Ｉｎ_0.2Ｇａ_0.8Ｎ（キャリア濃度１×１０^１９cm^３）を充填してコンタクト層１４を形成した。

そして、通常のＥＢ蒸着法とリフトオフ法により、上層１３Ｂの表面に、Ｔｉ／Ａｌから成る幅（ｄ）１０μｍの第１アノード電極１７Ａと、幅（Ｄ）２０μｍのＰｔ／Ａｕから成る第２アノード電極１７Ｂを成膜して複合アノード電極１７を配置した。
ついで、コンタクト層１４の上にＴａＳｉにＡｕが積層された構造を有するカソード電極１５を配置した。

最後に、プラズマＣＶＤ法により、アノード電極およびカソード電極を除いた部位に厚さ０．３μｍのＳｉＮを積層し、次いで、厚さ０．５〜１μｍのＳｉＯ２を積層して、ＳｉＮ／ＳｉＯ２の構造を有する絶縁保護膜１８を配設した。
この装置Ｃ_１につき、リーク電流および耐圧を測定した。リーク電流は１００μＡ、オン抵抗は５０ｍΩ程度、耐圧は３００Ｖ程度が得られた
実施例２
実施例１の製造工程において、コンタクト層１４を形成したのち再び全面にＳｉＯ_２膜を成膜し、そのＳｉＯ_２膜のうち複合アノード電極を配設すべき箇所を除去して開口し、塩素系、塩化物系またはメタン系のエッチングガスを用いたドライエッチング装置でエッチング処理を行なって、上層１３Ｂに、幅１０μｍ、深さ２０ｎｍの溝を形成した。

ついで、実施例１の場合と同様にして、溝の中に複合アノード電極、カソード電極、および絶縁保護膜を配置して、図３で示した構造の装置Ｃ_２を製造した。
この装置Ｃ_２のリーク電流および耐圧を測定した。リーク電流は１μＡ以下、オン抵抗は５０ｍΩ程度、耐圧は５００Ｖ程度が得られた。

実施例３
実施例１の製造工程において、コンタクト層１４を形成したのち再び全面にＳｉＯ_２膜を成膜し、そのＳｉＯ_２膜のうち、図４で示した層１９を形成すべき箇所を除去して開口し、塩素系、塩化物系またはメタン系のエッチングガスを用いたドライエッチング装置でエッチング処理を行なって、上層１３Ｂに幅１０μｍ、深さ２０ｎｍの溝を形成した。

ついで、再びＭＯＣＶＤ装置を用いて、流量２５cm^３／minのＴＭＡ、流量５０cm^３／minのＴＭＧ、流量１２Ｌ／minのアンモニアを用いた結晶成長を行ない、溝をＡｌ_ｏ．１Ｇａ_０．９Ｎで充填した。
その後、実施例１の場合と同様にして、複合アノード電極、カソード電極、および絶縁保護膜を形成して、図４で示した構造の装置Ｃ_３を製造した。

この装置Ｃ_３のリーク電流は１μＡ以下、オン抵抗は４０ｍΩ程度、耐圧は５００Ｖ程度であった。
実施例４
実施例１の製造工程において、下層１３Ａを成膜したのち、ガス源を流量５０cm^３／minのＴＭＡと流量１２Ｌ／minのアンモニアに切り換えて結晶成長を行ない、ＡｌＮから成る厚み２nmの中間層２０を成膜した。

その後は、実施例１の場合と同様にして、図６で示した装置Ｃ_５を製造した。
この装置Ｃ_５のリーク電流は１μＡ以下、オン抵抗は３０ｍΩ程度、耐圧は５００Ｖ程度であった。

本発明のＧａＮ系半導体装置は、オン抵抗は低く、リーク電流も小さく、そして耐圧特性が非常に優れているので、ＤＣ−ＤＣコンバータやインバータなどの電源用電子デバイスとして使用することができる。

本発明のＧａＮ系半導体装置Ｃ_１を示す断面図である。 第２アノード電極と絶縁保護層とカソード電極との相互の配置状態を示す部分断面図である。 本発明のＧａＮ系半導体装置Ｃ_２を示す断面図である。 本発明のＧａＮ系半導体装置Ｃ_３を示す断面図である。 本発明のＧａＮ系半導体装置Ｃ_４を示す断面図である。 本発明のＧａＮ系半導体装置Ｃ_５を示す断面図である。 本発明のＧａＮ系半導体装置Ｃ_７を示す断面図である。

符号の説明

１１ 基板
１２ バッファ層
１３ III−Ｖ族窒化物半導体層
１３Ａ 下層
１３Ｂ 上層
１３Ｃ ヘテロ接合界面
１４ コンタクト層
１４ａ コンタクト層１４の側面
１５ カソード電極
１５ａ カソード電極１５の端部
１６ ２次元電子ガス
１７ 複合アノード電極
１７Ａ 第１アノード電極
１７Ｂ 第２アノード電極
１７ｂ 第２アノード電極１７Ｂの端部
１８ 絶縁保護膜
１９ III−Ｖ族窒化物半導体から成る層
２０ III−Ｖ族窒化物半導体から成る中間層

Claims (5)

1. 層内に２次元電子ガスが発生し、表面が面一状態のIII−Ｖ族窒化物半導体層と、
   前記III−Ｖ族窒化物半導体層の表面にショットキー接合して配設された第１アノード電極と、
   前記III−Ｖ族窒化物半導体層の表面にショットキー接合し、かつ前記第１アノード電極と電気的に接続して配設され、前記第１アノード電極が形成するショットキーバリアよりも高いショットキーバリアを形成する第２アノード電極と、
   前記第２アノード電極から平面的に離隔して、前記III−Ｖ族窒化物半導体層の表面に配設されたカソード電極と、
   前記第２アノード電極と前記カソード電極との間に位置し、前記III−Ｖ族窒化物半導体層の表面に配設された絶縁保護膜と、を備え、
   前記第２アノード電極の端部もしくは前記カソード電極の端部のいずれか一方または両方が、前記絶縁保護膜の端部上に積層され、且つ当該積層された部分の幅が、夫々０．１μｍ以上、１０μｍ以下であることを特徴とするＧａＮ系半導体装置。
2. 前記III−Ｖ族窒化物半導体層には、バンドギャップエネルギーが異なるIII−Ｖ族窒化物半導体から成るヘテロ接合構造が少なくとも１つ含まれている請求項１のＧａＮ系半導体装置。
3. 前記へテロ接合構造は、第１のIII−Ｖ族窒化物半導体から成る下層と、前記第１のIII−Ｖ族窒化物半導体よりもバンドギャップエネルギーが大きい第２のIII−Ｖ族窒化物半導体から成る上層とで形成されている請求項２のＧａＮ系半導体装置。
4. 前記第１アノード電極は前記第２アノード電極より狭幅であり、かつ第１アノード電極が前記第２アノード電極で被覆され、前記第１アノード電極と前記第２アノード電極で複合アノード電極が形成されている請求項１〜３のいずれかのＧａＮ系半導体装置。
5. 前記第２アノード電極の端部もしくは前記カソード電極の端部のいずれか一方または両方は、前記絶縁保護膜の端部の上に積層されている請求項１のＧａＮ系半導体装置。

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