WO2013172180A1 - ダイオード、ダイオードの製造方法、及び、ダイオードの設計方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 150000001875 compounds Chemical class 0.000 claims abstract description 21
- 230000007704 transition Effects 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims description 55
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 14
- 229910002704 AlGaN Inorganic materials 0.000 claims description 13
- 238000010030 laminating Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000008859 change Effects 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
順方向電圧Vfを低くしても、オフ時のリーク電流を抑制することが可能なダイオードを提供する。 基板と、バッファ層12を介してSi(111)基板11上に積層された第1のGaN系化合物を含むGaN層13と、GaN層13上に積層され、第1のGaN系化合物とヘテロ接合された第2のGaN系化合物を含むAlGaN層14と、AlGaN層14の表面に形成されたソース電極172及びドレイン電極173と、ソース電極172及びドレイン電極173の間のAlGaN層14の表面から、GaN層13の内部に亘って形成され、ソース電極172と短絡したゲート電極171とを備え、ダイオード1のオフ状態からオン状態に遷移する間の、ゲート電極171の電圧に応じたソース電極172及びドレイン電極173間の電流が変動する特性に基づいて、界面171aと表面12aとの間の距離が調整されている。
Description
本発明は、所定の順方向電圧を印加すると、順方向に電流を流すことが可能なダイオード、ダイオードの製造方法、及び、ダイオードの設計方法に関する。
一般的に、ショットキー電極を使ったショットキーダイオードは、IV特性が熱電子放出理論に従うため、順方向電圧Vfを低くするとオフ状態でリーク電流が増大するという問題がある。
このような問題に対してIV特性を改善する方法として、特許文献1には、トランジスタのソースとゲートを短絡したショットキーダイオードが記載されている。
上記特許文献1に記載されたショットキーダイオードは、ゲート電圧を印加しないときにドレイン電流が流れないノーマリーオフ型のトランジスタのソースとゲートを短絡して、ダイオードとして機能させている。このため、上記特許文献1に記載されたショットキーダイオードは、オフ側がトランジスタの特性に従うので、リーク電流を抑えることができるという利点があるが、オン側の順方向電圧Vfを制御する手段がなかった。
したがって、このような上記特許文献1に記載されたショットキーダイオードは、順方向電圧Vfの電圧値を正の値にすることができなかったり、順方向電圧Vfが正側に大きくなりすぎたりして、実用的な順方向電圧を実現することができなかった。
本発明は、このような実情に鑑みて提案されたものであり、順方向電圧Vfを低くしても、オフ時のリーク電流を抑制することが可能なダイオード、ダイオードの製造方法、及び、ダイオードの設計方法を提供することを目的とする。
本発明に係るダイオードは、基板と、バッファ層を介して基板上に積層された第1のGaN系化合物を含む第1の半導体層と、第1の半導体層上に積層され、第1のGaN系化合物とヘテロ接合された第2のGaN系化合物を含む第2の半導体層と、第2の半導体層の表面に形成された2つのオーミック電極と、2つのオーミック電極の間の第2の半導体層の表面から、ゲート絶縁膜を介して第1の半導体層の内部に亘って形成され、2つのオーミック電極の一方のオーミック電極と短絡したゲート電極とを備え、ゲート絶縁膜と第1の半導体層との界面と、この界面から基板側に向かって最初の2次元電子ガスが発生している界面との間の距離は、下記の(1)式を満たすS値となるように調整されていることを特徴とする。
S≦X/Y ・・・(1)式
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、yは、当該ダイオードがオフ状態で前記2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、Sは、ゲート電極とオーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、オーミック電極間に流れる電流を10倍変化させるゲート電極の電圧の変動値[mV/decade]である。
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、yは、当該ダイオードがオフ状態で前記2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、Sは、ゲート電極とオーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、オーミック電極間に流れる電流を10倍変化させるゲート電極の電圧の変動値[mV/decade]である。
また、本発明に係るダイオードの製造方法は、基板上に、バッファ層を介して第1のGaN系化合物を含む第1の半導体層を積層するステップと、第1の半導体層上に、第1のGaN系化合物とヘテロ接合される第2のGaN系化合物を含む第2の半導体層を積層するステップと、第2の半導体層の表面から第1の半導体層の内部に亘ってエッチングしてトレンチを形成するステップと、トレンチに、ゲート絶縁膜を介してゲート電極を形成するステップと、第2の半導体層の表面に、2つのオーミック電極を、オーミック電極の間にゲート電極が位置するように形成するステップとを有し、2つのオーミック電極を形成するステップでは、一方のオーミック電極が前記ゲート電極と短絡するようにして形成し、前記ゲート絶縁膜と第1の半導体層との界面と、この界面から基板側に向かって最初の2次元電子ガスが発生している界面との間の距離を、下記の(2)式を満たすS値となるように調整することを特徴とする。
S≦X/Y ・・・(2)式
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、yは、当該ダイオードがオフ状態で2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、Sは、ゲート電極とオーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、オーミック電極間に流れる電流を10倍変化させるゲート電極の電圧の変動値[mV/decade]である。
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、yは、当該ダイオードがオフ状態で2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、Sは、ゲート電極とオーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、オーミック電極間に流れる電流を10倍変化させるゲート電極の電圧の変動値[mV/decade]である。
また、本発明に係るダイオードの設計方法は、基板と、バッファ層を介して基板上に積層された第1のGaN系化合物を含む第1の半導体層と、第1の半導体層上に積層され、第1のGaN系化合物とヘテロ接合された第2のGaN系化合物を含む第2の半導体層と、第2の半導体層の表面に形成された2つのオーミック電極と、2つのオーミック電極の間の第2の半導体層の表面から、ゲート絶縁膜を介して第1の半導体層の内部に亘って形成され、2つのオーミック電極の一方のオーミック電極と短絡したゲート電極とを備えるダイオードの設計方法であって、ゲート絶縁膜と第1の半導体層との界面と、この界面から基板側に向かって最初の2次元電子ガスが発生している界面との間の距離を、下記の(3)式を満たすS値となるように設計することを特徴とする。
S≦X/Y ・・・(3)式
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、yは、当該ダイオードがオフ状態で前記2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、Sは、ゲート電極とオーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、オーミック電極間に流れる電流を10倍変化させるゲート電極の電圧の変動値[mV/decade]である。
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、yは、当該ダイオードがオフ状態で前記2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、Sは、ゲート電極とオーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、オーミック電極間に流れる電流を10倍変化させるゲート電極の電圧の変動値[mV/decade]である。
本発明は、ダイオードのオフ状態からオン状態に遷移する間の、ゲート電極の電圧に応じたオーミック電極間の電流が変動する特性に基づいて、ゲート絶縁膜と第1の半導体層との界面と、この界面から基板側に向かって最初の2次元電子ガスが発生している界面との間の距離を調整する。
このため、本発明は、ショットキー接合を用いることなく、順方向電圧Vfを低くしても、オフ時のリーク電流を抑制可能なダイオードを提供することができる。
本発明は、所定の順方向電圧を印加すると順方向に電流を流すことが可能なダイオード、ダイオードの製造方法、及び、ダイオードの設計方法に関する。
本発明が適用された本実施形態に係るダイオード1は、例えば図1に示すように、Si(111)基板11上にバッファ層12を介して積層されたGaN層13と、GaN層13上に積層され、GaN層13とヘテロ接合されたAlGaN層14とを備える。さらにダイオード1は、AlGaN層14の表面に形成された2つのオーミック電極であるソース電極172及びドレイン電極173と、ソース電極172とドレイン電極173との間のAlGaN層14表面からGaN層13内部に亘って形成され、ソース電極172と短絡したゲート電極171とを備える。
このような構成からなるダイオード1は、ソース電極172とドレイン電極173との間に順方向電圧Vfを印加すると順方向に電流が流れるダイオードとして機能する。また、ダイオード1は、後述するように、当該ダイオード1のオフ状態からオン状態に遷移する間の、ゲート電極171の電圧に応じたソース電極172とドレイン電極173と間の電流が変動する特性に基づいて、ゲート絶縁膜16とGaN層13との界面171aと、この界面171aから基板11側に向かって最初の2次元電子ガスが発生している界面との間の距離が調整されている。
次に、本実施の形態に係るダイオード1を製造する具体的な製造方法について、図2を参照して説明する。
まず、図2(A)に示すように、本発明に係る基板の具体例として、Si(111)基板11を準備し、このSi(111)基板11をMOCVD装置内に導入して、次のような結晶成長を行うことにより、バッファ層12を形成する。すなわち、Si(111)基板11の表面11aに厚さ100nmのAlNを成長させ、その後、厚さ200nmGaNと厚さ20nmのAlNを交互に8回繰り返し成長させることにより、バッファ層12を形成する。
次に、図2(B)に示すようにして、本発明に係る第1のGaN系化合物の具体例として、炭素濃度が1×1019cm-3以上の高抵抗GaN層13aを、バッファ層12の表面12aから厚さ500nmまで成長させる。その後、第1のGaN系化合物の具体例として、炭素濃度が1×1017cm-3以下の低抵抗GaN層13bを厚さ100nm成長させる。このようにして、バッファ層12の表面12aに、高抵抗GaN層13aと低抵抗GaN層13bとからなる積層構造を有するGaN層13を形成する。ここで、GaN層13は、具体的には後述するような所定の条件を満たすS値となるように層厚が調整されている。
次に、図2(C)に示すようにして、GaN層13の表面に、第1のGaN系化合物とヘテロ結合される本発明に係る第2のGaN系化合物の具体例として、Al組成が25%のAlGaNを25nm成長させて、AlGaN層14を形成する。
次に、図2(D)に示すようにして、後述するゲート電極Gになる部分を、フォトリソグラフィーとドライエッチングにより、Si(111)基板11の厚み方向に、AlGaN層14の全てとGaN層13を25nm程度削ることで、トレンチ15を形成する。
その後、トレンチ15とAlGaN層14の表面全体とを覆うようにして、PECVD装置を用いてゲート酸化膜16を成膜する。
次に、図2(E)に示すようにして、濃度が1×1020cm-3以上となるようにBをドーピングしたポリシリコンを成膜し、フォトリソグラフィーとドライエッチングによりゲート電極部分以外を除去する。このようにしてトレンチ15に、ゲート酸化膜16を介してゲート電極171を形成する。
また、AlGaN層14の表面に積層されているゲート絶縁膜16に、Tiの厚みが25nmでありAlの厚みが500nmであるソース電極172及びドレイン電極173を形成する。さらに、ソース電極172とゲート電極171とが短絡するように、AlGaN層14の表面に導電層18を積層する。
以上の工程により製造されるダイオード1は、上述したように、ダイオード1のオフ状態からオン状態に遷移する間の、ゲート電極Gの電圧に応じたソース電極Sとドレイン電極Dと間の電流が変動する特性に基づいて、ゲート絶縁膜16とGaN層13との界面171aと、この界面171aから基板11側に向かって最初の2次元電子ガスが発生している界面との間の距離Dが調整されている。
ダイオード1のオフ状態からオン状態に遷移する間の、ゲート電極171の電圧に応じたソース電極172とドレイン電極173との間の電流が変動する特性は、下記のようなS値を用いて表すことができる。
すなわち、S値は、ゲート電極171とソース電極172とが短絡していないトランジスタ状態の素子において、オフ状態からオン状態に遷移するときに、ソース電極172とドレイン電極173との間に流れる電流を10倍変化させるゲート電極171の電圧の変動値[mV/decade]である。このS値は、下記の(1)式により表すことができる。
S=(∂VGS)/(∂logID) ・・・(1)
ドレイン電流IDは、ゲート電極171とソース電極172とが短絡していないトランジスタ状態の素子が、オフ状態、すなわち閾値よりゲート電圧が低い状態のドレイン電極173に流れる電流であって、下記の(2)式により表すことができる。
ID=I0exp(q(VGS-VT)/(nkT)) ・・・(2)
ここでVGSはゲート電圧であり、I0は閾値電圧(VGS=VT)における電流値を示し、1/nは閾値電圧(VGS=VT)の条件下で、ソースチャネル障壁に影響を及ぼす電圧の割合を示す。
ドレイン電流IDは、ゲート電極171とソース電極172とが短絡していないトランジスタ状態の素子が、オフ状態、すなわち閾値よりゲート電圧が低い状態のドレイン電極173に流れる電流であって、下記の(2)式により表すことができる。
ID=I0exp(q(VGS-VT)/(nkT)) ・・・(2)
ここでVGSはゲート電圧であり、I0は閾値電圧(VGS=VT)における電流値を示し、1/nは閾値電圧(VGS=VT)の条件下で、ソースチャネル障壁に影響を及ぼす電圧の割合を示す。
また、(2)式中のnは、例えば図3に示すように、ゲート電極201直下の絶縁膜211の容量C’oxとし、絶縁膜211直下でソース電極202とドレイン電極203との間の空乏層212の容量C’Bとした場合、下記の(3)式により表すことができる。
n≒(C’ox+C’B)/C’ox=1+C’B/C’ox ・・・(3)
このようにして、S値は、ゲート電極201直下の絶縁膜211の容量C’oxと、絶縁膜211直下の空乏層212の容量C’Bとに応じて変化する。一般的なSiを用いた半導体では半導体層のキャリア濃度によって空乏層幅が決まるが、GaNを用いた半導体では、半導体層の抵抗が高くキャリアが少ないので、空乏層長が長くなる。このため、GaNを用いた半導体では、バッファ層の表面に近いGaN/AlN界面に湧いている2次元電子ガス層までの間が空乏する。
このようにして、S値は、ゲート電極201直下の絶縁膜211の容量C’oxと、絶縁膜211直下の空乏層212の容量C’Bとに応じて変化する。一般的なSiを用いた半導体では半導体層のキャリア濃度によって空乏層幅が決まるが、GaNを用いた半導体では、半導体層の抵抗が高くキャリアが少ないので、空乏層長が長くなる。このため、GaNを用いた半導体では、バッファ層の表面に近いGaN/AlN界面に湧いている2次元電子ガス層までの間が空乏する。
上述したように、GaNを用いた半導体の場合、最表層のGaN層のキャリアが非常に少ないので、最表層のGaN層全体が空乏化するため、空乏層幅=最表層のGaN層の厚さとなる。このように、最表層のGaN層は、空乏層幅と等価であると見なせるので、最表層のGaN層とS値との関係は図4のようになる。
図4から明らかなように、空乏層幅、すなわち、最表層のGaN層の幅が大きくなるほど、S値が小さくなる。
このような特性を利用して、本実施の形態に係るダイオード1は、図2(E)に示すように、ゲート絶縁膜16とGaN層13との界面171aと、この界面171aから基板11側に向かって最初の2次元電子ガスが発生している界面との間の距離Dが、上述した最表層のGaN層に当たる。そこで、本実施の形態に係るダイオード1は、距離Dを、下記の(4)式を満たすようなS値となるように調整されている。
ここで、界面171aから基板11側に向かって距離Dまでの部分は、他の部分に対して高濃度の電子が存在し、基板11側で空乏層が終端する部分である。このような高濃度の電子が存在する部分の厚みを調整することによって、S値を調整することができる。
また、図2(E)に示すように、バッファ層12の表面12aがAlGaN層の場合には、界面171aから基板11側に向かって最初の2次元電子ガスが発生している界面は、表面12aとなる。これに対して、バッファ層12の表面12aがGaN層の場合には、界面171aから基板11側に向かって最初の2次元電子ガスが発生している界面は、バッファ層12における表面12aのGaN層と一層下のAlGaN層の界面となる。
S≦X/Y ・・・(4)式
ここで、Xは、ダイオード1の順方向電圧Vf[mV]の設計値である。また、yは、ダイオード1がオフ状態で2つのオーミック電極間に流れるリーク電流の定常値に対する、ダイオード1がオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値である。Sは、ゲート電極171とソース電極172とが短絡していないトランジスタ状態の素子において、オフ状態からオン状態に遷移するときに、ソース電極172とドレイン電極173との間に流れる電流を10倍変化させるゲート電極171の電圧の変動値[mV/decade]である。
ここで、Xは、ダイオード1の順方向電圧Vf[mV]の設計値である。また、yは、ダイオード1がオフ状態で2つのオーミック電極間に流れるリーク電流の定常値に対する、ダイオード1がオン状態で2つのオーミック電極間に流れる電流値の比を、常用対数で表した値である。Sは、ゲート電極171とソース電極172とが短絡していないトランジスタ状態の素子において、オフ状態からオン状態に遷移するときに、ソース電極172とドレイン電極173との間に流れる電流を10倍変化させるゲート電極171の電圧の変動値[mV/decade]である。
例えば、順方向電圧Vf[mV]の設計値であるXを1000、yを8に設定した場合、上述した(4)の式に示す条件は、S≦125となる。このような(4)式の条件を満たすS値が122となるようにGaN層13の厚みを設計した実施例に係るダイオードのゲート電圧に対するドレイン電流の特性を図5に示す。これに対して、上述した(4)の式に示す条件を満たさないS値が302となるようにGaN層13の厚みを設計した比較例に係るダイオードのゲート電圧に対するドレイン電流の特性を図6に示す。
ここで、図5及び図6の凡例で示す「FET測定」とは、ゲート電極とソース電極とが短絡していないトランジスタ状態の素子におけるVI特性である。また、「SG短絡」とは、ゲート電極とソース電極とが短絡したダイオード状態の素子におけるVI特性である。
図5及び図6から明らかなように、比較例に係るダイオードは、実施例に係るダイオードと比較して、順方向電圧の値よりオフ側にゲート電極の電圧を振った際の電流の変化量が小さく、緩やかに減少するため、0Vにおいても電流が流れるためリークが大きい傾向となっている。
したがって、本実施の形態に係るダイオード1は、上述した(4)式に示す条件に従ってS値を設計し、設計したS値となるように、上述した距離Dを調整することで、ショットキー接合を用いることなく、順方向電圧Vfを低くしても、オフ時のリーク電流を抑制することができる。
また、下記の(5)式に従って算出されるS値の平均値Savgを設計指標として用いると、ダイオードのオンオフ動作時のVI特性を参照して、容易に上述した距離Dを調整することができる。
Savg=dVgs/d(Log(I(Vth)-I(Vths)))・・・(5)式
ここで、dは、微分演算子である。また、Vgsは、ゲート電極171の電圧値である。また、Vthは、線形軸において2つのオーミック電極間に流れる電流が立ち上がるときの、ゲート電極の電圧値である。例えば、図7に示す具体例では、Vth=1.3Vである。Vthsは、常用対数軸において2つのオーミック電極間に流れる電流が立ち上がるときの、ゲート電極の電圧値である。例えば、図7に示す具体例では、Vths=-0.5Vである。I(Vth)は、Vthにおける2つのオーミック電極間に流れる電流値である。I(Vths)は、Vthsにおける2つのオーミック電極間に流れる電流値である。
ここで、dは、微分演算子である。また、Vgsは、ゲート電極171の電圧値である。また、Vthは、線形軸において2つのオーミック電極間に流れる電流が立ち上がるときの、ゲート電極の電圧値である。例えば、図7に示す具体例では、Vth=1.3Vである。Vthsは、常用対数軸において2つのオーミック電極間に流れる電流が立ち上がるときの、ゲート電極の電圧値である。例えば、図7に示す具体例では、Vths=-0.5Vである。I(Vth)は、Vthにおける2つのオーミック電極間に流れる電流値である。I(Vths)は、Vthsにおける2つのオーミック電極間に流れる電流値である。
I(Vth)とI(Vths)とを比べると、約108倍変化しているので、順方向電圧Vfの設計値X=1000[mV]とすると、Savg≒(1000[mV])/8≒122のように算出することができる。
このようにして、本実施の形態に係るダイオード1は、yの設計値が8のとき、すなわちオンオフ時のドレイン電流の比が108倍の時、上述した(4)式に示す条件を容易に満たす距離Dに調整することができる。
なお、本発明に係るダイオードは、MOS型に限定されず、MIS型、SOI型デバイスを用いてもよい。
11 Si(111)基板
13 GaN層
14 AlGaN層
171 ゲート電極
172 ソース電極
173 ドレイン電極
13 GaN層
14 AlGaN層
171 ゲート電極
172 ソース電極
173 ドレイン電極
Claims (5)
- 基板と、
バッファ層を介して前記基板上に積層された第1のGaN系化合物を含む第1の半導体層と、
前記第1の半導体層上に積層され、前記第1のGaN系化合物とヘテロ接合された第2のGaN系化合物を含む第2の半導体層と、
前記第2の半導体層の表面に形成された2つのオーミック電極と、
前記2つのオーミック電極の間の前記第2の半導体層の表面から、ゲート絶縁膜を介して前記第1の半導体層の内部に亘って形成され、該2つのオーミック電極の一方のオーミック電極と短絡したゲート電極とを備え、
前記ゲート絶縁膜と前記第1の半導体層との界面と、この界面から前記基板側に向かって最初の2次元電子ガスが発生している界面との間の距離は、下記の(1)式を満たすS値となるように調整されていることを特徴とするダイオード。
S≦X/Y ・・・(1)式
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、
yは、当該ダイオードがオフ状態で前記2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で該2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、
Sは、前記ゲート電極と前記オーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、前記オーミック電極間に流れる電流を10倍変化させる前記ゲート電極の電圧の変動値[mV/decade]である。 - 前記ゲート絶縁膜と前記第1の半導体層との界面と、この界面から前記基板側に向かって最初の2次元電子ガスが発生している界面との間の距離は、下記の(2)式により算出されるS値の平均値Savgが、上記(1)式を満たすように調整されていることを特徴とする請求項1記載のダイオード。
Savg=dVgs/d(Log(I(Vth)-I(Vths)))・・・(2)式
dは、微分演算子とし、
Vgsは、前記ゲート電極の電圧値とし、
Vthは、線形軸において前記2つのオーミック電極間に流れる電流が立ち上がるときの、前記ゲート電極の電圧値とし、
Vthsは、常用対数軸において前記2つのオーミック電極間に流れる電流が立ち上がるときの、前記ゲート電極の電圧値とし、
I(Vth)は、Vthにおける前記2つのオーミック電極間に流れる電流値とし、
I(Vths)は、Vthsにおける前記2つのオーミック電極間に流れる電流値とする。 - 前記第1の半導体層はGaN半導体層からなり、
前記第2の半導体層はAlGaN半導体層からなることを特徴とする請求項1又は2記載のダイオード。 - 基板上に、バッファ層を介して第1のGaN系化合物を含む第1の半導体層を積層するステップと、
前記第1の半導体層上に、前記第1のGaN系化合物とヘテロ接合される第2のGaN系化合物を含む第2の半導体層を積層するステップと、
前記第2の半導体層の表面から前記第1の半導体層の内部に亘ってエッチングしてトレンチを形成するステップと、
前記トレンチに、ゲート絶縁膜を介して前記ゲート電極を形成するステップと、
前記第2の半導体層の表面に、2つのオーミック電極を、該オーミック電極の間に前記ゲート電極が位置するように形成するステップとを有し、
前記2つのオーミック電極を形成するステップでは、一方のオーミック電極が前記ゲート電極と短絡するようにして形成し、
前記ゲート絶縁膜と前記第1の半導体層との界面と、この界面から前記基板側に向かって最初の2次元電子ガスが発生している界面との間の距離を、下記の(1)式を満たすS値となるように調整することを特徴とするダイオードの製造方法。
S≦X/Y ・・・(1)式
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、
yは、当該ダイオードがオフ状態で前記2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で該2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、
Sは、前記ゲート電極と前記オーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、前記オーミック電極間に流れる電流を10倍変化させる前記ゲート電極の電圧の変動値[mV/decade]である。 - 基板と、
バッファ層を介して前記基板上に積層された第1のGaN系化合物を含む第1の半導体層と、
前記第1の半導体層上に積層され、前記第1のGaN系化合物とヘテロ接合された第2のGaN系化合物を含む第2の半導体層と、
前記第2の半導体層の表面に形成された2つのオーミック電極と、
前記2つのオーミック電極の間の前記第2の半導体層の表面から、ゲート絶縁膜を介して前記第1の半導体層の内部に亘って形成され、該2つのオーミック電極の一方のオーミック電極と短絡したゲート電極とを備えるダイオードの設計方法において、
前記ゲート絶縁膜と前記第1の半導体層との界面と、この界面から前記基板側に向かって最初の2次元電子ガスが発生している界面との間の距離を、下記の(1)式を満たすS値となるように設計することを特徴とするダイオードの設計方法。
S≦X/Y ・・・(1)式
ここで、Xは、当該ダイオードの順方向電圧Vf[mV]の設計値であり、
yは、当該ダイオードがオフ状態で前記2つのオーミック電極間に流れるリーク電流の定常値に対する、当該ダイオードがオン状態で該2つのオーミック電極間に流れる電流値の比を、常用対数で表した値であり、
Sは、前記ゲート電極と前記オーミック電極とが短絡していないトランジスタが、オフ状態からオン状態に遷移するときに、前記オーミック電極間に流れる電流を10倍変化させる前記ゲート電極の電圧の変動値[mV/decade]である。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012114315A JP2013243196A (ja) | 2012-05-18 | 2012-05-18 | ダイオードの設計方法、ダイオード、及び、ダイオードの製造方法 |
JP2012-114315 | 2012-05-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2013172180A1 true WO2013172180A1 (ja) | 2013-11-21 |
Family
ID=49583589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2013/062331 WO2013172180A1 (ja) | 2012-05-18 | 2013-04-26 | ダイオード、ダイオードの製造方法、及び、ダイオードの設計方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2013243196A (ja) |
WO (1) | WO2013172180A1 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071206A (ja) * | 2009-09-24 | 2011-04-07 | Toyoda Gosei Co Ltd | Iii族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置 |
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JP2011228428A (ja) * | 2010-04-19 | 2011-11-10 | Toyoda Gosei Co Ltd | Iii族窒化物半導体からなる半導体装置およびその製造方法、電力変換装置 |
-
2012
- 2012-05-18 JP JP2012114315A patent/JP2013243196A/ja active Pending
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2013
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Patent Citations (3)
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Non-Patent Citations (1)
Title |
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SEIKO YOSHIDA ET AL.: "CS-9-5 Development of GaN power switching devices with a high breakdown voltage on Si substrate (CS-9. Wide Gap Handotai Denshi Device no Genjo to Kongo no Tenkai, Symposium Session)", PROCEEDINGS OF THE 2008 IEICE GENERAL CONFERENCE ELECTRONICS (2) THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, 5 March 2008 (2008-03-05), pages S-32 - S-33 * |
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---|---|
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