JP6790682B2 - 化合物半導体装置、電源装置、及び増幅器 - Google Patents

化合物半導体装置、電源装置、及び増幅器 Download PDF

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Description

本発明は、化合物半導体装置、電源装置、及び増幅器に関する。
化合物半導体装置には様々なタイプのものがある。なかでも、HEMT(High Electron Mobility Transistor)は、高出力化及び高周波化が容易であり、この特徴を活かして携帯電話の基地局等に使用されている。
そのHEMTにおいては、電子走行層に誘起された二次元電子ガスがキャリアとなる。電子走行層の材料としては様々な材料があるが、GaN等の窒化物半導体を電子走行層の材料として使用すると、窒化物半導体が有する大きいバンドギャップによってHEMTの耐圧を高めることができる。
電子走行層であるGaN層に二次元電子ガスを誘起するには、そのGaN層との間で格子定数差と分極を生じるAlGaN層をGaN層の上に形成すればよい。この場合、各層の格子定数差に起因してAlGaN層に歪みが生じる。そして、この歪みが原因でAlGaN層に発生したピエゾ分極やAlGaN自身に起因した自発分極により、電子走行層であるGaN層に二次元電子ガスを誘起することができる。
特開２０１３−２０６９７６号公報 特開２０１３−７４２１１号公報
しかしながら、そのHEMTにはショートチャネル効果が発生することがある。ショートチャネル効果は、ゲート長が短くなると閾値電圧が低下すると共にドレインリークが流れる現象であって、HEMTの高出力化を阻む一因となる。
開示の技術は、上記に鑑みてなされたものであって、ショートチャネル効果を抑制することを目的とする。
以下の開示の一観点によれば、基板と、前記基板の上に形成され、捕獲準位を形成する不純物がドープされた窒化物半導体の電子走行層と、前記電子走行層の上に形成された障壁層と、前記電子走行層の上方において互いに間隔をおいて形成されたソース電極、ドレイン電極、及びゲート電極とを有し、前記電子走行層は、下から順に、第１の導電型領域と、前記第１の導電型領域よりも電子濃度が高い第２の導電型領域と、前記不純物の濃度よりも電子濃度が低く、かつ前記電子走行層の上面に接する第３の導電型領域とを有し、前記基板の上に形成され、前記不純物がドープされたバッファ層と、前記バッファ層の上に形成され、前記電子走行層よりも伝導帯の高さが高い化合物半導体層とを更に有し、前記化合物半導体層の上に前記電子走行層が形成された化合物半導体装置が提供される。
以下の開示によれば、捕獲準位を形成する不純物を電子走行層にドープすることにより、不純物の濃度よりも電子濃度が低い第３の導電型領域を電子走行層に形成する。その第３の導電型領域における捕獲準位は、衝突イオン化により発生した正孔を捕獲する。そのため、電子走行層の深部に正孔が到達し難くなり、正孔によって伝導帯が押し下げられるのが抑制される。その結果、押し下げられた伝導帯に起因してドレインリークの増大等を含むショートチャネル効果が発生するのを抑えることが可能となる。
図１は、検討に使用した化合物半導体装置の断面図である。 図２は、オフ状態のときの化合物半導体装置の断面図である。 図３は、ゲート長をどの程度にまで短くするとショートチャネル効果が顕著となるのかを調査して得られた図である。 図４（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。 図５（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。 図６（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。 図７（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その４）である。 図８（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その５）である。 図９（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その６）である。 図１０（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その７）である。 図１１は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その８）である。 図１２は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その９）である。 図１３は、第１実施形態に係る化合物半導体装置のバンド構造を示す図である。 図１４（ａ）は、比較例に係る化合物半導体装置の３端子特性を測定して得られた図であり、図１４（ｂ）は、第１実施形態に係る化合物半導体装置の３端子特性を測定して得られた図である。 図１５は、第１実施形態に係る化合物半導体装置のゲート‐ソース間電圧とドレイン電流との関係を調査して得られたグラフである。 図１６は、第１実施形態に係る電子走行層の導電型について説明するためのバンド構造を示す図である。 図１７（ａ）、（ｂ）は、衝突イオン化によって発生するイオンの密度のシミュレーション結果を示す図である。 図１８（ａ）は、第１実施形態に係る化合物半導体装置における鉄の濃度プロファイルを示す模式図であり、図１８（ｂ）は、オン状態にある第１実施形態に係る化合物半導体装置における電子の運動エネルギを示す模式図である。 図１９は、電子の運動エネルギと電子の散乱頻度との関係を示す模式図である。 図２０は、第２実施形態に係る化合物半導体装置の断面図である。 図２１は、第２実施形態に係る化合物半導体装置における鉄の濃度プロファイルを示す図である。 図２２（ａ）は、比較例に係る化合物半導体装置の３端子特性を測定して得られた図であり、図２２（ｂ）は、第２実施形態に係る化合物半導体装置の３端子特性を測定して得られた図である。 図２３は、第２実施形態に係る化合物半導体装置のゲート‐ソース間電圧とドレイン電流との関係を調査して得られたグラフである。 図２４（ａ）、（ｂ）は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。 図２５（ａ）、（ｂ）は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。 図２６は、第３実施形態に係る化合物半導体装置における鉄の濃度プロファイルを示す図である。 図２７は、第３実施形態に係る化合物半導体装置のバンド構造を示す図である。 図２８（ａ）は、比較例に係る化合物半導体装置の３端子特性を測定して得られた図であり、図２８（ｂ）は、第３実施形態に係る化合物半導体装置の３端子特性を測定して得られた図である。 図２９は、第３実施形態に係る化合物半導体装置のゲート‐ソース間電圧とドレイン電流との関係を調査して得られたグラフである。 図３０（ａ）、（ｂ）は、第４実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。 図３１（ａ）、（ｂ）は、第４実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。 図３２（ａ）、（ｂ）は、第４実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。 図３３（ａ）、（ｂ）は、第４実施形態に係る化合物半導体装置の製造途中の断面図（その４）である。 図３４は、第５実施形態に係るディスクリートパッケージの平面図である。 図３５は、第６実施形態に係るPFC回路の回路図である。 図３６は、第７実施形態に係る電源装置の回路図である。 図３７は、第８実施形態に係る高周波増幅器の回路図である。
本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。
図１は、その検討に使用した化合物半導体装置の断面図である。
この化合物半導体装置１は、HEMTであって、SiC基板２と、その上に形成されたGaNの電子走行層３とを有する。
その電子走行層３の上には、ソース電極７とドレイン電極８が互いに間隔をおいて形成される。
そして、そのソース電極７とドレイン電極８の間の電子走行層３の上には、中間層４、障壁層５、及びキャップ層６がこの順に形成される。
このうち、中間層４は、電子走行層３の成膜終了後にその表面が荒れるのを防止する役割を担っており、この例ではAlN層を中間層４として形成する。
また、障壁層５は、電子走行層３との間で格子定数差が生じ、かつ電子走行層３との間に障壁を形成するAlGaN層である。その格子定数差に起因してピエゾ分極や自発分極が発生し、これにより電子走行層３に二次元電子ガス１１が発生する。その二次元電子ガス１１はキャリアとして機能し、中間層４寄りの電子走行層３に蓄積される。
そして、キャップ層６は、障壁層５に含まれるアルミニウムが酸化するのを防止したり電界を緩和したりするために設けられ、この例ではキャップ層６としてGaN層を形成する。
更に、キャップ層６の上にはゲート電極９と絶縁層１０が形成される。絶縁層１０は、大気中の水分等から化合物半導体装置１を保護する役割を担っており、この例では防湿機能に優れた窒化シリコン膜を絶縁層１０として形成する。
図２は、ゲート電極９に負の電圧を印加することにより、化合物半導体装置１をオフ状態にしたときの断面図である。
図２に示すように、オフ状態においてはゲート電極９の下方に空乏層Dが広がるため、ソース電極７とドレイン電極８との間に電圧を印加しても、電子走行層３におけるキャリアの流れがその空乏層Dによって遮断される。
しかしながら、電子走行層３と障壁層５との間の領域R（図１参照）においては様々な電界が集中しており、これが原因で衝突イオン化が顕著に発生する。衝突イオン化の原因となる電界としては、例えば空乏層Dに集中する電界や、電子走行層３と中間層４との界面における内部電界がある。また、電子走行層３の結晶欠陥によっても衝突イオン化が助長される。
その衝突イオン化で発生した正孔は電子走行層３の深部に移動し、これにより電子走行層３の伝導帯が押し下げられる。その結果、化合物半導体装置１がオフ状態にあっても、電子走行層３の深部を電子が流れ易くなり、図示のような空乏層Dを迂回するリークパスPが発生してしまう。
そのリークパスPにより化合物半導体装置１のピンチオフ特性が劣化し、ショートチャネル効果が発生することになる。
ショートチャネル効果はゲート長が短い場合に顕著に発生する。
本願発明者は、ゲート長をどの程度にまで短くするとショートチャネル効果が顕著となるのかを調査した。
その調査結果を図３に示す。
図３の横軸は、ゲート電極９のゲート長を示し、縦軸はチャネルをオン状態にするのに要するゲート電圧の閾値電圧を示す。
図３に示すように、ゲート長が１２０nm以下になると閾値電圧が急激に低下する。このことから、１２０nm以下のゲート長においてショートチャネル効果が顕著となることが明らかとなった。
このようなショートチャネル効果を防止するために、電子走行層３の深部にバックバリア層を形成する方法も提案されている。バックバリア層は、電子走行層３よりも伝導帯が高い化合物半導体層であって、例えばAlGaN層をバックバリア層として形成する。
そのバックバリア層の高い障壁によって電子が電子走行層３の深部に至り難くなるので、前述のリークパスPが発生し難くなると考えられる。
しかし、バックバリア層として形成するAlGaN層は、結晶品質が相対的に悪いため膜中に電子トラップが発生し易い。その電子トラップに電子が捕獲されるとバックバリア層がチャージアップし、伝導帯が持ち上げられて電子濃度が低下してしまう。こうなると、ソース‐ドレイン間電圧を高めてもドレイン電流が増加し難くなる電流コラプス現象が発生してしまう。
以下に、電流子プラス現象が発生するのを防止しつつ、ショートチャネル効果を抑制することが可能な各実施形態について説明する。
（第１実施形態）
第１実施形態に係る化合物半導体装置について、その製造工程を追いながら説明する。
図４〜図１２は、本実施形態に係る化合物半導体装置の製造途中の断面図である。本実施形態では、以下のようにして化合物半導体装置としてHEMTを製造する。
まず、図４（ａ）に示すように、基板２１として半絶縁性のSiC基板を用意し、その上にMOVPE(Metal Organic Vapor Phase Epitaxy)法で核形成層２２としてAlN層を１０nm〜１００nm程度の厚さに形成する。
次に、図４（ｂ）に示すように、MOVPE用のチャンバ内において核形成層２２を成長核にしながらその上にMOVPE法でGaN層を形成し、そのGaN層をバッファ層２３とする。
バッファ層２３は、基板２１の格子欠陥を吸収してその上に結晶品質が良好な電子走行層を形成するための層であって、例えば５００nm〜１０００nm程度の厚さに形成される。
バッファ層２３の成膜条件は特に限定されない。例えば、成膜ガスとしてTMG(Trimethylgalium)ガス、アンモニア（NH3）ガス、及び水素（H2）ガスの混合ガスを使用しながら、基板温度を１０００℃〜１２００℃程度とする条件でバッファ層２３を形成し得る。
また、本実施形態では、その成膜ガスに鉄の原料ガスを添加することにより、捕獲準位を形成する不純物である鉄をバッファ層２３に５×１０17cm-3程度の濃度にドープする。このように鉄をドープするための原料ガスとしては、例えばシクロペンタジエニル鉄（Cp2Fe）がある。
なお、不純物は、捕獲準位を形成するものであれば鉄に限定されない。捕獲準位を形成する不純物としては、鉄の他にベリリウムやマグネシウムもある。
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、上記のチャンバを引き続き使用しながら、基板温度を１０００℃〜１２００℃程度とする条件でMOVPE法によりバッファ層２３の上に電子走行層２４の下部２４ａとしてGaN層を２００nm〜５００nm程度の厚さに形成する。
そのMOVPEで使用する成膜ガスは、バッファ層２３と同様にTMGガス、アンモニアガス、及び水素ガスの混合ガスである。
また、本工程においても成膜ガスに鉄の原料ガスとしてシクロペンタジエニル鉄を添加することにより、５×１０15cm-3以上の濃度、例えば５×１０17cm-3程度の濃度で下部２４ａに鉄をドープする。
次いで、上記のチャンバ内においてシクロペンタジエニル鉄の流量を低下させることにより、下部２４ａにおけるよりも低い濃度で鉄がドープされたGaN層をMOVPE法で１００nm〜５００nm程度の厚さに形成し、そのGaN層を電子走行層２４の上部２４ｂとする。
その上部２４ｂにおける鉄の濃度は特に限定されないが、本実施形態ではその濃度を下部２４ａよりも低い濃度とする。一例として、上部２４ｂにおける鉄の濃度を５×１０15cm-3以上、例えば５×１０16cm-3程度とする。
このように下部２４ａよりも上部２４ｂにおける鉄の濃度を低くすることで、二次元電子ガスが誘起される上部２４ｂにおいて鉄に起因した不純物散乱によって電子の移動度が低下するのを防止できる。
次いで、図５（ｂ）に示すように、電子走行層２４の上にMOVPE法で中間層２５としてAlN層を１nm程度の厚さに形成し、電子走行層２４の表面が荒れるのを中間層２５で防止する。
その後に、中間層２５の上に障壁層２６としてMOVPE法でAlGaN層を５nm〜１５nm程度の厚さに形成する。その障壁層２６の成膜ガスとしては、例えば、TMA(Trimethylaluminum)ガス、TMGガス、アンモニアガス、及び水素ガスの混合ガスがある。
なお、障壁層２６の自発分極を高めて電子走行層２４に高濃度の二次元電子ガスを誘起するために、上記の成膜ガスにTMI(Trimethylindium)ガスを混合して障壁層２６としてInAlGaN層を形成してもよい。そのInAlGaN層は、電子走行層２４や中間層２５よりも低温で形成される。
次に、図６（ａ）に示すように、障壁層２６の上にGaN層をMOVPE法で１nm〜１０nm程度の厚さに形成し、そのGaN層をキャップ層２７とする。
そのキャップ層２７により、障壁層２６に含まれるアルミニウムが大気中の酸素によって酸化するのを防止することができると共に、電界を緩和する効果も得られる。
続いて、図６（ｂ）に示すように、キャップ層２７の表面から基板２１に向けてアルゴンイオンを注入することにより素子分離領域２８を形成し、各素子分離領域２８で活性領域を画定する。
次に、図７（ａ）に示すように、キャップ層２７の上に第１のレジスト層３０を塗布し、それを露光、現像することにより、第１のレジスト層３０に二つの開口３０ａを間隔をおいて形成する。
そして、図７（ｂ）に示すように、開口３０ａを通じて障壁層２６の一部とキャップ層２７の各々をドライエッチングすることにより、障壁層２６の途中の深さに至る第１の開口３１と第２の開口３２を間隔をおいて形成する。
このドライエッチングで使用するエッチングガスは特に限定されず、例えば不活性ガスと塩素（Cl2）ガスとの混合ガスをエッチングガスとして使用し得る。
その後に、加温した有機溶剤で第１のレジスト層３０を除去する。
次いで、図８（ａ）に示すように、基板２１の上側全面に第２のレジスト層３７と第３のレジスト層３８とをこの順に形成する。この例では、第２のレジスト層３７の材料としてMicroChem社製のPMGIを使用すると共に、第３のレジスト層３８の材料として日本ゼオン株式会社製のZEP520を使用する。
そして、第３のレジスト層３８を電子線で露光した後、日本ゼオン株式会社製のZEP-SDで第３のレジスト層３８を現像することにより、第１の開口３１と第２の開口３２の各々の上方に開口３８ａを形成する。
更に、その開口３８ａを通じて第２のレジスト層３７をウエットエッチングすることにより、開口３８ａから側面が後退した開口３７ａを第２のレジスト層３７に形成する。そのウエットエッチングで使用し得るエッチング液としては、例えば東京応化工業株式会社製のNMD-Wがある。
なお、この例では第３のレジスト層３８を電子線で露光したが、i線用のレジスト層を第３のレジスト層３８として形成し、i線で第３のレジスト層３８を露光してもよい。そのようなi線用のレジスト層としては、例えば、住友化学株式会社製のPFI-32Aがある。
続いて、図８（ｂ）に示すように、第３のレジスト層３８の上と各開口３１、３２から露出する障壁層２６の上に、蒸着法により金属積層膜４０として厚さが２０nm程度のチタン層と厚さが２００nm程度のアルミニウム層とをこの順に形成する。
この後に、第２のレジスト層３７と第３のレジスト層３８をリフトオフする。これにより、各開口３１、３２内に形成されていた金属積層膜４０が、互いに間隔がおかれたソース電極４０ａ及びドレイン電極４０ｂとなる。
このとき、前述のように開口３７ａの側面を開口３８ａから後退させたため、第３のレジスト層３８上の金属積層膜４０からソース電極４０ａとドレイン電極４０ｂを分離することができ、リフトオフ後に金属積層膜４０が残るのを防止できる。
次いで、図９（ａ）に示すように、窒素雰囲気中で基板温度を５５０℃程度とする条件でソース電極４０ａとドレイン電極４０ｂを加熱する。これにより、ソース電極４０ａとドレイン電極４０ｂの材料が電子走行層２４に拡散し、ソース電極４０ａとドレイン電極４０ｂの各々を電子走行層２４にオーミックコンタクトさせることができる。
続いて、図９（ｂ）に示すように、ソース電極４０ａ、ドレイン電極４０ｂ、及びキャップ層２７の上に、大気中の水分からデバイスの表面を保護するための絶縁層４２として窒化シリコン層を５０nm程度の厚さに形成する。その窒化シリコン層は化学量論的組成を有しており、その屈折率は波長が６３３nmの光に対して２．０程度である。
また、その窒化シリコン層は、例えば、シランガス（SiH4）とアンモニアガスとを成膜ガスとして使用するプラズマCVD法により形成され得る。
次に、図１０（ａ）に示すように、絶縁層４２の上に第４のレジスト層４３としてMicroChem社製のPMMAを塗布し、それを電子線で露光した後に現像することにより、直径が０．１μm程度の開口４３ａを第４のレジスト層４３に形成する。
そして、エッチングガスとしてSF6ガスを使用しながら開口４３ａを通じて絶縁層４２をドライエッチングすることにより、ソース電極４０ａとドレイン電極４０ｂの間の絶縁層４２に開口４２ａを形成し、その開口４２ａからキャップ層２７を露出させる。
その後に、第４のレジスト層４３を除去する。
続いて、図１０（ｂ）に示すように、絶縁層４２の上に、第５〜第７のレジスト層４５〜４７をこの順に形成する。
各レジスト層４５〜４７の材料は特に限定されない。この例では、第５のレジスト層４５の材料としてMicroChem社製のPMMAを使用し、第６のレジスト層４６の材料としてMicroChem社製のPMGIを使用する。また、第７のレジスト層４７の材料としては、日本ゼオン株式会社製のZEP520を使用する。
そして、電子線により第７のレジスト層４７を露光した後、日本ゼオン株式会社製の現像液ZEP-SDで第７のレジスト層４７を現像することにより、第７のレジスト層４７に幅が０．８μm程度の開口４７ａを形成する。
その後、その開口４７ａを通じて第６のレジスト層４６をウエットエッチングすることにより、開口４７ａから側面が０．５μmだけ後退した開口４６ａを第６のレジスト層４６に形成する。そのウエットエッチングにおけるエッチング液として、例えば東京応化工業株式会社製のNMD-Wを使用する。
更に、その開口４６ａから露出した第５のレジスト層４５を電子線で露光した後、東京応化工業株式会社製の現像液ZMB-Bで第５のレジスト層４５を現像することにより、開口４２ａの上に直径が０．１５μm程度の開口４５ａを形成する。
次に、図１１に示すように、第７のレジスト層４７の上に蒸着法により金属積層膜４９として厚さが１０nm程度のニッケル層と厚さが３００nm程度の金層とをこの順に形成する。
その金属積層膜４９は開口４５ａと各開口４６ａ、４７ａ内にも形成される。これにより、開口４２ａから露出したキャップ層２７の上に、マッシュルーム型のゲート電極４９ａがソース電極４０ａとドレイン電極４０ｂの各々から間隔をおいて形成される。
その後に、図１２に示すように、加温した有機溶剤により各レジスト層４５〜４７を溶解して除去する。
以上により、本実施形態に係る化合物半導体装置５０の基本構造が完成する。
この化合物半導体装置５０においては、障壁層２６のピエゾ分極や自発分極によって電子走行層２４にキャリアとして二次元電子ガス５１が発生する。
図１３は、この化合物半導体装置５０のバンド構造を示す図である。なお、図１３においては、説明の簡略化のために中間層２５を省いている。
図１３に示すように、本実施形態では電子走行層２４に鉄をドープするため、電子走行層２４に鉄の捕獲準位２４ｘが形成される。よって、電界集中に起因して電子走行層２４と障壁層２６との界面付近の領域Rで衝突イオン化が発生し、これにより電子eと正孔hが生成しても、正孔hは捕獲準位２４ｘによって捕獲されるため電子走行層２４の深部には至らない。
その結果、正孔hによって電子走行層２４の伝導帯が押し下げられることがないため、電子走行層２４の深部を電子が流れ難くなり、ショートチャネル効果を抑制して化合物半導体装置５０のピンチオフ特性を改善することができる。
特に、図３に示したように、ショートチャネル効果はゲート長が１２０nm以下になると顕著に現れる。よって、ゲート長が１２０nm以下の場合に上記のように電子走行層２４に不純物をドープしてショートチャネル効果を防止する実益が特に高い。
しかも、本実施形態ではAlGaN層のバックバリア層を形成しないので、そのバックバリア層中に発生する電子トラップが原因で電流コラプス現象が起きるのを抑制することができる。
本願発明者は、このように電流コラプス現象が抑制されるのを確かめるため、本実施形態に係る化合物半導体装置５０の３端子特性を測定した。
その測定結果について図１４（ａ）、（ｂ）を参照して説明する。
図１４（ａ）は、比較例として図１の化合物半導体装置１を採用し、その比較例の３端子特性を測定して得られた図である。
図１４（ａ）の横軸はソース‐ドレイン電圧を表し、その縦軸はドレイン電流を表す。これについては後述の図１４（ｂ）でも同様である。
図１４（ａ）に示すように、比較例においては、同じゲート電圧Vgで比較した場合に、ソース‐ドレイン電圧を２０Vにまで高めた場合（実線）のオン抵抗と最大電流が１０Ｖにまで高めた場合（点線）よりも小さくなっており、電流コラプス現象が発生している。
一方、図１４（ｂ）は、本実施形態に係る化合物半導体装置５０の３端子特性を測定して得られた図である。
図１４（ｂ）に示すように、本実施形態においては、同じゲート電圧Vgで比較した場合に、ソース‐ドレイン電圧を２０Vにまで高めた場合（実線）と１０Ｖにまで高めた場合（点線）とでオン抵抗と最大電流が略同じであり、電流コラプス現象が抑制されている。
この結果から、本実施形態において電流コラプス現象が抑制されることが確かめられた。
また、本願発明者は、上記のように電子走行層２４に鉄をドープすることでショートチャネル効果が抑制されることを確かめるため、化合物半導体装置５０のゲート‐ソース間電圧Vgsとドレイン電流Idsとの関係を調査した。
図１５は、その調査により得られたグラフである。
なお、図１５においては、比較例として図１の化合物半導体装置１を採用し、その比較例のゲート‐ソース間電圧Vgsとドレイン電流Idsとの関係も併記している。
図１５に示すように、本実施形態では、トランジスタがON状態になる電圧Vonが比較例よりも高くなることが明らかとなった。これは、電圧Vonよりも低い電圧においてはソースドレイン間にリーク電流が発生しておらず、チャネルがピンチオフ状態になっているためである。
このことから、本実施形態のように電子走行層２４に鉄をドープすることでショートチャネル効果が抑制されることが実際に確認できた。これにより、ゲート‐ソース間電圧Vgsを僅かに変化させるだけでドレイン電流Idsを大きく変化させることができ、化合物半導体装置５０の増幅率を高めることが可能となる。
次に、上記した電子走行層２４の導電型について説明する。
図１６は、電子走行層２４の導電型について説明するためのバンド構造を示す図である。なお、図１６においては、説明の簡略化のために中間層２５を省いている。
電子走行層２４の導電型は、捕獲準位を形成する不純物の濃度と電子濃度とで決まる。例えば、不純物の濃度よりも電子濃度の方が高い領域ではn型となり、不純物の濃度よりも電子濃度の方が低い領域では極弱いp型となる。
電子走行層２４における電子濃度は、二次元電子ガス５１の波動関数φで定まる。その波動関数φのピークは、電子走行層２４の上面２４ｙよりもやや深い位置にあるため、上面２４ｙの近傍では電子が不足する。
よって、上面２４ｙに接した部分の電子走行層２４は、電子濃度よりも不純物の濃度の方が若干高い極弱いp型領域２４ｐとなる。なお、その極弱いp型領域２４ｐは第３の導電型領域の一例である。
また、そのp型領域２４ｐの下の電子走行層２４においては、電子の波動関数φのピークが位置しており二次元電子ガス５１の濃度が高いため、電子濃度が不純物の濃度よりも高いn型領域２４ｎが形成される。そのn型領域２４ｎは第２の導電型領域の一例である。
更に、そのn型領域２４ｎの下の電子走行層２４においては、フェルミ準位よりも伝導帯の方が高くなるため、伝導帯に電子が殆ど存在しないi型領域２４ｉが形成される。なお、i型領域２４ｉは第１の導電型領域の一例である。
また、このようにi型領域２４ｉには電子が殆ど存在しないため、前述のn型領域２４ｎの電子濃度はi型領域２４ｉよりも高くなる。
なおi型領域２４ｉにおける電子濃度は１×１０16cm-3以下であり、i型領域２４ｉにおける鉄の濃度は５×１０15cm-3以上である。
このように、本実施形態に係る電子走行層２４は、下から順にi型領域２４ｉ、n型領域２４n、及び極弱いp型領域２４pを有することになる。
このうち、極弱いp型領域２４ｐは、前述のように衝突イオン化で発生した正孔を捕獲する役割を担っており、その中に含まれている鉄の濃度が低いと全ての正孔を捕獲できなくなってしまう。
本願発明者は、衝突イオン化によってどの程度の正孔が発生するのかを調べるために、衝突イオン化によって化合物半導体装置５０に発生するイオンの密度をシミュレーションにより求めた。
そのシミュレーション結果を図１７（ａ）、（ｂ）に示す。
なお、このシミュレーションにおいては、計算の簡略化のために中間層２５とキャップ層２７を省いている。また、図１７（ａ）、（ｂ）においては、イオン密度が高い順に「高」、「中」、「低」に対応したハッチングを掛けている。
図１７（ａ）は、チャネルがオン状態のときのイオンの密度のシミュレーション結果を示す断面図である。
図１７（ａ）に示すように、オン状態のときには、電子走行層２４の表層に多くのイオンが発生している。
一方、図１７（ｂ）は、チャネルがオフ状態のときのイオンの密度のシミュレーション結果を示す断面図である。
図１７（ｂ）に示すように、オフ状態のときであっても、衝突イオン化によって電子走行層２４の表層にはイオンが発生する。
本願発明者の見積もりによれば、電子走行層２４の表層２４ｃ（図１２参照）における鉄の濃度を５×１０16cm-3以上とすることにより、衝突イオン化で発生した大部分の正孔を鉄の捕獲準位で捕獲することができる。
ところで、上記のように電子走行層２４に鉄をドープすると、その鉄によって不純物散乱が発生し、それにより電子走行層２４における電子の移動度が低下することが考えられる。
図１８（ａ）、（ｂ）は、鉄が電子の移動度に与える影響について説明するための模式図である。
このうち、図１８（ａ）は鉄の濃度プロファイルを示す模式図である。なお、図１８（ａ）では、説明の簡略化のために、バッファ層２３と電子走行層２４の各々において鉄の濃度を一定にしている。
また、図１８（ｂ）は、図１８（ａ）のように鉄が分布している場合に化合物半導体装置５０をオン状態にしたときの電子の運動エネルギを示す模式図である。
図１８（ｂ）に示すように、オン状態にある化合物半導体装置５０においては、ソース電極４０ａとドレイン電極４０ｂとの間に数十Vの高電圧が印加されているため電子の運動エネルギが非常に高くなり、その値は温度換算で１００００K程度にもなる。
図１９は、電子の運動エネルギと電子の散乱頻度との関係を示す模式図である。
図１９に示すように、電子の散乱要因には光学フォノン散乱と不純物散乱とがある。
そして、電子の運動エネルギが高い場合には、不純物散乱よりも光学フォノン散乱の方が支配的となる。
よって、図１８（ｂ）のように電子の運動エネルギが高い場合には、電子走行層２４に鉄がドープされていても、電子は鉄による不純物散乱を殆ど受けず、電子の移動度は顕著には低下しない。
（第２実施形態）
本実施形態では、衝突イオン化で発生した正孔がデバイス深部に至るのを防止するのに有効な鉄の濃度プロファイルについて説明する。
図２０は、本実施形態に係る化合物半導体装置の断面図である。
その化合物半導体装置６０の各層は第１実施形態と同様にして形成されるため、その詳細については省略する。
図２１は、この化合物半導体装置６０における鉄の濃度プロファイルを示す図である。
なお、図２１においては、説明の簡略化のために中間層２５を省いている。
図２１に示すように、その濃度プロファイル６１は、基板２１寄りの第１のプロファイル６２と、障壁層２６寄りの第２のプロファイル６３とを有する。
このうち、第１のプロファイル６２は、バッファ層２３の下面２３ｘにピークを有するプロファイルである。
下面２３ｘ付近にはチャネルが形成されないため、このように下面２３ｘにおいて鉄の濃度を高めてもチャネルにおける電子の移動度が低下することはない。
更に、下面２３ｘにおいて鉄の濃度を高めることで、衝突イオン化で発生した正孔を下面２３ｘ付近にある鉄の捕獲準位によって確実に捕獲することができる。その結果、正孔に起因して下面２３ｘにおいて伝導帯が押し下げられるのを防止することができ、電子走行層２４の深部に電子が流れるのを効果的に抑制することができる。
特に、下面２３ｘにおける鉄の濃度を５×１０17cm-3よりも高くすることで、下面２３ｘ付近で正孔を効率的に捕獲することができる。
また、第２のプロファイル６３は、電子走行層２４の上面２４ｙに鉄を僅かにドープするためのプロファイルであって、そのピーク濃度は第１のプロファイル６２のピーク濃度よりも低い。
このように第２のプロファイル６３のピーク濃度を低くすることで、上面２４ｙ付近のチャネルを流れる電子の移動度が鉄によって低下するのを防止しつつ、上面２４ｙの近傍で発生した正孔を鉄の捕獲準位で捕獲することができる。
上面２３ｙにおける鉄の濃度は特に限定されない。但し、その濃度が薄すぎると正孔を捕獲するための捕獲準位が不足するので、上面２４ｙにおける濃度を５×１０16cm-3以上とするのが好ましい。
なお、第１実施形態の図１８（ｂ）で説明したように電子の運動エネルギが高い場合には鉄による移動度の低下は顕著とはならない。しかし、鉄の濃度が高くなり過ぎると移動度の低下を無視できなくなるため、上面２４ｙにおける鉄の濃度を５×１０17cm-3よりも低くするのが好ましい。
これら第１のプロファイル６２と第２のプロファイルの形状は、バッファ層２３や電子走行層２４の成膜ガスに添加するシクロペンタジエニル鉄の流量を調節することにより得ることができる。例えば、成膜ガスに高い流量でシクロペンタジエニル鉄を供給することで第１のプロファイル６２を作成した後、シクロペンタジエニル鉄の流量を下げることで第２のプロファイル６３を作成し得る。
また、各プロファイル６２、６３の形状は、バッファ層２３や電子走行層２４において鉄が拡散することでブロードとなる。
本願発明者は、本実施形態においても電流コラプス現象が抑制されるのを確かめるため、本実施形態に係る化合物半導体装置６０の３端子特性を測定した。
その測定結果について図２２（ａ）、（ｂ）を参照して説明する。
なお、図２２（ａ）、（ｂ）の縦軸と横軸の意味は、第１実施形態の図１４（ａ）、（ｂ）におけるのと同じなので、その説明は省略する。
図２２（ａ）は、比較例として図１の化合物半導体装置１を採用し、その比較例の３端子特性を測定して得られた図である。
図２２（ａ）に示すように、比較例においては、同じゲート電圧Vgで比較した場合に、ソース‐ドレイン電圧を２０Vにまで高めた場合（実線）のオン抵抗と最大電流が１０Ｖにまで高めた場合（点線）よりも小さくなっており、電流コラプス現象が発生している。
一方、図２２（ｂ）は、本実施形態に係る化合物半導体装置６０の３端子特性を測定して得られた図である。
図２２（ｂ）に示すように、本実施形態においては、同じゲート電圧Vgで比較した場合に、ソース‐ドレイン電圧を２０Vにまで高めた場合（実線）と１０Ｖにまで高めた場合（点線）とでオン抵抗と最大電流が略同じであり、電流コラプス現象が抑制されている。
この結果から、本実施形態においても電流コラプス現象が抑制されることが確かめられた。
また、本願発明者は、本実施形態においてもショートチャネル効果が抑制されることを確かめるため、化合物半導体装置６０のゲート‐ソース間電圧Vgsとドレイン電流Idsとの関係を調査した。
図２３は、その調査により得られたグラフである。
なお、図２３においては、比較例として図１の化合物半導体装置１を採用し、その比較例のゲート‐ソース間電圧Vgsとドレイン電流Idsとの関係も併記している。
図２３に示すように、本実施形態では、トランジスタがON状態になる電圧Vonが比較例よりも高く、ショートチャネル効果が抑制されていることが確認できた。
（第３実施形態）
次に、第３実施形態に係る化合物半導体装置について、その製造工程を追いながら説明する。
図２４〜図２５は、本実施形態に係る化合物半導体装置の製造途中の断面図である。
なお、図２４〜図２５において、第１実施形態で説明したのと同じ要素には第１実施形態で説明したのと同じ符号を付し、以下ではその説明を省略する。
まず、第１実施形態で説明した図４（ａ）〜図４（ｂ）の工程を行うことにより、図２４（ａ）に示すように、MOVPE法により基板２１の上に核形成層２２とバッファ層２３とをこの順に形成する。
但し、本実施形態では、バッファ層２３の成膜途中にシクロペンタジエニル鉄の流量を切り替えることにより、鉄の濃度が低い下部２３ａと鉄の濃度が高い上部２３ｂとをバッファ層２３に形成する。
各部の厚みや鉄の濃度は特に限定されないが、下部２３ａの厚さは５００nm〜１０００nmとし、下部２３ａにおける鉄の濃度は５×１０17cm-3程度する。また、上部２３ｂの厚さは５００nm〜１０００nmとし、上部２３ｂにおける鉄の濃度は２×１０18cm-3程度する。
次に、図２４（ｂ）に示すように、そのバッファ層２３の上に化合物半導体層７０としてAlN層をMOVPE法で２nm程度の厚さに形成する。
続いて、図２５（ａ）に示すように、TMGガス、アンモニアガス、及び水素ガスの混合ガスを成膜ガスとして使用するMOVPE法により化合物半導体層７０の上に電子走行層２４としてGaN層を１００nm程度の厚さに形成する。
第１実施形態と同様にその成膜ガスにはシクロペンタジエニル鉄が添加されており、これにより電子走行層２４に鉄が５×１０16cm-3程度の濃度でドープされる。
この後は、第１実施形態で説明した図５（ｂ）〜図１２の工程を行うことにより、図２５（ｂ）に示す本実施形態に係る化合物半導体装置８０の基本構造を完成させる。
図２６は、その化合物半導体装置８０における鉄の濃度プロファイルを示す図である。
図２６に示すように、本実施形態では鉄の濃度はバッファ層２３の上部２３ｂにおいてピークとなる。
図２７は、この化合物半導体装置８０のバンド構造を示す図である。
図２７に示すように、化合物半導体層７０として形成したAlN層は、電子走行層２４として形成したGaN層よりも伝導帯の高さが高い。
これにより電子走行層２４と化合物半導体層７０との間に障壁が形成され、電子eが基板２１側に流れ難くなるため、ソース電極４０ａとドレイン電極４０ｂとの間を流れるリーク電流を低減でき、ショートチャネル効果が発生するのを抑制できる。
しかも、化合物半導体層７０として形成したAlN層は、バックバリア層に使用されるAlGaN層よりも膜中に電子トラップが発生し難い。そのため、その電子トラップに捕獲された電子に起因して化合物半導体層７０がチャージアップするのが抑えられ、チャージアップによって伝導帯が持ち上げられるのを防止できる。これにより、持ち上げられた伝導帯によって電子濃度が低下するのが抑えられるため、電流コラプス現象が発生するのを防止することができる。
更に、電子走行層２４には鉄がドープされているので、衝突イオン化により発生した正孔hが鉄の捕獲準位２４ｘに捕獲される。その結果、正孔hによって電子走行層２４の伝導帯が押し下げられるのを抑制できるため、電子走行層２４の深部を電子eが流れ難くなり、ショートチャネル効果を抑制することが可能となる。
なお、バッファ層２３との格子定数差に起因して化合物半導体層７０にピエゾ分極や自発分極が発生し、これによりバッファ層２３の上部２３ｂに二次元電子ガス５２が発生する。
本実施形態では、図２６に示したように下部２３ａよりも上部２３ｂの方が鉄の濃度が高く、その鉄が補償イオンとして機能するため、上部２３ｂに発生した不要な二次元電子ガス５２を補償イオンにより消滅させることができる。
本願発明者は、本実施形態においても電流コラプス現象が抑制されるのを確かめるため、本実施形態に係る化合物半導体装置８０の３端子特性を測定した。
その測定結果について図２８（ａ）、（ｂ）を参照して説明する。
なお、図２８（ａ）、（ｂ）の縦軸と横軸の意味は、第１実施形態の図１４（ａ）、（ｂ）におけるのと同じなので、その説明は省略する。
図２８（ａ）は、比較例として図１の化合物半導体装置１を採用し、その比較例の３端子特性を測定して得られた図である。
図２８（ａ）に示すように、比較例においては、同じゲート電圧Vgで比較した場合に、ソース‐ドレイン電圧を２０Vにまで高めた場合（実線）のオン抵抗と最大電流が１０Ｖにまで高めた場合（点線）よりも小さくなっており、電流コラプス現象が発生している。
一方、図２８（ｂ）は、本実施形態に係る化合物半導体装置８０の３端子特性を測定して得られた図である。
図２８（ｂ）に示すように、本実施形態においては、同じゲート電圧Vgで比較した場合に、ソース‐ドレイン電圧を２０Vにまで高めた場合（実線）と１０Ｖにまで高めた場合（点線）とでオン抵抗と最大電流が略同じであり、電流コラプス現象が抑制されている。
この結果から、本実施形態においても電流コラプス現象が抑制されることが確かめられた。
また、本願発明者は、本実施形態においてもショートチャネル効果が抑制されることを確かめるため、本実施形態に係る化合物半導体装置８０のゲート‐ソース間電圧Vgsとドレイン電流Idsとの関係を調査した。
図２９は、その調査により得られたグラフである。
なお、図２９においては、比較例として図１の化合物半導体装置１を採用し、その比較例のゲート‐ソース間電圧Vgsとドレイン電流Idsとの関係も併記している。
図２９に示すように、本実施形態では、トランジスタがON状態になる電圧Vonが比較例よりも高く、ショートチャネル効果が抑制されていることが確認できた。
（第４実施形態）
次に、第４実施形態に係る化合物半導体装置について、その製造工程を追いながら説明する。
図３０〜図３３は、本実施形態に係る化合物半導体装置の製造途中の断面図である。
なお、図３０〜図３３において、第１実施形態で説明したのと同じ要素には第１実施形態で説明したのと同じ符号を付し、以下ではその説明を省略する。
まず、第１実施形態で説明した図４（ａ）〜図６（ｂ）で説明した工程を行うことにより、図３０（ａ）に示すように、基板２１の上に核形成層２２、バッファ層２３、電子走行層２４、中間層２５、障壁層２６、及びキャップ層２７を順に形成する。
次に、図３０（ｂ）に示すように、キャップ層２７の上にCVD法によりマスク層８４として酸化シリコン層を形成し、更にそのマスク層８４をパターニングすることにより開口８４ａを形成する。
次いで、図３１（ａ）に示すように、開口８４ａを通じて電子走行層２４、中間層２５、障壁層２６、及びキャップ層２７の各々をドライエッチングし、電子走行層２４の途中の深さに至るリセス８５を形成する。
続いて、図３１（ｂ）に示すように、リセス８５内にコンタクト層８６としてMOVPE法によりn+型のGaN層を再成長する。そのGaN層をn+型にドープする不純物としては、例えばシリコンがある。
その後に、マスク層８４を除去する。
そして、図３２（ａ）に示すように、キャップ層２７の上に第１のレジスト層３０を塗布し、それを露光、現像することにより、第１のレジスト層３０に二つの開口３０ａを間隔をおいて形成する。
これらの開口３０ａのうちの一方はコンタクト層８６の上方に形成される。そして、他方の開口３０ａは、コンタクト層８６から間隔をおいた部分のキャップ層２７の上に形成される。
次に、図３２（ｂ）に示すように、一方の開口３０ａを通じてコンタクト層８６をドライエッチングすることにより、コンタクト層８６の途中の深さに至る第１の開口３１を形成する。これと共に、他方の開口３０ａを通じて障壁層２６の一部とキャップ層２７の各々をドライエッチングすることにより、障壁層２６の途中の深さに至る第２の開口３２を形成する。
このドライエッチングで使用するエッチングガスは特に限定されず、例えば不活性ガスと塩素ガスとの混合ガスをエッチングガスとして使用し得る。
その後に、第１のレジスト層３０は除去される。
この後は、第１実施形態で説明した図８（ａ）〜図１２に示す工程を行うことにより、図３３に示す本実施形態に係る化合物半導体装置９０の基本構造を完成させる。
以上説明した本実施形態によれば、ソース電極４０ａの下の電子走行層２４にリセス８５を設け、そのリセス８５にコンタクト層８６を形成する。
ソース電極４０ａの近傍には電界集中が発生しないため、鉄がドープされた電子走行層２４にこのようにリセス８５を形成しても、ショートチャネル効果を抑制する効果は維持される。更に、コンタクト層８６として低抵抗のn+型のGaN層をするため、ソース電極４０ａと電子走行層２４とのコンタクト抵抗も低減することができる。
一方、ドレイン電極４０ｂの近傍では電界集中が発生するため、ドレイン電極４０ｂの下の電子走行層２４にはリセスを形成せず、電子走行層２４にドープされた鉄でショートチャネル効果を抑制するのが好ましい。
（第５実施形態）
本実施形態では、第１実施形態〜第４実施形態で製造した化合物半導体装置５０、６０、８０、９０を備えたディスクリートパッケージについて説明する。
図３４は、本実施形態に係るディスクリートパッケージの平面図である。
このディスクリートパッケージ１００は、第１〜第３実施形態で説明した化合物半導体装置５０、６０、８０、９０のいずれかを含むHEMTチップ１０１と、そのHEMTチップ１０１を封止する樹脂１０２とを有する。
このうち、HEMTチップ１０１には、ゲートパッド１０３、ドレインパッド１０４、及びソースパッド１０５が設けられる。これらのパッドの各々は、不図示の配線を介して、前述のゲート電極４９ａ、ドレイン電極４０ｂ、及びソース電極４０ａの各々と電気的に接続される。
また、樹脂１０２には、ゲートリード１１０、ドレインリード１１１、及びソースリード１１２の各々の一部が埋没される。このうち、ドレインリード１１１には正方形状のランド１１１ａが設けられており、ダイアタッチ材１０７によりランド１１１ａにHEMTチップ１０１が接着される。
そして、これらのリード１１０、１１１、１１２の各々は、アルミニウム線等の金属ワイヤ１１４を介してそれぞれゲートパッド１０３、ドレインパッド１０４、及びソースパッド１０５の各々に電気的に接続される。
以上説明した本実施形態によれば、HEMTチップ１０１においてショートチャネル効果が抑制されているため、高周波用途に適したディスクリートパッケージ１００を提供することができる。
（第６実施形態）
本実施形態では、第５実施形態のHEMTチップ１０１を用いたPFC（Power Factor Correction）回路について説明する。
図３５は、そのPFC回路の回路図である。
図３５に示すように、PFC回路２００は、ダイオード２０１、チョークコイル２０２、コンデンサ２０３、２０４、ダイオードブリッジ２０５、交流電源２０６、及びスイッチ素子２１０を有する。
このうち、スイッチ素子２１０としては、第４実施形態で説明したHEMTチップ１０１を採用し得る。そのスイッチ素子２１０のドレイン電極は、ダイオード２０１のアノード端子と、チョークコイル２０２の一端子とに接続される。
また、スイッチ素子２１０のソース電極は、コンデンサ２０３の一端子と、コンデンサ２０４の一端子とに接続される。
なお、スイッチ素子２１０のゲート電極には不図示のゲートドライバが接続される。
更に、コンデンサ２０３の他端子とチョークコイル２０２の他端子とが接続されると共に、コンデンサ２０４の他端子とダイオード２０１のカソード端子とが接続される。
そして、コンデンサ２０３の両端子間にはダイオードブリッジ２０５を介して交流電源２０６が接続され、コンデンサ２０４の両端子間には直流電源DCが接続される。
（第７実施形態）
本実施形態では、第５実施形態のHEMTチップ１０１を用いた電源装置について説明する。
図３６は、その電源装置の回路図である。なお、図３６において、第５実施形態で説明したのと同じ要素には第５実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
図３６に示すように、電源装置３００は、高圧の一次側回路３０１、低圧の二次側回路３０２、及びこれらの間に接続されたトランス３０３を備える。
このうち、一次側回路３０１には、第５実施形態で説明したPFC回路２００と、そのPFC回路２００のコンデンサ２０４の両端子間に接続されたフルブリッジインバータ回路３０４が設けられる。
そのフルブリッジインバータ回路３０４には、四つのスイッチ素子３０４ａ、３０４ｂ、３０４ｃ、３０４ｄが設けられる。これらのスイッチ素子３０４ａ、３０４ｂ、３０４ｃ、３０４ｄの各々としては、第４実施形態で説明したHEMTチップ１０１を採用し得る。
一方、二次側回路３０２は、三つのスイッチ素子３０２ａ、３０２ｂ、３０２ｃを備える。これらのスイッチ素子３０２ａ、３０２ｂ、３０２ｃとしては、例えば、シリコン基板にチャネルが形成されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を採用し得る。
以上説明した本実施形態によれば、スイッチ素子２１０、３０４ａ、３０４ｂ、３０４ｃ、３０４ｄの各々にHEMTチップ１０１を採用する。そのHEMTチップ１０１においてはショートチャネル効果が発生し難いため、高周波用途に適した電源装置３００を提供することができる。
（第８実施形態）
本実施形態では、第５実施形態のHEMTチップ１０１を用いた高周波増幅器について説明する。
図３７は、その高周波増幅器の回路図である。
図３７に示すように、高周波増幅器４００は、ディジタル・プレディストーション回路４０１、ミキサ４０２、４０３、及びパワーアンプ４０４を備える。
このうち、ディジタル・プレディストーション回路４０１は、入力信号の非線形歪みを補償する。また、ミキサ４０２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。
そして、パワーアンプ４０４は、前述のHEMTチップ１０１を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、スイッチの切り替えにより、出力側の信号をミキサ４０３で交流信号とミキシングしてディジタル・プレディストーション回路４０１に送出できる。
以上説明した本実施形態によれば、パワーアンプ４０４が内蔵するHEMTチップ１０１においてショートチャネル効果が発生し難いため、増幅率が高い高周波増幅器４００を提供することができる。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 基板と、
前記基板の上に形成され、捕獲準位を形成する不純物がドープされた窒化物半導体の電子走行層と、
前記電子走行層の上に形成された障壁層と、
前記電子走行層の上方において互いに間隔をおいて形成されたソース電極、ドレイン電極、及びゲート電極とを有し、
前記電子走行層は、下から順に、第１の導電型領域と、前記第１の導電型領域よりも電子濃度が高い第２の導電型領域と、前記不純物の濃度よりも電子濃度が低く、かつ前記電子走行層の上面に接する第３の導電型領域とを有する化合物半導体装置。
（付記２） 前記第１の導電型領域は、電子濃度が１×１０16cm-3以下の領域、又は前記不純物の濃度が５×１０15cm-3以上の領域であることを特徴とする付記１に記載の化合物半導体装置。
（付記３） 前記電子走行層は、
下部と、
前記下部の上に形成され、かつ前記下部よりも前記不純物の濃度が低い上部とを有することを特徴とする付記１に記載の化合物半導体装置。
（付記４） 前記不純物の濃度プロファイルは、前記基板寄りの第１のプロファイルと、前記第１のプロファイルよりもピーク濃度が低い前記障壁層寄りの第２のプロファイルとを有することを特徴とする付記１に記載の化合物半導体装置。
（付記５） 前記基板と前記電子走行層との間に形成され、前記不純物がドープされたバッファ層を更に有し、
前記第１のプロファイルのピークは、前記バッファ層の下面に位置することを特徴とする付記４に記載の化合物半導体装置。
（付記６） 前記基板の上に形成され、前記不純物がドープされたバッファ層と、
前記バッファ層の上に形成され、前記電子走行層よりも伝導帯の高さが高い化合物半導体層とを更に有し、
前記化合物半導体層の上に前記電子走行層が形成されたことを特徴とする付記１に記載の化合物半導体装置。
（付記７） 前記バッファ層は、
下部と、
前記下部の上に形成され、かつ前記下部よりも前記不純物の濃度が高い上部とを有することを特徴とする付記６に記載の化合物半導体装置。
（付記８） 前記電子走行層に形成されたリセスと、
前記リセスに形成された化合物半導体のコンタクト層とを更に有し、
前記コンタクト層の上に前記ソース電極が形成されたことを特徴とする付記１に記載の化合物半導体装置。
（付記９） 前記ゲート電極のゲート長は１２０nm以下であることを特徴とする付記１乃至付記８のいずれかに記載の化合物半導体装置。
（付記１０） 基板と、
前記基板の上に形成され、捕獲準位を形成する不純物がドープされた窒化物半導体の電子走行層と、
前記電子走行層の上に形成された障壁層と、
前記電子走行層の上方において互いに間隔をおいて形成されたソース電極、ドレイン電極、及びゲート電極とを備えた化合物半導体装置を有し、
前記電子走行層は、下から順に、前記電子走行層は、下から順に、第１の導電型領域と、前記第１の導電型領域よりも電子濃度が高い第２の導電型領域と、前記不純物の濃度よりも電子濃度が低く、かつ前記電子走行層の上面に接する第３の導電型領域を有する電源装置。
（付記１１） 基板と、
前記基板の上に形成され、捕獲準位を形成する不純物がドープされた窒化物半導体の電子走行層と、
前記電子走行層の上に形成された障壁層と、
前記電子走行層の上方において互いに間隔をおいて形成されたソース電極、ドレイン電極、及びゲート電極とを備えた化合物半導体装置を有し、
前記電子走行層は、下から順に、前記電子走行層は、下から順に、第１の導電型領域と、前記第１の導電型領域よりも電子濃度が高い第２の導電型領域と、前記不純物の濃度よりも電子濃度が低く、かつ前記電子走行層の上面に接する第３の導電型領域とを有する増幅器。
１…化合物半導体装置、２…SiC基板、３…電子走行層、４…中間層、５…障壁層、６…キャップ層、７…ソース電極、８…ドレイン電極、９…ゲート電極、１０…絶縁層、１１…二次元電子ガス、２１…基板、２２…核形成層、２３…バッファ層、２３ａ…下部、２３ｂ…上部、２４…電子走行層、２４ａ…下部、２４ｂ…上部、２４ｘ…捕獲準位、２５…中間層、２６…障壁層、２７…キャップ層、２８…素子分離領域、３０…第１のレジスト層、３１…第１の開口、３２…第２の開口、３７…第２のレジスト層、３８…第３のレジスト層、３８ａ…開口、４０…金属積層膜、４０ａ…ソース電極、４０ｂ…ドレイン電極、４２…絶縁層、４２ａ…開口、４３…第４のレジスト層、４３ａ…開口、４５…第５のレジスト層、４５ａ…開口、４６…第６のレジスト層、４６ａ…開口、４７…第７のレジスト層、４７ａ…開口、４９…金属積層膜、４９ａ…ゲート電極、５０、６０、８０、９０…化合物半導体装置、７０…化合物半導体層、８５…リセス、８６…コンタクト層、１００…ディスクリートパッケージ、１０１…HEMTチップ、１０２…樹脂、１０３…ゲートパッド、１０４…ドレインパッド、１０５…ソースパッド、１０７…ダイアタッチ材、１１０…ゲートリード、１１１ａ…ランド、１１１…ドレインリード、１１２…ソースリード、１１４…金属ワイヤ、２００…PFC回路、２０１…ダイオード、２０２…チョークコイル、２０３、２０４…コンデンサ、２０５…ダイオードブリッジ、２０６…交流電源、３０１…一次側回路、３０２…二次側回路、３０３…トランス、３０４…フルブリッジインバータ回路、３０２ａ、３０２ｂ、３０２ｃ…スイッチ素子、４００…高周波増幅器、４０１…ディジタル・プレディストーション回路、４０２、４０３…ミキサ、４０４…パワーアンプ。

Claims (6)

  1. 基板と、
    前記基板の上に形成され、捕獲準位を形成する不純物がドープされた窒化物半導体の電子走行層と、
    前記電子走行層の上に形成された障壁層と、
    前記電子走行層の上方において互いに間隔をおいて形成されたソース電極、ドレイン電極、及びゲート電極とを有し、
    前記電子走行層は、下から順に、第１の導電型領域と、前記第１の導電型領域よりも電子濃度が高い第２の導電型領域と、前記不純物の濃度よりも電子濃度が低く、かつ前記電子走行層の上面に接する第３の導電型領域とを有し、
    前記基板の上に形成され、前記不純物がドープされたバッファ層と、
    前記バッファ層の上に形成され、前記電子走行層よりも伝導帯の高さが高い化合物半導体層とを更に有し、
    前記化合物半導体層の上に前記電子走行層が形成されたことを特徴とする化合物半導体装置。
  2. 前記電子走行層は、
    下部と、
    前記下部の上に形成され、かつ前記下部よりも前記不純物の濃度が低い上部とを有することを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記不純物の濃度プロファイルは、前記基板寄りの第１のプロファイルと、前記第１のプロファイルよりもピーク濃度が低い前記障壁層寄りの第２のプロファイルとを有することを特徴とする請求項１に記載の化合物半導体装置。
  4. 前記電子走行層に形成されたリセスと、
    前記リセスに形成された化合物半導体のコンタクト層とを更に有し、
    前記コンタクト層の上に前記ソース電極が形成されたことを特徴とする請求項１に記載の化合物半導体装置。
  5. 基板と、
    前記基板の上に形成され、捕獲準位を形成する不純物がドープされた窒化物半導体の電子走行層と、
    前記電子走行層の上に形成された障壁層と、
    前記電子走行層の上方において互いに間隔をおいて形成されたソース電極、ドレイン電極、及びゲート電極とを備えた化合物半導体装置を有し、
    前記電子走行層は、下から順に、第１の導電型領域と、前記第１の導電型領域よりも電子濃度が高い第２の導電型領域と、前記不純物の濃度よりも電子濃度が低く、かつ前記電子走行層の上面に接する第３の導電型領域とを有し、
    前記基板の上に形成され、前記不純物がドープされたバッファ層と、
    前記バッファ層の上に形成され、前記電子走行層よりも伝導帯の高さが高い化合物半導体層とを更に有し、
    前記化合物半導体層の上に前記電子走行層が形成されたことを特徴とする電源装置。
  6. 基板と、
    前記基板の上に形成され、捕獲準位を形成する不純物がドープされた窒化物半導体の電子走行層と、
    前記電子走行層の上に形成された障壁層と、
    前記電子走行層の上方において互いに間隔をおいて形成されたソース電極、ドレイン電極、及びゲート電極とを備えた化合物半導体装置を有し、
    前記電子走行層は、下から順に、第１の導電型領域と、前記第１の導電型領域よりも電子濃度が高い第２の導電型領域と、前記不純物の濃度よりも電子濃度が低く、かつ前記電子走行層の上面に接する第３の導電型領域とを有し、
    前記基板の上に形成され、前記不純物がドープされたバッファ層と、
    前記バッファ層の上に形成され、前記電子走行層よりも伝導帯の高さが高い化合物半導体層とを更に有し、
    前記化合物半導体層の上に前記電子走行層が形成されたことを特徴とする増幅器。
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