WO2009119479A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2009119479A1
WO2009119479A1 PCT/JP2009/055611 JP2009055611W WO2009119479A1 WO 2009119479 A1 WO2009119479 A1 WO 2009119479A1 JP 2009055611 W JP2009055611 W JP 2009055611W WO 2009119479 A1 WO2009119479 A1 WO 2009119479A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive layer
type conductive
type
layer
semiconductor device
Prior art date
Application number
PCT/JP2009/055611
Other languages
English (en)
French (fr)
Inventor
岡本　康宏
一樹 大田
井上　隆
宮本　広信
中山　達峰
安藤　裕二
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2010505618A priority Critical patent/JP5494474B2/ja
Priority to US12/735,817 priority patent/US8426895B2/en
Publication of WO2009119479A1 publication Critical patent/WO2009119479A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same.
  • FIG. 8 schematically shows the semiconductor structure of a vertical GaN field effect transistor (hereinafter referred to as a vertical GaN FET).
  • the vertical GaN FET shown in FIG. 8 is disclosed, for example, in Non-Patent Document 1.
  • the vertical GaN FET shown in FIG. 8 has an n-type GaN layer (102) on a high concentration n-type GaN layer (101) and a p-type GaN layer (103) on it, and an n-type GaN layer on it.
  • a GaN layer (104) on which there is an ohmic contact source electrode (111).
  • a drain electrode (113) in ohmic contact on the heavily doped n-type GaN layer (101) exposed by removing the semiconductor layer.
  • a gate electrode (112) in contact with the exposed side surface of the n-type GaN layer (104) and the p-type GaN layer (103) via the gate insulating film (121).
  • the vertical GaN FET shown in FIG. 8 changes the concentration of electrons stored at the interface between the p-type GaN layer (103) and the gate insulating film (121) using a voltage applied to the gate electrode (112). Then, the current flowing between the source electrode (111) and the drain electrode (113) is controlled to perform the vertical FET operation.
  • FIG. 9 is a band energy distribution diagram of the vertical GaN FET shown in FIG.
  • the line between AB shown in FIG. 9 corresponds to the line between AB shown in FIG.
  • Vds shown in FIG. 9 indicates a drain voltage.
  • the thickness of the p-type GaN layer (103) is represented by Lch, and the impurity concentration is represented by Na.
  • the thickness of the n-type GaN layer (102) is represented by Ldr
  • the impurity concentration is represented by Nd.
  • the spread (depletion layer width) of the depletion layer from the pn junction surface of these semiconductor layers is denoted as x p and x n , respectively. Since the charges in the depletion layers of the p-type GaN layer (103) and the n-type GaN layer (102) are equal, the following equation (1) holds.
  • Breakdown voltage of the vertical GaN FET shown in FIG. 8; V B is designed with the thickness of the n-type GaN layer (102). That is, assuming that the breakdown electric field of GaN is Ecrit, the following formula (2) is obtained under the condition that the n-type GaN layer (102) is completely depleted.
  • V B Ecrit ⁇ Ldr equation (2)
  • R ON of the vertical GaN FET shown in FIG. 8 can be approximately expressed by the following equation (3).
  • Patent Document 2 a document disclosed about a technique for realizing a low-resistance buffer layer in an electronic device (element for power electronics) operated by passing current to the SiC substrate and each nitride semiconductor layer (for example, Patent Document 2) reference).
  • Patent Document 3 there is a document disclosed about a nitride semiconductor having a small resistance of an element and a high operating voltage (for example, see Patent Document 3).
  • Patent Documents 1 to 4 disclose the technology relating to a semiconductor device formed of a nitride semiconductor layer, the description on suppressing the occurrence of the above-mentioned punch-through phenomenon and the necessity thereof are also disclosed. Not suggested.
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device capable of suppressing the occurrence of the punch-through phenomenon, which is the problem described above, and a method of manufacturing the same. .
  • the present invention has the following features.
  • the semiconductor device is There is a first n-type conductive layer on the substrate, a p-type conductive layer on it, a second n-type conductive layer on it, and the first n-type conductive layer on the lower surface of the substrate
  • the semiconductor device is There is a first n-type conductive layer on the substrate, a p-type conductive layer on it, a second n-type conductive layer on it, and the first n-type conductive layer on the lower surface of the substrate
  • a method of manufacturing a semiconductor device is Forming a first n-type conductive layer, a p-type conductive layer, and a second n-type conductive layer on the substrate;
  • a drain electrode is formed on the lower surface of the substrate to be connected to the first n-type conductive layer,
  • a source electrode is formed on the upper surface of the substrate to be in ohmic contact with the second n-type conductive layer,
  • a gate electrode is connected to the first n-type conductive layer, the p-type conductive layer, and the second n-type conductive layer through an insulating film, and the gate electrode and the source electrode are alternately arranged.
  • the p-type conductive layer is characterized by containing In.
  • a method of manufacturing a semiconductor device is Forming a first n-type conductive layer, a p-type conductive layer, and a second n-type conductive layer on the substrate;
  • a drain electrode is formed on the lower surface of the substrate to be connected to the first n-type conductive layer,
  • a source electrode is formed on the upper surface of the substrate to be in ohmic contact with the second n-type conductive layer,
  • a gate electrode is connected to the first n-type conductive layer, the p-type conductive layer, and the second n-type conductive layer through an insulating film, and the gate electrode and the source electrode are alternately arranged.
  • the p-type conductive layer is configured to have a positive polarization charge on the side of the first n-type conductive layer and a negative polarization charge on the side of the second n-type conductive layer.
  • the semiconductor device in the present embodiment has a first n-type conductive layer (2 ′) on a substrate (1 ′), a p-type conductive layer (3 ′) on it, and a second n-type conductive layer on it. And a drain electrode (13 ′) connected to the first n-type conductive layer (2 ′) on the lower surface of the substrate (1 ′).
  • a gate electrode (12 ') in contact with the layer (4') through the insulating film (21 ') is alternately arranged
  • the conductive layer (3 ') is characterized by including In.
  • the semiconductor device in the present embodiment includes the first n-type conductive layer (2 ′) on the substrate (1 ′), and the p-type conductive layer (3 ′) on the first n-type conductive layer (2 ′).
  • the drain electrode (13 ') connected to the first n-type conductive layer (2') on the lower surface of the substrate (1 ') and on the upper surface of the substrate (1')
  • the gate electrode (12 ') in contact with the first conductive layer (4') through the insulating film (21 '), and the gate electrode (12') and the source electrode (11 ') are alternately arranged,
  • the p-type conductive layer (3 ′) is characterized in that a positive polarization charge exists on the first n-
  • the band energy is raised by the polarization charge of the p-type conductive layer (3 ′), the spread of the depletion layer due to the application of the drain voltage is suppressed, and the occurrence of the punch through phenomenon is suppressed. It becomes possible.
  • the semiconductor device of the present embodiment will be described in detail with reference to the attached drawings.
  • FIG. 2 schematically shows the semiconductor structure of the vertical GaN FET to be the semiconductor device of this embodiment.
  • an n-type GaN layer (2), a p-type InGaN layer (3), and an n-type GaN layer (4) are sequentially formed on an n-type substrate (1) of Si or the like. There is. Below the n-type substrate (1) is a drain electrode (13) in ohmic contact. There is also an ohmic contact source electrode (11) on the n-type GaN layer (4). In addition, there is a gate electrode (12) in contact with the n-type GaN layer (4), the p-type InGaN layer (3), and the n-type GaN layer (2) through the gate insulating film (21). In the vertical GaN FET of this embodiment, the gate electrodes (12) and the source electrodes (11) are alternately arranged in a plane.
  • FIG. 3 is a band energy distribution diagram of the vertical GaN FET of this embodiment.
  • the line between A and B shown in FIG. 3 corresponds to the line between A and B shown in FIG. Further, Vds shown in FIG. 3 indicates a drain voltage.
  • the vertical GaN FET according to the present embodiment by forming the p-type InGaN layer (3) on the n-type GaN layer (2), the positive (+), Negative (-) polarization charge is generated at the upper interface. Assuming that this polarization charge density is Np, the thickness Lch of the p-type InGaN layer (3) in consideration of the punch-through suppression is expressed by the following equation (5).
  • Nd represents the impurity concentration of the n-type GaN layer (2).
  • Na represents the impurity concentration of the p-type InGaN layer (3).
  • x n represents the depletion layer width of the n-type GaN layer (2).
  • band energy is raised by polarization charges generated in the p-type InGaN layer (3), and the spread of the depletion layer due to the application of the drain voltage can be suppressed. Therefore, thinning of the p-type InGaN layer (3) can be realized while suppressing the occurrence of the punch-through phenomenon.
  • the vertical GaN FET of this embodiment can make the p-type InGaN layer (3) thinner than the semiconductor device shown in FIG. 8 related to the present invention, and can realize the reduction of on-resistance. . Further, in the vertical GaN FET according to the present embodiment, since the p-type InGaN layer (3) with In added is used as the p-type layer, high concentration is possible, and the occurrence of punch-through phenomenon is suppressed. The p-type InGaN layer (3) can be thinned to realize on-resistance reduction.
  • a semiconductor layer is formed on an n-type substrate (1) made of conductive Si by, for example, a molecular beam epitaxy (MBE) growth method.
  • the semiconductor layer formed by this method is, in order from the n-type substrate (1) side, an n-type GaN drift layer (2) (film thickness 1 mm, doping concentration 1 ⁇ 10 17 cm ⁇ 3 ), p-type In 0.2 Ga 0.8 N
  • the channel layer 3 film thickness 0.1 mm, doping concentration 5 ⁇ 10 18 cm ⁇ 3
  • the n-type GaN cap layer 4 film thickness 0.1 mm, doping concentration 5 ⁇ 10 17 cm ⁇ 3
  • a metal such as Ti / Al is vapor deposited on the lower portion of the n-type substrate (1) and the upper portion of the n-type GaN layer (4) to form a source electrode (11) and a drain electrode (13). And make an ohmic contact by annealing at 650.degree.
  • a part of the epitaxial layer structure (2, 3, 4) is removed by etching until the n-type GaN drift layer (2) is exposed, for example, after forming Al 2 O 3 as a gate insulating film (21)
  • a metal such as Ni / Au is vapor deposited to form a gate electrode (12).
  • the vertical GaN FET shown in FIG. 2 is manufactured.
  • the above-described vertical GaN FET is an example, and the form of the ohmic electrode is not limited to the form described above, and any form is applicable.
  • the source electrode (11) is formed on the top of the n-type GaN layer (4) in the above embodiment, the n-type conductivity is formed in part of the p-type InGaN layer (3) by ion implantation or the like. It is also possible to form the source electrode (11) in contact with both the n-type region and the p-type region.
  • the drain electrode (13) is formed on the back surface of the n-type substrate (1), but the drain electrode (13) is formed to be connected to the n-type GaN layer (2) through a via hole or the like. Is also possible.
  • the p-type InGaN layer (3) is positive on the n-type GaN layer (2) side and negative on the n-type GaN layer (4) side, as shown in FIGS. If it is possible to generate polarization charge in the p-type InGaN layer (3), the polarization charge of the n-type GaN layer (2, 4) and the p-type InGaN layer (3)
  • the composition is not particularly limited, and any composition can be applied.
  • each layer (2 to 4) constituting the vertical GaN FET described above is not limited to the embodiment described above, and for example, the n-type GaN layer (2) shown in FIG. 2 and FIG. x Ga 1-x N (where x is 0 ⁇ x ⁇ 1), and the p-type InGaN layer (3) is In y Ga 1-y N (where y is 0 ⁇ y ⁇ 1) It is also possible to construct the n-type GaN layer (4) so as to constitute Al z Ga 1-z N (where z is 0 ⁇ z ⁇ 1).
  • the compositions of the n-type GaN layer (2) and the p-type InGaN layer (3) are different in composition, and positive (+) and upper side are formed at the lower interface of the p-type InGaN layer (3).
  • band energy is raised by polarization charges generated in the p-type InGaN layer (3), making it possible to realize thinning of the p-type InGaN layer (3) in a state where the occurrence of punch through phenomenon is suppressed. .
  • the second embodiment is characterized in that the n-type InGaN layer (5) and the p-type InGaN layer (3) have the same composition, as shown in FIG. As a result, it is possible to prevent a notch from being generated at the interface between the n-type InGaN layer (5) and the p-type InGaN layer (3).
  • the second embodiment will be described in detail with reference to FIGS. 4 and 5.
  • FIG. 4 schematically shows the semiconductor structure of the vertical GaN FET to be the semiconductor device of this embodiment.
  • an n-type InGaN layer (5), a p-type InGaN layer (3), and an n-type GaN layer (4) are sequentially formed on an n-type substrate (1) such as Si.
  • n-type substrate (1) such as Si.
  • a drain electrode (13) in ohmic contact.
  • ohmic contact source electrode (11) on the n-type GaN layer (4).
  • gate electrode (12) in contact with the n-type GaN layer (4), the p-type InGaN layer (3), and the n-type InGaN layer (5) through the gate insulating film (21).
  • the gate electrodes (12) and the source electrodes (11) are alternately arranged in a plane.
  • FIG. 5 is a band energy distribution diagram of the vertical GaN FET of this embodiment.
  • the composition of the n-type InGaN layer (5) and the p-type InGaN layer (3) is the same, so as in the first embodiment, the p-type InGaN layer The suppression effect of the punch through phenomenon by the polarization charge generated in 3) can not be obtained.
  • the p-type InGaN layer (3) in which In is added is used for the p-type layer, high concentration can be achieved, and the p-type InGaN layer (3) can be thin while suppressing the occurrence of punch through phenomenon. To reduce on-resistance.
  • a semiconductor layer is formed on an n-type substrate (1) made of conductive Si by, for example, a molecular beam epitaxy (MBE) growth method.
  • the semiconductor layer formed by this method is, in order from the n-type substrate (1) side, an n-type In 0.2 GaN drift layer (5) (film thickness 1 mm, doping concentration 1 ⁇ 10 17 cm ⁇ 3 ), p-type In 0.2 Ga 0.8 N channel layer (3) (film thickness 0.1 mm, doping concentration 5 ⁇ 10 18 cm -3 ), n-type GaN cap layer (4) (film thickness 0.1 mm, doping concentration 5 ⁇ 10 17 cm -3 ) .
  • MBE molecular beam epitaxy
  • a metal such as Ti / Al is vapor deposited on the lower portion of the n-type substrate (1) and the upper portion of the n-type GaN layer (4) to form a source electrode (11) and a drain electrode (13). And make an ohmic contact by annealing at 650.degree.
  • the vertical GaN FET shown in FIG. 4 is manufactured.
  • the above-described vertical GaN FET is an example, and the form of the ohmic electrode is not limited to the form described above, and any form is applicable.
  • the source electrode (11) is formed on the top of the n-type GaN layer (4) in the above embodiment, the n-type conductivity is formed in part of the p-type InGaN layer (3) by ion implantation or the like. It is also possible to form the source electrode (11) in contact with both the n-type region and the p-type region.
  • the drain electrode (13) is formed on the back surface of the n-type substrate (1), but the drain electrode (13) is formed to be connected to the n-type InGaN layer (5) through a via hole or the like. Is also possible.
  • each layer (3 to 5) constituting the above-described vertical GaN FET is not limited to the above-described embodiment, and, for example, the n-type InGaN layer (5) and p shown in FIGS.
  • InGaN layer (3) is composed of In y Ga 1-y N (where y is 0 ⁇ y ⁇ 1), and n-type GaN layer (4) is Al z Ga 1-z N (where z is Can also be constructed to consist of 0 ⁇ z ⁇ 1).
  • the n-type InGaN layer (5) and the p-type InGaN layer (3) have the same composition, and the n-type InGaN layer (5) and the p-type InGaN Notches were not generated at the interface with the layer (3).
  • a composition modulation layer (6) in which the composition changes continuously or stepwise between the n-type Gan layer (2) and the p-type InGan layer (3).
  • the polarization charge generated in the p-type InGaN layer (3) has the effect of suppressing the punch-through phenomenon, and the n-type GaN layer (2) and the p-type InGaN layer (3) It is possible not to generate a notch between them.
  • the third embodiment will be described in detail with reference to FIGS. 6 and 7.
  • FIG. 6 schematically shows the semiconductor structure of the vertical GaN FET to be the semiconductor device of the present embodiment.
  • the vertical GaN FET according to the present embodiment includes the composition modulation layer (6) between the n-type GaN layer (2) and the p-type InGaN layer (3) constituting the vertical GaN FET according to the first embodiment. It is the inserted configuration.
  • the composition modulation layer (6) is a layer whose composition changes continuously or stepwise.
  • FIG. 6 shows a configuration in which the n-type composition modulation layer (6) is inserted.
  • FIG. 7 is a band energy distribution diagram of the vertical GaN FET of this embodiment. Since the sum of positive polarization charges generated by the n-type composition modulation layer (6) and the p-type InGaN layer (3) is equal, polarization charges generated in the p-type InGaN layer (3) are the same as in the first embodiment. The effect of suppressing the punch-through phenomenon due to Furthermore, in the vertical GaN FET according to the present embodiment, since the n-type composition modulation layer (6) is inserted, there is no notch between the p-type InGaN layer (3) and the n-type GaN layer (2). A lower resistance can be realized than in the embodiment of.
  • a semiconductor layer is formed on an n-type substrate (1) made of conductive Si by, for example, a molecular beam epitaxy (MBE) growth method.
  • the semiconductor layer formed by this method is, in order from the n-type substrate (1) side, an n-type GaN drift layer (2) (film thickness 1 mm, doping concentration 1 ⁇ 10 17 cm ⁇ 3 ), n-type composition modulation layer (6 (Film thickness 50 nm, doping concentration 1 ⁇ 10 17 cm -3 ), p-type In 0.2 Ga 0.8 N channel layer (3) (film thickness 0.1 mm, doping concentration 5 ⁇ 10 18 cm -3 ), n-type GaN cap The layer (4) (film thickness 0.1 mm, doping concentration 5 ⁇ 10 17 cm ⁇ 3 ) is obtained.
  • a metal such as Ti / Al is vapor deposited on the lower portion of the n-type substrate (1) and the upper portion of the n-type GaN layer (4) to form a source electrode (11) and a drain electrode (13). And make an ohmic contact by annealing at 650.degree.
  • part of the epitaxial layer structure (2, 6, 3, 4) is removed by etching until the n-type GaN drift layer (2) is exposed, and, for example, Al 2 O 3 is formed as a gate insulating film (21) After that, a metal such as Ni / Au, for example, is deposited to form a gate electrode (12).
  • a metal such as Ni / Au, for example, is deposited to form a gate electrode (12).
  • the form of the ohmic electrode is not limited to the form described above, and any form is applicable.
  • the source electrode (11) is formed on the top of the n-type GaN layer (4) in the above embodiment, the n-type conductivity is formed in part of the p-type InGaN layer (3) by ion implantation or the like. It is also possible to form the source electrode (11) in contact with both the n-type region and the p-type region.
  • the drain electrode (13) is formed on the back surface of the n-type substrate (1), but the drain electrode (13) is formed to be connected to the n-type InGaN layer (5) through a via hole or the like. Is also possible.
  • the composition modulation layer (6) has been described as n-type in the above embodiment, similar effects can be obtained with p-type.
  • the semiconductor device of this embodiment has the following features.
  • the semiconductor device of this embodiment has a first n-type conductive layer (2 or 5) on a substrate (1), a p-type conductive layer (3) on it, and a second n-type conductive layer thereon
  • a conductive layer (4) the drain electrode (13) connected to the first n-type conductive layer (2 or 5) on the lower surface of the substrate (1), and the second n-type on the upper surface of the substrate (1)
  • the gate electrode (12) and the source electrode (11) are alternately arranged
  • the p-type conductive layer (3) contains In. It is characterized by comprising.
  • the p-type conductive layer (3) is a positive and second n-type conductive layer on the first n-type conductive layer (2) side. (4) A negative polarization charge is present on the side. Further, the semiconductor device of the present embodiment is characterized in that the first n-type conductive layer (2) and the p-type conductive layer (3) have different compositions.
  • the composition of the first n-type conductive layer (2) includes Al x Ga 1-x N (where x is 0 ⁇ x ⁇ 1), and p-type conductivity
  • the composition of the layer (3) is characterized in that it contains In y Ga 1 -y N (where y is 0 ⁇ y ⁇ 1).
  • the first n-type conductive layer (5) and the p-type conductive layer (3) have the same composition. It is characterized by In the semiconductor device of the present embodiment, the composition of the first n-type conductive layer (5) and the p-type conductive layer (3) is In y Ga 1 -y N (where y is 0). It is characterized by including ⁇ y ⁇ 1).
  • the composition is continuous or stepwise between the first n-type conductive layer (2) and the p-type conductive layer (3). Characterized in that the composition modulation layer (6) is changed. Furthermore, in the semiconductor device of the present embodiment, the composition modulation layer (6) is characterized in that it is an n-type or p-type composition modulation layer.
  • the thickness of the p-type conductive layer (3) is Lch
  • the impurity concentration is Na
  • the thickness of the first n-type conductive layer (2 or 5) is Ldr
  • the impurity concentration is In the case of Nd, the condition of Lch> Ldr ⁇ Nd / Na is satisfied.
  • the thickness of the p-type conductive layer (3) is Lch
  • the impurity concentration is Na
  • the thickness of the first n-type conductive layer (2) is Ldr
  • the impurity concentration is Nd.
  • the semiconductor device of the present embodiment described above it is possible to suppress the punch-through phenomenon and realize a vertical GaN FET with low on-resistance even in a low breakdown voltage region.
  • the present invention is applicable to vertical GaN FETs.
  • FIG. 2 is a diagram showing a band energy distribution of a semiconductor device related to the present invention.
  • V B the on-resistance; vertical breakdown voltage of GaN FET is a diagram predicted by the R ON, the relationship calculation.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　パンチスルー現象の発生を抑制することが可能な半導体装置を提供する。 　基板（1’）上に第１のｎ型導電層（2’）があり、その上にｐ型導電層（3’）があり、その上に第２のｎ型導電層（4’）があり、基板（1’）下面には第１のｎ型導電層（2’）と接続したドレイン電極（13’）があり、基板（1’）上面には第２のｎ型導電層（4’）とオーム性接触するソース電極（11’）と、第１のｎ型導電層（2’）、ｐ型導電層（3’）、第２のｎ型導電層（4’）に絶縁膜（21’）を介して接触するゲート電極（12’）があり、ゲート電極（12’）とソース電極（11’）とが交互に配置されており、ｐ型導電層（3’）は、Inを含んで構成することを特徴とする。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関するものである。
　まず、図８を参照しながら、本発明と関連する半導体装置について説明する。図８は、縦型GaN電界効果トランジスタ（以下、縦型GaN FETと表記する）の半導体構造を模式的に示したものである。なお、図８示す縦型GaN FETは、例えば、非特許文献１に開示されている。
　図８に示す縦型GaN FETは、高濃度ｎ型GaN層（101）の上にｎ型GaN層（102）があり、その上にｐ型GaN層（103）があり、その上にｎ型GaN層（104）があり、その上にオーム性接触するソース電極（111）がある。また、半導体層を除去して露出させた高濃度ｎ型GaN層（101）の上にオーム性接触するドレイン電極（113）がある。また、ｎ型GaN層（104）、ｐ型GaN層（103）の露出した側面にゲート絶縁膜（121）を介して接したゲート電極（112）がある。
　この図８に示す縦型GaN FETは、ｐ型GaN層（103）とゲート絶縁膜（121）との界面に蓄積される電子濃度を、ゲート電極（112）に印加する電圧を用いて変えることで、ソース電極（111）とドレイン電極（113）との間を流れる電流を制御し、縦型FET動作を行うことになる。
　図９は、図８に示す縦型GaN FETのバンドエネルギー分布図である。図９に示すA-B間の線は、図８に示すA-B間の線に相当する。また、図９に示すVdsは、ドレイン電圧を示す。ｐ型GaN層（103）の厚さをLch、不純物濃度をNaと表す。また、ｎ型GaN層（102）の厚さをLdr、不純物濃度をNdと表す。また、これらの半導体層のpn接合面からの空乏層の広がり（空乏層幅）を、それぞれxp，xnと表す。ｐ型GaN層（103）とｎ型GaN層（102）の空乏層中の電荷は等しいので、以下の式（１）が成り立つ。
　xp×Na＝xn×Nd・・・式（１）
　図８に示す縦型GaN FETの耐圧；VBは、ｎ型GaN層（102）の厚さで設計する。即ち、GaNの破壊電界をEcritとすると、ｎ型GaN層（102）が完全に空乏化する条件において、以下の式（２）となる。
　VB＝Ecrit×Ldr・・・式（２）
　また、図８に示す縦型GaN FETのオン抵抗；RONは、近似的に、以下の式（３）で表すことができる。
　RON∝1/（Lch+Ldr）・・・式（３）
　図１０は、上述した式（２）、式（３）の関係式で算出した耐圧；VBと、オン抵抗；RONと、の関係を示す図である。図１０において横軸は、耐圧；VB（V）を示し、縦軸は、オン抵抗；RON（mΩcm2）を示す。図１０に示すように、耐圧；VB＝10３（V）以上の領域では、Ldrを小さくすることで耐圧；VBが下がると同時にオン抵抗；RONも下がっており、GaN理論限界に近い相関が認められる。耐圧；VB＝10３（V）以下の領域では、Ldrを小さくすることで耐圧；VBは下がるが、Lchは一定しているため、ｐ型GaN層（103）の抵抗が支配的となり、オン抵抗；RONは一定の値となる。このVB＝10３（V）以下の領域でのオン抵抗；RONを低減するためには、Lchを小さくすることが有効的である。しかし、ｐ型GaN層（103）中の空乏層がｐ型GaN層（103）全域に到達すると、パンチスルー現象により空間電荷制限電流が流れ、オフ動作を維持できなくなる。即ち、正常なスイッチング動作を維持するためには、Lch＞xpの関係が必要であり、式（１）と併せて以下の式（４）でLchの下限が決まることになる。
　Lch＞xn×Nd/Na・・・式（４）
　なお、図８に示す半導体構造でデバイスのオン抵抗；RONを低減する場合には、VB＝10３（V）以下の低耐圧領域では、パンチスルー現象の発生により、ｐ型GaN層（103）の薄層化によるオン抵抗低減に限界がある。
　特に、ｐ型GaN層（103）の場合、高濃度化が困難（1017cm-3程度）であるため、ｐ型GaN層（103）の空乏層幅；xpが大きくなり、ｐ型GaN層（103）の薄層化によるオン抵抗低減に限界がある。
　このようなことから、パンチスルー現象の発生を抑制することが可能な半導体装置の開発が必要視されることになる。
　なお、本発明より先に出願された先行技術文献として、窒化物化合物半導体を用いた電界効果トランジスタにおいて、チップ面積が小さく高耐圧動作を可能とする技術について開示された文献がある（例えば、特許文献１参照）。
　また、電流をSiC基板および各窒化物半導体層に通過させて動作させる電子デバイス（パワーエレクトロニクス用素子）において、低抵抗なバッファ層を実現する技術について開示された文献がある（例えば、特許文献２参照）。
　また、素子の抵抗が小さく、動作電圧の高い窒化物半導体について開示された文献がある（例えば、特許文献３参照）。
　また、半導体層の積層により生ずる分極を低減し、キャリアが円滑に移動できるメサ部を有し、電気抵抗の低い半導体素子について開示された文献がある（例えば、特許文献４参照）。
特開２００７－１４２２４３号公報 特開２００７－１３４５１７号公報 特開２００７－５９７１９号公報 特開２００６－３２４２７９号公報 H.Otake et al. Japanese Journal of Applied Physics, Vol.46, No.25, 2007, pp. L599-L601
　なお、上記特許文献１～４には、窒化物半導体層で構成する半導体装置に関する技術について開示されているが、上述したパンチスルー現象の発生を抑制する点については何ら記載もその必要性についても示唆されていない。
　本発明は、上記事情に鑑みてなされたものであり、上述した課題である、パンチスルー現象の発生を抑制することが可能な半導体装置及びその製造方法を提供することを目的とするものである。
　かかる目的を達成するために、本発明は、以下の特徴を有することとする。
　＜半導体装置＞
　本発明にかかる半導体装置は、
　基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、Inを含んで構成することを特徴とする。
　本発明にかかる半導体装置は、
　基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在することを特徴とする。
　＜半導体装置の製造方法＞
　本発明にかかる半導体装置の製造方法は、
　基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
　前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
　前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
　前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
　前記ｐ型導電層は、Inを含んで構成することを特徴とする。
　本発明にかかる半導体装置の製造方法は、
　基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
　前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
　前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
　前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
　前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在するように構成することを特徴とする。
　本発明によれば、パンチスルー現象の発生を抑制することが可能となる。
　＜本実施形態の半導体装置の概要＞
　まず、図１を参照しながら、本実施形態の半導体装置の概要について説明する。
　本実施形態における半導体装置は、基板（1’）上に第１のｎ型導電層（2’）があり、その上にｐ型導電層（3’）があり、その上に第２のｎ型導電層（4’）があり、基板（1’）下面には第１のｎ型導電層（2’）と接続したドレイン電極（13’）があり、基板（1’）上面には第２のｎ型導電層（4’）とオーム性接触するソース電極（11’）と、第１のｎ型導電層（2’）、ｐ型導電層（3’）、第２のｎ型導電層（4’）に絶縁膜（21’）を介して接触するゲート電極（12’）があり、ゲート電極（12’）とソース電極（11’）とが交互に配置されており、ｐ型導電層（3’）は、Inを含んで構成することを特徴とする。これにより、ｐ型導電層（3’）の高濃度化が可能となり、パンチスルー現象の発生を抑制することが可能となる。
　また、本実施形態における半導体装置は、基板（1’）上に第１のｎ型導電層（2’）があり、その上にｐ型導電層（3’）があり、その上に第２のｎ型導電層（4’）があり、基板（1’）下面には第１のｎ型導電層（2’）と接続したドレイン電極（13’）があり、基板（1’）上面には第２のｎ型導電層（4’）とオーム性接触するソース電極（11’）と、第１のｎ型導電層（2’）、ｐ型導電層（3’）、第２のｎ型導電層（4’）に絶縁膜（21’）を介して接触するゲート電極（12’）があり、ゲート電極（12’）とソース電極（11’）とが交互に配置されており、ｐ型導電層（3’）は、第１のｎ型導電層（2’）側に正、第２のｎ型導電層（4’）側に負の分極電荷が存在することを特徴とする。
　これにより、本実施形態における半導体装置は、ｐ型導電層（3’）の分極電荷でバンドエネルギーが持ち上がり、ドレイン電圧の印加による空乏層の広がりを抑え、パンチスルー現象の発生を抑制することが可能となる。以下、添付図面を参照しながら、本実施形態の半導体装置について詳細に説明する。
　（第１の実施形態）
　＜半導体装置の構成＞
　まず、図２を参照しながら、本実施形態の半導体装置の構成について説明する。なお、図２は、本実施形態の半導体装置となる縦型GaN FETの半導体構造を模式的に示したものである。
　本実施形態の縦型GaN FETは、Siなどのｎ型基板（1）上に、ｎ型GaN層（2）、ｐ型InGaN層（3）、ｎ型GaN層（4）が順次形成されている。また、ｎ型基板（1）の下にはオーム性接触するドレイン電極（13）がある。また、ｎ型GaN層（4）の上にはオーム性接触するソース電極（11）がある。また、ゲート絶縁膜（21）を介してｎ型GaN層（4）、ｐ型InGaN層（3）、ｎ型GaN層（2）と接するゲート電極（12）がある。なお、本実施形態の縦型GaN FETは、ゲート電極（12）とソース電極（11）とは平面的に交互に配置されている。
　図３は、本実施形態の縦型GaN FETのバンドエネルギー分布図である。図３に示すA-B間の線は、図２に示すA-B間の線に相当する。また、図３に示すVdsは、ドレイン電圧を示す。本実施形態の縦型GaN FETは、ｎ型GaN層（2）の上にｐ型InGaN層（3）を形成することで、ｐ型InGaN層（3）の下側界面に正（+）、上側界面に負（-）の分極電荷が発生する。この分極電荷密度をNpとすると、パンチスルー抑制を考慮したｐ型InGaN層（3）の厚さLchは、以下の式（5）で表される。
　Lch＞（xn×Nd-Np）/Na・・・式（５）
　但し、Nd；ｎ型GaN層（2）の不純物濃度を表す。Na；ｐ型InGaN層（3）の不純物濃度を表す。xn；ｎ型GaN層（2）の空乏層幅を表す。
　本実施形態の縦型GaN FETは、ｐ型InGaN層（3）に発生する分極電荷でバンドエネルギーが持ち上がり、ドレイン電圧の印加による空乏層の広がりを抑えることができる。このため、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）の薄層化を実現することができる。
　これにより、本実施形態の縦型GaN FETは、ｐ型InGaN層（3）を、本発明と関連する図８に示す半導体装置よりも薄くすることができ、オン抵抗低減を実現することができる。また、本実施形態の縦型GaN FETは、ｐ型層にInを添加したｐ型InGaN層（3）を用いているため、高濃度化が可能となり、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）を薄層化し、オン抵抗低減を実現することができる。
　＜半導体装置の製造方法＞
　次に、本実施形態の半導体装置となる縦型GaN FETの製造方法について説明する。
　まず、導電性Siで構成するｎ型基板（1）上に、例えば、分子線エピタキシ（Molecular Beam Epitaxy: MBE）成長法により半導体層を形成する。この方法で形成した半導体層は、ｎ型基板（1）側から順に、ｎ型GaNドリフト層（2）（膜厚1mm、ドーピング濃度1×1017cm-3）、ｐ型In0.2Ga0.8Nチャネル層（3）（膜厚0.1mm、ドーピング濃度5×1018cm-3）、ｎ型GaNキャップ層（4）（膜厚0.1mm、ドーピング濃度5×1017cm-3）となる。
　次に、ｎ型基板（1）の下部、および、ｎ型GaN層（4）の上部に、例えば、Ti/Alなどの金属を蒸着し、ソース電極（11）およびドレイン電極（13）を形成し、650℃でアニールを行うことでオーム性接触をとる。
　更に、エピタキシャル層構造（2，3，4）の一部をｎ型GaNドリフト層（2）が露出するまでエッチングにより除去し、例えば、Al2O3をゲート絶縁膜（21）として形成した後に、例えば、Ni/Auなどの金属を蒸着し、ゲート電極（12）を形成する。これにより、図２に示す縦型GaN FETを製造することになる。
　なお、上述した縦型GaN FETは、一例であり、オーム性電極の形態は上述した形態に限定するものではなくあらゆる形態が適用可能である。例えば、上記実施形態では、ソース電極（11）をｎ型GaN層（4）の上部に形成したが、ｐ型InGaN層（3）の一部にイオン注入などでｎ型導電性を形成し、ｎ型領域とｐ型領域との両方に接触するようにソース電極（11）を形成することも可能である。また、上記実施形態では、ドレイン電極（13）をｎ型基板（1）の裏面に形成したが、ビアホールなどでｎ型GaN層（2）と接続するようにドレイン電極（13）を形成することも可能である。
　また、上述した縦型GaN FETにおいて、ｐ型InGaN層（3）は、図２、図３に示すように、ｎ型GaN層（2）側に正、ｎ型GaN層（4）側に負の分極電荷を発生させることにしたが、ｐ型InGaN層（3）において分極電荷を発生させることが可能であれば、ｎ型GaN層（2,4）とｐ型InGaN層（3）との組成は、特に限定するものではなく、あらゆる組成を適用することも可能である。
　また、上述した縦型GaN FETを構成する各層（2～4）の組成は、上述した実施形態に限定するものではなく、例えば、図２、図３に示すn型GaN層（2）をAlxGa1-xN（但し、ｘは、0≦x≦1）で構成し、ｐ型InGaN層（3）をInyGa1-yN（但し、ｙは、0＜y≦1）で構成し、ｎ型GaN層（4）をAlｚGa1-ｚN（但し、ｚは、0≦ｚ≦1）で構成するように構築することも可能である。
　（第２の実施形態）
　次に、第２の実施形態について説明する。
　第１の実施形態では、ｎ型GaN層（2）とｐ型InGaN層（3）との組成を異なる組成で構成し、ｐ型InGaN層（3）の下側界面に正（+）、上側界面に負（-）の分極電荷を発生させることにした。これにより、ｐ型InGaN層（3）に発生する分極電荷でバンドエネルギーが持ち上がり、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）の薄層化を実現することを可能にした。
　第２の実施形態では、図４に示すように、ｎ型InGaN層（5）とｐ型InGaN層（3）との組成を同じ組成で構成することを特徴とする。これにより、ｎ型InGaN層（5）とｐ型InGaN層（3）との境界面にノッチを発生させないようにすることが可能となる。以下、図４、図５を参照しながら、第２の実施形態について詳細に説明する。
　＜半導体装置の構成＞
　まず、図４を参照しながら、本実施形態の半導体装置の構成について説明する。なお、図４は、本実施形態の半導体装置となる縦型GaN FETの半導体構造を模式的に示したものである。
　本実施形態の縦型GaN FETは、Siなどのｎ型基板（1）上に、ｎ型InGaN層（5）、ｐ型InGaN層（3）、ｎ型GaN層（4）が順次形成されている。また、ｎ型基板（1）の下にはオーム性接触するドレイン電極（13）がある。また、ｎ型GaN層（4）の上にはオーム性接触するソース電極（11）がある。また、ゲート絶縁膜（21）を介してｎ型GaN層（4）、ｐ型InGaN層（3）、ｎ型InGaN層（5）と接するゲート電極（12）がある。なお、本実施形態の縦型GaN FETは、ゲート電極（12）とソース電極（11）とは平面的に交互に配置されている。
　図５は、本実施形態の縦型GaN FETのバンドエネルギー分布図である。本実施形態の縦型GaN FETの構成では、ｎ型InGaN層（5）とｐ型InGaN層（3）との組成が同じであるため、第１の実施形態のように、ｐ型InGaN層（3）に発生する分極電荷によるパンチスルー現象の抑制効果を得ることはできない。しかし、本実施形態の縦型GaN FETの構成では、ｎ型InGaN層（5）とｐ型InGaN層（3）との境界面にノッチが無く、低抵抗を実現することができる。また、ｐ型層にInを添加したｐ型InGaN層（3）を用いているため、高濃度化が可能となり、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）を薄層化し、オン抵抗低減を実現することができる。
　＜半導体装置の製造方法＞
　次に、本実施形態の縦型GaN FETの製造方法について説明する。
　まず、導電性Siで構成するｎ型基板（1）上に、例えば、分子線エピタキシ（Molecular Beam Epitaxy: MBE）成長法により半導体層を形成する。この方法で形成した半導体層は、ｎ型基板（1）側から順に、ｎ型In0.2GaNドリフト層（5）（膜厚1mm、ドーピング濃度1×1017cm-3）、ｐ型In0.2Ga0.8Nチャネル層（3）（膜厚0.1mm、ドーピング濃度5×1018cm-3）、ｎ型GaNキャップ層（4）（膜厚0.1mm、ドーピング濃度5×1017cm-3）となる。
　次に、ｎ型基板（1）の下部、および、ｎ型GaN層（4）の上部に、例えば、Ti/Alなどの金属を蒸着し、ソース電極（11）およびドレイン電極（13）を形成し、650℃でアニールを行うことでオーム性接触をとる。
　更に、エピタキシャル層構造（5，3，4）の一部をｎ型InGaNドリフト層（5）が露出するまでエッチングにより除去し、例えば、Al2O3をゲート絶縁膜（21）として形成した後に、例えば、Ni/Auなどの金属を蒸着し、ゲート電極（12）を形成する。これにより、図４に示す縦型GaN FETを製造することになる。
　なお、上述した縦型GaN FETは、一例であり、オーム性電極の形態は上述した形態に限定するものではなくあらゆる形態が適用可能である。例えば、上記実施形態では、ソース電極（11）をｎ型GaN層（4）の上部に形成したが、ｐ型InGaN層（3）の一部にイオン注入などでｎ型導電性を形成し、ｎ型領域とｐ型領域との両方に接触するようにソース電極（11）を形成することも可能である。また、上記実施形態では、ドレイン電極（13）をｎ型基板（1）の裏面に形成したが、ビアホールなどでｎ型InGaN層（5）と接続するようにドレイン電極（13）を形成することも可能である。
　また、上述した縦型GaN FETを構成する各層（3～5）の組成は、上述した実施形態に限定するものではなく、例えば、図４、図５に示すn型InGaN層（5）とｐ型InGaN層（3）とをInyGa1-yN（但し、ｙは、0＜y≦1）で構成し、ｎ型GaN層（4）をAlｚGa1-ｚN（但し、ｚは、0≦ｚ≦1）で構成するように構築することも可能である。
　（第３の実施形態）
　次に、第３の実施形態について説明する。
　第２の実施形態では、図４に示すように、ｎ型InGaN層（5）とｐ型InGaN層（3）との組成を同じ組成で構成し、ｎ型InGaN層（5）とｐ型InGaN層（3）との境界面にノッチを発生させないようにした。
　第３の実施形態では、図６に示すように、ｎ型Gan層（2）とｐ型InGan層（3）との間に、組成が連続的あるいは段階的に変化する組成変調層（6）を有して構成することを特徴とする。これにより、第１の実施形態と同様に、ｐ型InGaN層（3）に発生する分極電荷によるパンチスルー現象の抑制効果を得ると共に、ｎ型GaN層（2）とp型InGaN層（3）との間にノッチを発生させないようにすることが可能となる。以下、図６、図７を参照しながら、第３の実施形態について詳細に説明する。
　＜半導体装置の構成＞
　まず、図６を参照しながら、本実施形態の半導体装置の構成について説明する。なお、図６は、本実施形態の半導体装置となる縦型GaN FETの半導体構造を模式的に示したものである。
　本実施形態の縦型GaN FETは、第１の実施形態の縦型GaN FETを構成するｎ型GaN層（2）とｐ型InGaN層（3）との間に、組成変調層（6）を挿入した構成である。組成変調層（6）は、組成が連続的あるいは段階的に変化する層である。図６では、ｎ型組成変調層（6）を挿入した構成を示している。
　図７は、本実施形態の縦型GaN FETのバンドエネルギー分布図である。ｎ型組成変調層（6）およびｐ型InGaN層（3）により発生する正の分極電荷の総和は等しいので、第１の実施形態と同様に、ｐ型InGaN層（3）に発生する分極電荷によるパンチスルー現象の抑制効果を得ることができる。更に、本実施形態の縦型GaN FETは、ｎ型組成変調層（6）の挿入により、ｐ型InGaN層（3）とｎ型GaN層（2）との間のノッチが無いため、第１の実施形態よりも低抵抗を実現することができる。
　＜半導体装置の製造方法＞
　次に、本実施形態の縦型GaN FETの製造方法について説明する。
　まず、導電性Siで構成するｎ型基板（1）上に、例えば、分子線エピタキシ（Molecular Beam Epitaxy: MBE）成長法により半導体層を形成する。この方法で形成した半導体層は、ｎ型基板（1）側から順に、ｎ型GaNドリフト層（2）（膜厚1mm、ドーピング濃度1×1017cm-3）、ｎ型組成変調層（6）（膜厚50ｎm、ドーピング濃度1×1017cm-3）、ｐ型In0.2Ga0.8Nチャネル層（3）（膜厚0.1mm、ドーピング濃度5×1018cm-3）、ｎ型GaNキャップ層（4）（膜厚0.1mm、ドーピング濃度5×1017cm-3）となる。
　次に、ｎ型基板（1）の下部、および、ｎ型GaN層（4）の上部に、例えば、Ti/Alなどの金属を蒸着し、ソース電極（11）およびドレイン電極（13）を形成し、650℃でアニールを行うことでオーム性接触をとる。
　更に、エピタキシャル層構造（2，6，3，4）の一部をｎ型GaNドリフト層（2）が露出するまでエッチングにより除去し、例えば、Al2O3をゲート絶縁膜（21）として形成した後に、例えば、Ni/Auなどの金属を蒸着し、ゲート電極（12）を形成する。これにより、図６に示す縦型GaN FETを製造することになる。
　なお、上述した縦型GaN FETは、一例であり、オーム性電極の形態は上述した形態に限定するものではなくあらゆる形態が適用可能である。例えば、上記実施形態では、ソース電極（11）をｎ型GaN層（4）の上部に形成したが、ｐ型InGaN層（3）の一部にイオン注入などでｎ型導電性を形成し、ｎ型領域とｐ型領域との両方に接触するようにソース電極（11）を形成することも可能である。また、上記実施形態では、ドレイン電極（13）をｎ型基板（1）の裏面に形成したが、ビアホールなどでｎ型InGaN層（5）と接続するようにドレイン電極（13）を形成することも可能である。また、上記実施形態では、組成変調層（6）をｎ型として説明したが、p型でも同様の効果が得られることになる。
　＜本実施形態の半導体装置の作用・効果＞
　以上の説明から明らかなように、本実施形態の半導体装置は、以下の特徴を有することになる。
　本実施形態の半導体装置は、基板（1）上に第１のｎ型導電層（2または5）があり、その上にｐ型導電層（3）があり、その上に第２のｎ型導電層（4）があり、基板（1）下面には第１のｎ型導電層（2または5）と接続したドレイン電極（13）があり、基板（１）上面には第２のｎ型導電層（4）とオーム性接触するソース電極（11）と、第１のｎ型導電層（2または5）、ｐ型導電層（3）、第２のｎ型導電層（4）に絶縁膜（21）を介して接触するゲート電極（12）があり、ゲート電極（12）とソース電極（11）とが交互に配置されており、ｐ型導電層（3）は、Inを含んで構成することを特徴とする。
　また、本実施形態の半導体装置において、ｐ型導電層（3）は、図２、図３に示すように、第１のｎ型導電層（2）側に正、第２のｎ型導電層（4）側に負の分極電荷が存在することを特徴とする。また、本実施形態の半導体装置は、第１のｎ型導電層（2）と、ｐ型導電層（3）と、が異なる組成で構成されていることを特徴とする。また、本実施形態の半導体装置において、第１のｎ型導電層（2）の組成には、AlxGa1-xN（但し、xは、0≦x≦1）を含み、ｐ型導電層（3）の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする。
　また、本実施形態の半導体装置は、図４、図５に示すように、第１のｎ型導電層（5）と、ｐ型導電層（3）と、が同じ組成で構成されていることを特徴とする。また、本実施形態の半導体装置において、第１のｎ型導電層（5）と、ｐ型導電層（3）と、の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする。
　また、本実施形態の半導体装置は、図６、図７に示すように、第１のｎ型導電層（2）とｐ型導電層（3）との間に、組成が連続的あるいは段階的に変化する組成変調層（6）を有することを特徴とする。また、本実施形態の半導体装置において、組成変調層（6）は、ｎ型またはｐ型の組成変調層であることを特徴とする。
　また、本実施形態の半導体装置は、ｐ型導電層（3）の厚さをLch、不純物濃度をNaとし、第１のｎ型導電層（2または5）の厚さをLdr、不純物濃度をNdとした場合、Lch＞Ldr×Nd/Naの条件を満たすことを特徴とする。
　また、本実施形態の半導体装置は、ｐ型導電層（3）の厚さをLch、不純物濃度をNaとし、第１のｎ型導電層（2）の厚さをLdr、不純物濃度をNdとし、ｐ型導電層（3）の分極電荷密度をNpとした場合、Lch＞(Ldr×Nd－Np)/Naの条件を満たすことを特徴とする。
　上述した本実施形態の半導体装置によれば、パンチスルー現象を抑制し、低耐圧領域でも低いオン抵抗の縦型GaN FETを実現することが可能となる。
　なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
　なお、この出願は、２００８年３月２４日に出願した、日本特許出願番号２００８－０７６７２９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、縦型GaN FETに適用可能である。
本実施形態の半導体装置の概要を説明するための図である。 第１の実施形態の半導体装置の構造例を示す図である。 第１の実施形態の半導体装置のバンドエネルギー分布を示す図である。 第２の実施形態の半導体装置の構造例を示す図である。 第２の実施形態の半導体装置のバンドエネルギー分布を示す図である。 第３の実施形態の半導体装置の構造例を示す図である。 第３の実施形態の半導体装置のバンドエネルギー分布を示す図である。 本発明と関連する半導体装置の構造例を示す図である。 本発明と関連する半導体装置のバンドエネルギー分布を示す図である。 縦型GaN FETの耐圧；VBと、オン抵抗；RONと、の関係を計算により予測した図である。
符号の説明
　１’　　基板
　２’　　第１のｎ型導電層
　３’　　ｐ型導電層
　４’　　第２のｎ型導電層
　１１’　ソース電極
　１２’　ゲート電極
　１３’　ドレイン電極 
　２１’　絶縁膜
　１　　ｎ型基板
　２　　ｎ型GaN層（ｎ型GaNドリフト層）
　３　　ｐ型InGaN層（ｐ型InGaNチャネル層）
　４　　ｎ型GaN層（ｎ型GaNキャップ層）
　５　　ｎ型InGaN層（ｎ型InGaNドリフト層）
　６　　組成変調層
　１１　ソース電極
　１２　ゲート電極
　１３　ドレイン電極 
　２１　ゲート絶縁膜
　１０１　高濃度ｎ型GaN層
　１０２　ｎ型GaN層
　１０３　ｐ型GaN層（ｐ型GaNチャネル層）
　１０４　ｎ型GaN層（ｎ型GaNキャップ層）
　１１１　ソース電極
　１１２　ゲート電極
　１１３　ドレイン電極
　１２１　ゲート絶縁膜

Claims (12)

  1. 　基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、Inを含んで構成することを特徴とする半導体装置。
  2. 　基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在することを特徴とする半導体装置。
  3. 　前記第１のｎ型導電層と、前記ｐ型導電層と、が異なる組成で構成されていることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 　前記第１のｎ型導電層の組成には、AlxGa1-xN（但し、xは、0≦x≦1）を含み、前記ｐ型導電層の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする請求項１から請求項３の何れかの請求項に記載の半導体装置。
  5. 　前記第１のｎ型導電層と、前記ｐ型導電層と、が同じ組成で構成されていることを特徴とする請求項１記載の半導体装置。
  6. 　前記第１のｎ型導電層と、前記ｐ型導電層と、の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする請求項５記載の半導体装置。
  7. 　前記第１のｎ型導電層と前記ｐ型導電層との間に、組成が連続的あるいは段階的に変化する組成変調層を有することを特徴とする請求項１から請求項４の何れかの請求項に記載の半導体装置。
  8. 　前記組成変調層は、ｎ型またはｐ型の組成変調層であることを特徴とする請求項７記載の半導体装置。
  9. 　前記ｐ型導電層の厚さをLch、不純物濃度をNaとし、前記第１のｎ型導電層の厚さをLdr、不純物濃度をNdとした場合、Lch＞Ldr×Nd/Naの条件を満たすことを特徴とする請求項１から請求項８の何れかの請求項に記載の半導体装置。
  10. 　前記ｐ型導電層の厚さをLch、不純物濃度をNaとし、前記第１のｎ型導電層の厚さをLdr、不純物濃度をNdとし、前記ｐ型導電層の分極電荷密度をNpとした場合、Lch＞(Ldr×Nd－Np)/Naの条件を満たすことを特徴とする請求項２から請求項４の何れかの請求項に記載の半導体装置。
  11. 　基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
    　前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
    　前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
    　前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
    　前記ｐ型導電層は、Inを含んで構成することを特徴とする半導体装置の製造方法。
  12. 　基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
    　前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
    　前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
    　前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
    　前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在するように構成することを特徴とする半導体装置の製造方法。
PCT/JP2009/055611 2008-03-24 2009-03-23 半導体装置及びその製造方法 WO2009119479A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010505618A JP5494474B2 (ja) 2008-03-24 2009-03-23 半導体装置及びその製造方法
US12/735,817 US8426895B2 (en) 2008-03-24 2009-03-23 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-076729 2008-03-24
JP2008076729 2008-03-24

Publications (1)

Publication Number Publication Date
WO2009119479A1 true WO2009119479A1 (ja) 2009-10-01

Family

ID=41113672

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/055611 WO2009119479A1 (ja) 2008-03-24 2009-03-23 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8426895B2 (ja)
JP (1) JP5494474B2 (ja)
WO (1) WO2009119479A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036921A1 (ja) * 2009-09-22 2011-03-31 日本電気株式会社 半導体装置、電界効果トランジスタおよび電子装置
JP2016152319A (ja) * 2015-02-18 2016-08-22 三菱電機株式会社 電力用半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5568559B2 (ja) * 2009-08-31 2014-08-06 ルネサスエレクトロニクス株式会社 半導体装置および電界効果トランジスタ
US8698164B2 (en) 2011-12-09 2014-04-15 Avogy, Inc. Vertical GaN JFET with gate source electrodes on regrown gate
KR101984698B1 (ko) * 2012-01-11 2019-05-31 삼성전자주식회사 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법
US9123533B2 (en) * 2012-08-10 2015-09-01 Avogy, Inc. Method and system for in-situ etch and regrowth in gallium nitride based devices
US8937317B2 (en) 2012-12-28 2015-01-20 Avogy, Inc. Method and system for co-packaging gallium nitride electronics
US9324645B2 (en) 2013-05-23 2016-04-26 Avogy, Inc. Method and system for co-packaging vertical gallium nitride power devices
JP6241100B2 (ja) * 2013-07-17 2017-12-06 豊田合成株式会社 Ｍｏｓｆｅｔ
US9324809B2 (en) 2013-11-18 2016-04-26 Avogy, Inc. Method and system for interleaved boost converter with co-packaged gallium nitride power devices
US9761709B2 (en) * 2014-08-28 2017-09-12 Hrl Laboratories, Llc III-nitride transistor with enhanced doping in base layer
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
KR20200141335A (ko) * 2019-06-10 2020-12-18 삼성전자주식회사 점진적으로 변화하는 조성을 갖는 채널을 포함하는 전계 효과 트랜지스터

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60227476A (ja) * 1984-01-03 1985-11-12 ゼネラル・エレクトリツク・カンパニイ 反転モ−ド絶縁ゲ−トガリウム砒素電界効果トランジスタ
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
JP2001210822A (ja) * 1999-12-30 2001-08-03 Siliconix Inc バリヤ蓄積モード電界効果トランジスタ
JP2001320042A (ja) * 2000-05-02 2001-11-16 Furukawa Electric Co Ltd:The ＧａＮ系トランジスタ
JP2003163354A (ja) * 2001-11-27 2003-06-06 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
JP2004504711A (ja) * 2000-02-29 2004-02-12 ゼネラル　セミコンダクター，インク． 高速トレンチ二重拡散金属酸化膜半導体
JP2004140067A (ja) * 2002-10-16 2004-05-13 Nissan Motor Co Ltd 炭化珪素半導体装置
JP2006032524A (ja) * 2004-07-14 2006-02-02 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体ヘテロ構造電界効果トランジスタ構造とその作製法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580101B2 (en) * 2000-04-25 2003-06-17 The Furukawa Electric Co., Ltd. GaN-based compound semiconductor device
US6897495B2 (en) * 2001-10-31 2005-05-24 The Furukawa Electric Co., Ltd Field effect transistor and manufacturing method therefor
JP2006324279A (ja) 2005-05-17 2006-11-30 Rohm Co Ltd 半導体素子
JP2007059719A (ja) 2005-08-25 2007-03-08 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体
JP2007134517A (ja) 2005-11-10 2007-05-31 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体構造
JP2007142243A (ja) 2005-11-21 2007-06-07 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ及びその製造方法
JP2008053449A (ja) * 2006-08-24 2008-03-06 Rohm Co Ltd 半導体装置およびその製造方法
US7592230B2 (en) * 2006-08-25 2009-09-22 Freescale Semiconductor, Inc. Trench power device and method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60227476A (ja) * 1984-01-03 1985-11-12 ゼネラル・エレクトリツク・カンパニイ 反転モ−ド絶縁ゲ−トガリウム砒素電界効果トランジスタ
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
JP2001210822A (ja) * 1999-12-30 2001-08-03 Siliconix Inc バリヤ蓄積モード電界効果トランジスタ
JP2004504711A (ja) * 2000-02-29 2004-02-12 ゼネラル　セミコンダクター，インク． 高速トレンチ二重拡散金属酸化膜半導体
JP2001320042A (ja) * 2000-05-02 2001-11-16 Furukawa Electric Co Ltd:The ＧａＮ系トランジスタ
JP2003163354A (ja) * 2001-11-27 2003-06-06 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
JP2004140067A (ja) * 2002-10-16 2004-05-13 Nissan Motor Co Ltd 炭化珪素半導体装置
JP2006032524A (ja) * 2004-07-14 2006-02-02 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体ヘテロ構造電界効果トランジスタ構造とその作製法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036921A1 (ja) * 2009-09-22 2011-03-31 日本電気株式会社 半導体装置、電界効果トランジスタおよび電子装置
US20120228674A1 (en) * 2009-09-22 2012-09-13 Nec Corporation Semiconductor device, field-effect transistor, and electronic device
US8659055B2 (en) 2009-09-22 2014-02-25 Renesas Electronics Corporation Semiconductor device, field-effect transistor, and electronic device
JP2015065453A (ja) * 2009-09-22 2015-04-09 ルネサスエレクトロニクス株式会社 半導体装置、電界効果トランジスタおよび電子装置
JP2016152319A (ja) * 2015-02-18 2016-08-22 三菱電機株式会社 電力用半導体装置

Also Published As

Publication number Publication date
JP5494474B2 (ja) 2014-05-14
US8426895B2 (en) 2013-04-23
JPWO2009119479A1 (ja) 2011-07-21
US20100327318A1 (en) 2010-12-30

Similar Documents

Publication Publication Date Title
JP5494474B2 (ja) 半導体装置及びその製造方法
JP6439789B2 (ja) 電界効果トランジスタ
JP6280796B2 (ja) ショットキーダイオードおよび高電子移動度トランジスタを備えた半導体デバイスの製造方法
TWI578530B (zh) Semiconductor device and manufacturing method thereof
JP5468768B2 (ja) 電界効果トランジスタ及びその製造方法
US20130240951A1 (en) Gallium nitride superjunction devices
US20170092752A1 (en) Iii-nitride semiconductors with recess regions and methods of manufacture
US20150115323A1 (en) Semiconductor device
TW202029502A (zh) 包含垂直閘極模組的橫向第三族氮化物元件
JP5841417B2 (ja) 窒化物半導体ダイオード
JP5997234B2 (ja) 半導体装置、電界効果トランジスタおよび電子装置
US20170229569A1 (en) Iii-nitride based n polar vertical tunnel transistor
JP2018182247A (ja) 半導体装置および半導体装置の製造方法
JP2009231508A (ja) 半導体装置
JP2007005764A (ja) 半導体装置とその製造方法
JP2008192701A (ja) ＧａＮ系半導体素子
JP2011165777A (ja) 窒化ガリウム半導体装置及びその製造方法
US9680001B2 (en) Nitride semiconductor device
JP2013172152A (ja) セグメント化ゲートを有するパワートランジスタ
JP2011009493A (ja) 半導体装置およびその製造方法
JP2008210936A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
US20210066488A1 (en) Silcon carbide field-effect transistors
JP2011142358A (ja) 窒化物半導体装置
JP2013179376A (ja) 半導体装置
JP2007115861A (ja) へテロ接合トランジスタ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09725183

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12735817

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2010505618

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09725183

Country of ref document: EP

Kind code of ref document: A1