JPWO2009119479A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

パンチスルー現象の発生を抑制することが可能な半導体装置を提供する。基板（1’）上に第１のｎ型導電層（2’）があり、その上にｐ型導電層（3’）があり、その上に第２のｎ型導電層（4’）があり、基板（1’）下面には第１のｎ型導電層（2’）と接続したドレイン電極（13’）があり、基板（1’）上面には第２のｎ型導電層（4’）とオーム性接触するソース電極（11’）と、第１のｎ型導電層（2’）、ｐ型導電層（3’）、第２のｎ型導電層（4’）に絶縁膜（21’）を介して接触するゲート電極（12’）があり、ゲート電極（12’）とソース電極（11’）とが交互に配置されており、ｐ型導電層（3’）は、Inを含んで構成することを特徴とする。

Description

本発明は、半導体装置及びその製造方法に関するものである。
まず、図８を参照しながら、本発明と関連する半導体装置について説明する。図８は、縦型GaN電界効果トランジスタ（以下、縦型GaN FETと表記する）の半導体構造を模式的に示したものである。なお、図８示す縦型GaN FETは、例えば、非特許文献１に開示されている。
図８に示す縦型GaN FETは、高濃度ｎ型GaN層（101）の上にｎ型GaN層（102）があり、その上にｐ型GaN層（103）があり、その上にｎ型GaN層（104）があり、その上にオーム性接触するソース電極（111）がある。また、半導体層を除去して露出させた高濃度ｎ型GaN層（101）の上にオーム性接触するドレイン電極（113）がある。また、ｎ型GaN層（104）、ｐ型GaN層（103）の露出した側面にゲート絶縁膜（121）を介して接したゲート電極（112）がある。
この図８に示す縦型GaN FETは、ｐ型GaN層（103）とゲート絶縁膜（121）との界面に蓄積される電子濃度を、ゲート電極（112）に印加する電圧を用いて変えることで、ソース電極（111）とドレイン電極（113）との間を流れる電流を制御し、縦型FET動作を行うことになる。
図９は、図８に示す縦型GaN FETのバンドエネルギー分布図である。図９に示すA-B間の線は、図８に示すA-B間の線に相当する。また、図９に示すVdsは、ドレイン電圧を示す。ｐ型GaN層（103）の厚さをLch、不純物濃度をNaと表す。また、ｎ型GaN層（102）の厚さをLdr、不純物濃度をNdと表す。また、これらの半導体層のpn接合面からの空乏層の広がり（空乏層幅）を、それぞれxp，xnと表す。ｐ型GaN層（103）とｎ型GaN層（102）の空乏層中の電荷は等しいので、以下の式（１）が成り立つ。
xp×Na＝xn×Nd・・・式（１）
図８に示す縦型GaN FETの耐圧；VBは、ｎ型GaN層（102）の厚さで設計する。即ち、GaNの破壊電界をEcritとすると、ｎ型GaN層（102）が完全に空乏化する条件において、以下の式（２）となる。
VB＝Ecrit×Ldr・・・式（２）
また、図８に示す縦型GaN FETのオン抵抗；RONは、近似的に、以下の式（３）で表すことができる。
RON∝1/（Lch+Ldr）・・・式（３）
図１０は、上述した式（２）、式（３）の関係式で算出した耐圧；VBと、オン抵抗；RONと、の関係を示す図である。図１０において横軸は、耐圧；VB（V）を示し、縦軸は、オン抵抗；RON（mΩcm2）を示す。図１０に示すように、耐圧；VB＝10３（V）以上の領域では、Ldrを小さくすることで耐圧；VBが下がると同時にオン抵抗；RONも下がっており、GaN理論限界に近い相関が認められる。耐圧；VB＝10３（V）以下の領域では、Ldrを小さくすることで耐圧；VBは下がるが、Lchは一定しているため、ｐ型GaN層（103）の抵抗が支配的となり、オン抵抗；RONは一定の値となる。このVB＝10３（V）以下の領域でのオン抵抗；RONを低減するためには、Lchを小さくすることが有効的である。しかし、ｐ型GaN層（103）中の空乏層がｐ型GaN層（103）全域に到達すると、パンチスルー現象により空間電荷制限電流が流れ、オフ動作を維持できなくなる。即ち、正常なスイッチング動作を維持するためには、Lch＞xpの関係が必要であり、式（１）と併せて以下の式（４）でLchの下限が決まることになる。
Lch＞xn×Nd/Na・・・式（４）
なお、図８に示す半導体構造でデバイスのオン抵抗；RONを低減する場合には、VB＝10３（V）以下の低耐圧領域では、パンチスルー現象の発生により、ｐ型GaN層（103）の薄層化によるオン抵抗低減に限界がある。
特に、ｐ型GaN層（103）の場合、高濃度化が困難（1017cm-3程度）であるため、ｐ型GaN層（103）の空乏層幅；xpが大きくなり、ｐ型GaN層（103）の薄層化によるオン抵抗低減に限界がある。
このようなことから、パンチスルー現象の発生を抑制することが可能な半導体装置の開発が必要視されることになる。
なお、本発明より先に出願された先行技術文献として、窒化物化合物半導体を用いた電界効果トランジスタにおいて、チップ面積が小さく高耐圧動作を可能とする技術について開示された文献がある（例えば、特許文献１参照）。
また、電流をSiC基板および各窒化物半導体層に通過させて動作させる電子デバイス（パワーエレクトロニクス用素子）において、低抵抗なバッファ層を実現する技術について開示された文献がある（例えば、特許文献２参照）。
また、素子の抵抗が小さく、動作電圧の高い窒化物半導体について開示された文献がある（例えば、特許文献３参照）。
また、半導体層の積層により生ずる分極を低減し、キャリアが円滑に移動できるメサ部を有し、電気抵抗の低い半導体素子について開示された文献がある（例えば、特許文献４参照）。
特開２００７−１４２２４３号公報 特開２００７−１３４５１７号公報 特開２００７−５９７１９号公報 特開２００６−３２４２７９号公報 H.Otake et al. Japanese Journal of Applied Physics, Vol.46, No.25, 2007, pp. L599-L601
なお、上記特許文献１〜４には、窒化物半導体層で構成する半導体装置に関する技術について開示されているが、上述したパンチスルー現象の発生を抑制する点については何ら記載もその必要性についても示唆されていない。
本発明は、上記事情に鑑みてなされたものであり、上述した課題である、パンチスルー現象の発生を抑制することが可能な半導体装置及びその製造方法を提供することを目的とするものである。
かかる目的を達成するために、本発明は、以下の特徴を有することとする。
＜半導体装置＞
本発明にかかる半導体装置は、
基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、Inを含んで構成することを特徴とする。
本発明にかかる半導体装置は、
基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在することを特徴とする。
＜半導体装置の製造方法＞
本発明にかかる半導体装置の製造方法は、
基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
前記ｐ型導電層は、Inを含んで構成することを特徴とする。
本発明にかかる半導体装置の製造方法は、
基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在するように構成することを特徴とする。
本発明によれば、パンチスルー現象の発生を抑制することが可能となる。
＜本実施形態の半導体装置の概要＞
まず、図１を参照しながら、本実施形態の半導体装置の概要について説明する。
本実施形態における半導体装置は、基板（1’）上に第１のｎ型導電層（2’）があり、その上にｐ型導電層（3’）があり、その上に第２のｎ型導電層（4’）があり、基板（1’）下面には第１のｎ型導電層（2’）と接続したドレイン電極（13’）があり、基板（1’）上面には第２のｎ型導電層（4’）とオーム性接触するソース電極（11’）と、第１のｎ型導電層（2’）、ｐ型導電層（3’）、第２のｎ型導電層（4’）に絶縁膜（21’）を介して接触するゲート電極（12’）があり、ゲート電極（12’）とソース電極（11’）とが交互に配置されており、ｐ型導電層（3’）は、Inを含んで構成することを特徴とする。これにより、ｐ型導電層（3’）の高濃度化が可能となり、パンチスルー現象の発生を抑制することが可能となる。
また、本実施形態における半導体装置は、基板（1’）上に第１のｎ型導電層（2’）があり、その上にｐ型導電層（3’）があり、その上に第２のｎ型導電層（4’）があり、基板（1’）下面には第１のｎ型導電層（2’）と接続したドレイン電極（13’）があり、基板（1’）上面には第２のｎ型導電層（4’）とオーム性接触するソース電極（11’）と、第１のｎ型導電層（2’）、ｐ型導電層（3’）、第２のｎ型導電層（4’）に絶縁膜（21’）を介して接触するゲート電極（12’）があり、ゲート電極（12’）とソース電極（11’）とが交互に配置されており、ｐ型導電層（3’）は、第１のｎ型導電層（2’）側に正、第２のｎ型導電層（4’）側に負の分極電荷が存在することを特徴とする。
これにより、本実施形態における半導体装置は、ｐ型導電層（3’）の分極電荷でバンドエネルギーが持ち上がり、ドレイン電圧の印加による空乏層の広がりを抑え、パンチスルー現象の発生を抑制することが可能となる。以下、添付図面を参照しながら、本実施形態の半導体装置について詳細に説明する。
（第１の実施形態）
＜半導体装置の構成＞
まず、図２を参照しながら、本実施形態の半導体装置の構成について説明する。なお、図２は、本実施形態の半導体装置となる縦型GaN FETの半導体構造を模式的に示したものである。
本実施形態の縦型GaN FETは、Siなどのｎ型基板（1）上に、ｎ型GaN層（2）、ｐ型InGaN層（3）、ｎ型GaN層（4）が順次形成されている。また、ｎ型基板（1）の下にはオーム性接触するドレイン電極（13）がある。また、ｎ型GaN層（4）の上にはオーム性接触するソース電極（11）がある。また、ゲート絶縁膜（21）を介してｎ型GaN層（4）、ｐ型InGaN層（3）、ｎ型GaN層（2）と接するゲート電極（12）がある。なお、本実施形態の縦型GaN FETは、ゲート電極（12）とソース電極（11）とは平面的に交互に配置されている。
図３は、本実施形態の縦型GaN FETのバンドエネルギー分布図である。図３に示すA-B間の線は、図２に示すA-B間の線に相当する。また、図３に示すVdsは、ドレイン電圧を示す。本実施形態の縦型GaN FETは、ｎ型GaN層（2）の上にｐ型InGaN層（3）を形成することで、ｐ型InGaN層（3）の下側界面に正（+）、上側界面に負（-）の分極電荷が発生する。この分極電荷密度をNpとすると、パンチスルー抑制を考慮したｐ型InGaN層（3）の厚さLchは、以下の式（5）で表される。
Lch＞（xn×Nd-Np）/Na・・・式（５）
但し、Nd；ｎ型GaN層（2）の不純物濃度を表す。Na；ｐ型InGaN層（3）の不純物濃度を表す。xn；ｎ型GaN層（2）の空乏層幅を表す。
本実施形態の縦型GaN FETは、ｐ型InGaN層（3）に発生する分極電荷でバンドエネルギーが持ち上がり、ドレイン電圧の印加による空乏層の広がりを抑えることができる。このため、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）の薄層化を実現することができる。
これにより、本実施形態の縦型GaN FETは、ｐ型InGaN層（3）を、本発明と関連する図８に示す半導体装置よりも薄くすることができ、オン抵抗低減を実現することができる。また、本実施形態の縦型GaN FETは、ｐ型層にInを添加したｐ型InGaN層（3）を用いているため、高濃度化が可能となり、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）を薄層化し、オン抵抗低減を実現することができる。
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置となる縦型GaN FETの製造方法について説明する。
まず、導電性Siで構成するｎ型基板（1）上に、例えば、分子線エピタキシ（Molecular Beam Epitaxy: MBE）成長法により半導体層を形成する。この方法で形成した半導体層は、ｎ型基板（1）側から順に、ｎ型GaNドリフト層（2）（膜厚1mm、ドーピング濃度1×1017cm-3）、ｐ型In0.2Ga0.8Nチャネル層（3）（膜厚0.1mm、ドーピング濃度5×1018cm-3）、ｎ型GaNキャップ層（4）（膜厚0.1mm、ドーピング濃度5×1017cm-3）となる。
次に、ｎ型基板（1）の下部、および、ｎ型GaN層（4）の上部に、例えば、Ti/Alなどの金属を蒸着し、ソース電極（11）およびドレイン電極（13）を形成し、650℃でアニールを行うことでオーム性接触をとる。
更に、エピタキシャル層構造（2，3，4）の一部をｎ型GaNドリフト層（2）が露出するまでエッチングにより除去し、例えば、Al2O3をゲート絶縁膜（21）として形成した後に、例えば、Ni/Auなどの金属を蒸着し、ゲート電極（12）を形成する。これにより、図２に示す縦型GaN FETを製造することになる。
なお、上述した縦型GaN FETは、一例であり、オーム性電極の形態は上述した形態に限定するものではなくあらゆる形態が適用可能である。例えば、上記実施形態では、ソース電極（11）をｎ型GaN層（4）の上部に形成したが、ｐ型InGaN層（3）の一部にイオン注入などでｎ型導電性を形成し、ｎ型領域とｐ型領域との両方に接触するようにソース電極（11）を形成することも可能である。また、上記実施形態では、ドレイン電極（13）をｎ型基板（1）の裏面に形成したが、ビアホールなどでｎ型GaN層（2）と接続するようにドレイン電極（13）を形成することも可能である。
また、上述した縦型GaN FETにおいて、ｐ型InGaN層（3）は、図２、図３に示すように、ｎ型GaN層（2）側に正、ｎ型GaN層（4）側に負の分極電荷を発生させることにしたが、ｐ型InGaN層（3）において分極電荷を発生させることが可能であれば、ｎ型GaN層（2,4）とｐ型InGaN層（3）との組成は、特に限定するものではなく、あらゆる組成を適用することも可能である。
また、上述した縦型GaN FETを構成する各層（2〜4）の組成は、上述した実施形態に限定するものではなく、例えば、図２、図３に示すn型GaN層（2）をAlxGa1-xN（但し、ｘは、0≦x≦1）で構成し、ｐ型InGaN層（3）をInyGa1-yN（但し、ｙは、0＜y≦1）で構成し、ｎ型GaN層（4）をAlｚGa1-ｚN（但し、ｚは、0≦ｚ≦1）で構成するように構築することも可能である。
（第２の実施形態）
次に、第２の実施形態について説明する。
第１の実施形態では、ｎ型GaN層（2）とｐ型InGaN層（3）との組成を異なる組成で構成し、ｐ型InGaN層（3）の下側界面に正（+）、上側界面に負（-）の分極電荷を発生させることにした。これにより、ｐ型InGaN層（3）に発生する分極電荷でバンドエネルギーが持ち上がり、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）の薄層化を実現することを可能にした。
第２の実施形態では、図４に示すように、ｎ型InGaN層（5）とｐ型InGaN層（3）との組成を同じ組成で構成することを特徴とする。これにより、ｎ型InGaN層（5）とｐ型InGaN層（3）との境界面にノッチを発生させないようにすることが可能となる。以下、図４、図５を参照しながら、第２の実施形態について詳細に説明する。
＜半導体装置の構成＞
まず、図４を参照しながら、本実施形態の半導体装置の構成について説明する。なお、図４は、本実施形態の半導体装置となる縦型GaN FETの半導体構造を模式的に示したものである。
本実施形態の縦型GaN FETは、Siなどのｎ型基板（1）上に、ｎ型InGaN層（5）、ｐ型InGaN層（3）、ｎ型GaN層（4）が順次形成されている。また、ｎ型基板（1）の下にはオーム性接触するドレイン電極（13）がある。また、ｎ型GaN層（4）の上にはオーム性接触するソース電極（11）がある。また、ゲート絶縁膜（21）を介してｎ型GaN層（4）、ｐ型InGaN層（3）、ｎ型InGaN層（5）と接するゲート電極（12）がある。なお、本実施形態の縦型GaN FETは、ゲート電極（12）とソース電極（11）とは平面的に交互に配置されている。
図５は、本実施形態の縦型GaN FETのバンドエネルギー分布図である。本実施形態の縦型GaN FETの構成では、ｎ型InGaN層（5）とｐ型InGaN層（3）との組成が同じであるため、第１の実施形態のように、ｐ型InGaN層（3）に発生する分極電荷によるパンチスルー現象の抑制効果を得ることはできない。しかし、本実施形態の縦型GaN FETの構成では、ｎ型InGaN層（5）とｐ型InGaN層（3）との境界面にノッチが無く、低抵抗を実現することができる。また、ｐ型層にInを添加したｐ型InGaN層（3）を用いているため、高濃度化が可能となり、パンチスルー現象の発生を抑制した状態でｐ型InGaN層（3）を薄層化し、オン抵抗低減を実現することができる。
＜半導体装置の製造方法＞
次に、本実施形態の縦型GaN FETの製造方法について説明する。
まず、導電性Siで構成するｎ型基板（1）上に、例えば、分子線エピタキシ（Molecular Beam Epitaxy: MBE）成長法により半導体層を形成する。この方法で形成した半導体層は、ｎ型基板（1）側から順に、ｎ型In0.2GaNドリフト層（5）（膜厚1mm、ドーピング濃度1×1017cm-3）、ｐ型In0.2Ga0.8Nチャネル層（3）（膜厚0.1mm、ドーピング濃度5×1018cm-3）、ｎ型GaNキャップ層（4）（膜厚0.1mm、ドーピング濃度5×1017cm-3）となる。
次に、ｎ型基板（1）の下部、および、ｎ型GaN層（4）の上部に、例えば、Ti/Alなどの金属を蒸着し、ソース電極（11）およびドレイン電極（13）を形成し、650℃でアニールを行うことでオーム性接触をとる。
更に、エピタキシャル層構造（5，3，4）の一部をｎ型InGaNドリフト層（5）が露出するまでエッチングにより除去し、例えば、Al2O3をゲート絶縁膜（21）として形成した後に、例えば、Ni/Auなどの金属を蒸着し、ゲート電極（12）を形成する。これにより、図４に示す縦型GaN FETを製造することになる。
なお、上述した縦型GaN FETは、一例であり、オーム性電極の形態は上述した形態に限定するものではなくあらゆる形態が適用可能である。例えば、上記実施形態では、ソース電極（11）をｎ型GaN層（4）の上部に形成したが、ｐ型InGaN層（3）の一部にイオン注入などでｎ型導電性を形成し、ｎ型領域とｐ型領域との両方に接触するようにソース電極（11）を形成することも可能である。また、上記実施形態では、ドレイン電極（13）をｎ型基板（1）の裏面に形成したが、ビアホールなどでｎ型InGaN層（5）と接続するようにドレイン電極（13）を形成することも可能である。
また、上述した縦型GaN FETを構成する各層（3〜5）の組成は、上述した実施形態に限定するものではなく、例えば、図４、図５に示すn型InGaN層（5）とｐ型InGaN層（3）とをInyGa1-yN（但し、ｙは、0＜y≦1）で構成し、ｎ型GaN層（4）をAlｚGa1-ｚN（但し、ｚは、0≦ｚ≦1）で構成するように構築することも可能である。
（第３の実施形態）
次に、第３の実施形態について説明する。
第２の実施形態では、図４に示すように、ｎ型InGaN層（5）とｐ型InGaN層（3）との組成を同じ組成で構成し、ｎ型InGaN層（5）とｐ型InGaN層（3）との境界面にノッチを発生させないようにした。
第３の実施形態では、図６に示すように、ｎ型Gan層（2）とｐ型InGan層（3）との間に、組成が連続的あるいは段階的に変化する組成変調層（6）を有して構成することを特徴とする。これにより、第１の実施形態と同様に、ｐ型InGaN層（3）に発生する分極電荷によるパンチスルー現象の抑制効果を得ると共に、ｎ型GaN層（2）とp型InGaN層（3）との間にノッチを発生させないようにすることが可能となる。以下、図６、図７を参照しながら、第３の実施形態について詳細に説明する。
＜半導体装置の構成＞
まず、図６を参照しながら、本実施形態の半導体装置の構成について説明する。なお、図６は、本実施形態の半導体装置となる縦型GaN FETの半導体構造を模式的に示したものである。
本実施形態の縦型GaN FETは、第１の実施形態の縦型GaN FETを構成するｎ型GaN層（2）とｐ型InGaN層（3）との間に、組成変調層（6）を挿入した構成である。組成変調層（6）は、組成が連続的あるいは段階的に変化する層である。図６では、ｎ型組成変調層（6）を挿入した構成を示している。
図７は、本実施形態の縦型GaN FETのバンドエネルギー分布図である。ｎ型組成変調層（6）およびｐ型InGaN層（3）により発生する正の分極電荷の総和は等しいので、第１の実施形態と同様に、ｐ型InGaN層（3）に発生する分極電荷によるパンチスルー現象の抑制効果を得ることができる。更に、本実施形態の縦型GaN FETは、ｎ型組成変調層（6）の挿入により、ｐ型InGaN層（3）とｎ型GaN層（2）との間のノッチが無いため、第１の実施形態よりも低抵抗を実現することができる。
＜半導体装置の製造方法＞
次に、本実施形態の縦型GaN FETの製造方法について説明する。
まず、導電性Siで構成するｎ型基板（1）上に、例えば、分子線エピタキシ（Molecular Beam Epitaxy: MBE）成長法により半導体層を形成する。この方法で形成した半導体層は、ｎ型基板（1）側から順に、ｎ型GaNドリフト層（2）（膜厚1mm、ドーピング濃度1×1017cm-3）、ｎ型組成変調層（6）（膜厚50ｎm、ドーピング濃度1×1017cm-3）、ｐ型In0.2Ga0.8Nチャネル層（3）（膜厚0.1mm、ドーピング濃度5×1018cm-3）、ｎ型GaNキャップ層（4）（膜厚0.1mm、ドーピング濃度5×1017cm-3）となる。
次に、ｎ型基板（1）の下部、および、ｎ型GaN層（4）の上部に、例えば、Ti/Alなどの金属を蒸着し、ソース電極（11）およびドレイン電極（13）を形成し、650℃でアニールを行うことでオーム性接触をとる。
更に、エピタキシャル層構造（2，6，3，4）の一部をｎ型GaNドリフト層（2）が露出するまでエッチングにより除去し、例えば、Al2O3をゲート絶縁膜（21）として形成した後に、例えば、Ni/Auなどの金属を蒸着し、ゲート電極（12）を形成する。これにより、図６に示す縦型GaN FETを製造することになる。
なお、上述した縦型GaN FETは、一例であり、オーム性電極の形態は上述した形態に限定するものではなくあらゆる形態が適用可能である。例えば、上記実施形態では、ソース電極（11）をｎ型GaN層（4）の上部に形成したが、ｐ型InGaN層（3）の一部にイオン注入などでｎ型導電性を形成し、ｎ型領域とｐ型領域との両方に接触するようにソース電極（11）を形成することも可能である。また、上記実施形態では、ドレイン電極（13）をｎ型基板（1）の裏面に形成したが、ビアホールなどでｎ型InGaN層（5）と接続するようにドレイン電極（13）を形成することも可能である。また、上記実施形態では、組成変調層（6）をｎ型として説明したが、p型でも同様の効果が得られることになる。
＜本実施形態の半導体装置の作用・効果＞
以上の説明から明らかなように、本実施形態の半導体装置は、以下の特徴を有することになる。
本実施形態の半導体装置は、基板（1）上に第１のｎ型導電層（2または5）があり、その上にｐ型導電層（3）があり、その上に第２のｎ型導電層（4）があり、基板（1）下面には第１のｎ型導電層（2または5）と接続したドレイン電極（13）があり、基板（１）上面には第２のｎ型導電層（4）とオーム性接触するソース電極（11）と、第１のｎ型導電層（2または5）、ｐ型導電層（3）、第２のｎ型導電層（4）に絶縁膜（21）を介して接触するゲート電極（12）があり、ゲート電極（12）とソース電極（11）とが交互に配置されており、ｐ型導電層（3）は、Inを含んで構成することを特徴とする。
また、本実施形態の半導体装置において、ｐ型導電層（3）は、図２、図３に示すように、第１のｎ型導電層（2）側に正、第２のｎ型導電層（4）側に負の分極電荷が存在することを特徴とする。また、本実施形態の半導体装置は、第１のｎ型導電層（2）と、ｐ型導電層（3）と、が異なる組成で構成されていることを特徴とする。また、本実施形態の半導体装置において、第１のｎ型導電層（2）の組成には、AlxGa1-xN（但し、xは、0≦x≦1）を含み、ｐ型導電層（3）の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする。
また、本実施形態の半導体装置は、図４、図５に示すように、第１のｎ型導電層（5）と、ｐ型導電層（3）と、が同じ組成で構成されていることを特徴とする。また、本実施形態の半導体装置において、第１のｎ型導電層（5）と、ｐ型導電層（3）と、の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする。
また、本実施形態の半導体装置は、図６、図７に示すように、第１のｎ型導電層（2）とｐ型導電層（3）との間に、組成が連続的あるいは段階的に変化する組成変調層（6）を有することを特徴とする。また、本実施形態の半導体装置において、組成変調層（6）は、ｎ型またはｐ型の組成変調層であることを特徴とする。
また、本実施形態の半導体装置は、ｐ型導電層（3）の厚さをLch、不純物濃度をNaとし、第１のｎ型導電層（2または5）の厚さをLdr、不純物濃度をNdとした場合、Lch＞Ldr×Nd/Naの条件を満たすことを特徴とする。
また、本実施形態の半導体装置は、ｐ型導電層（3）の厚さをLch、不純物濃度をNaとし、第１のｎ型導電層（2）の厚さをLdr、不純物濃度をNdとし、ｐ型導電層（3）の分極電荷密度をNpとした場合、Lch＞(Ldr×Nd−Np)/Naの条件を満たすことを特徴とする。
上述した本実施形態の半導体装置によれば、パンチスルー現象を抑制し、低耐圧領域でも低いオン抵抗の縦型GaN FETを実現することが可能となる。
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
なお、この出願は、２００８年３月２４日に出願した、日本特許出願番号２００８−０７６７２９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、縦型GaN FETに適用可能である。
本実施形態の半導体装置の概要を説明するための図である。 第１の実施形態の半導体装置の構造例を示す図である。 第１の実施形態の半導体装置のバンドエネルギー分布を示す図である。 第２の実施形態の半導体装置の構造例を示す図である。 第２の実施形態の半導体装置のバンドエネルギー分布を示す図である。 第３の実施形態の半導体装置の構造例を示す図である。 第３の実施形態の半導体装置のバンドエネルギー分布を示す図である。 本発明と関連する半導体装置の構造例を示す図である。 本発明と関連する半導体装置のバンドエネルギー分布を示す図である。 縦型GaN FETの耐圧；VBと、オン抵抗；RONと、の関係を計算により予測した図である。
符号の説明
１’ 基板
２’ 第１のｎ型導電層
３’ ｐ型導電層
４’ 第２のｎ型導電層
１１’ ソース電極
１２’ ゲート電極
１３’ ドレイン電極
２１’ 絶縁膜
１ ｎ型基板
２ ｎ型GaN層（ｎ型GaNドリフト層）
３ ｐ型InGaN層（ｐ型InGaNチャネル層）
４ ｎ型GaN層（ｎ型GaNキャップ層）
５ ｎ型InGaN層（ｎ型InGaNドリフト層）
６ 組成変調層
１１ ソース電極
１２ ゲート電極
１３ ドレイン電極
２１ ゲート絶縁膜
１０１ 高濃度ｎ型GaN層
１０２ ｎ型GaN層
１０３ ｐ型GaN層（ｐ型GaNチャネル層）
１０４ ｎ型GaN層（ｎ型GaNキャップ層）
１１１ ソース電極
１１２ ゲート電極
１１３ ドレイン電極
１２１ ゲート絶縁膜

Claims (12)

  1. 基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、Inを含んで構成することを特徴とする半導体装置。
  2. 基板上に第１のｎ型導電層があり、その上にｐ型導電層があり、その上に第２のｎ型導電層があり、前記基板下面には前記第１のｎ型導電層と接続したドレイン電極があり、前記基板上面には前記第２のｎ型導電層とオーム性接触するソース電極と、前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介して接触するゲート電極があり、前記ゲート電極と前記ソース電極とが交互に配置されており、前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在することを特徴とする半導体装置。
  3. 前記第１のｎ型導電層と、前記ｐ型導電層と、が異なる組成で構成されていることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第１のｎ型導電層の組成には、AlxGa1-xN（但し、xは、0≦x≦1）を含み、前記ｐ型導電層の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする請求項１から請求項３の何れかの請求項に記載の半導体装置。
  5. 前記第１のｎ型導電層と、前記ｐ型導電層と、が同じ組成で構成されていることを特徴とする請求項１記載の半導体装置。
  6. 前記第１のｎ型導電層と、前記ｐ型導電層と、の組成には、InyGa1-yN（但し、ｙは、0＜y≦1）を含んでいることを特徴とする請求項５記載の半導体装置。
  7. 前記第１のｎ型導電層と前記ｐ型導電層との間に、組成が連続的あるいは段階的に変化する組成変調層を有することを特徴とする請求項１から請求項４の何れかの請求項に記載の半導体装置。
  8. 前記組成変調層は、ｎ型またはｐ型の組成変調層であることを特徴とする請求項７記載の半導体装置。
  9. 前記ｐ型導電層の厚さをLch、不純物濃度をNaとし、前記第１のｎ型導電層の厚さをLdr、不純物濃度をNdとした場合、Lch＞Ldr×Nd/Naの条件を満たすことを特徴とする請求項１から請求項８の何れかの請求項に記載の半導体装置。
  10. 前記ｐ型導電層の厚さをLch、不純物濃度をNaとし、前記第１のｎ型導電層の厚さをLdr、不純物濃度をNdとし、前記ｐ型導電層の分極電荷密度をNpとした場合、Lch＞(Ldr×Nd−Np)/Naの条件を満たすことを特徴とする請求項２から請求項４の何れかの請求項に記載の半導体装置。
  11. 基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
    前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
    前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
    前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
    前記ｐ型導電層は、Inを含んで構成することを特徴とする半導体装置の製造方法。
  12. 基板上に第１のｎ型導電層、ｐ型導電層、第２のｎ型導電層を形成し、
    前記基板下面には、前記第１のｎ型導電層と接続するようにドレイン電極を形成し、
    前記基板上面には、前記第２のｎ型導電層とオーム性接触するようにソース電極を形成し、
    前記第１のｎ型導電層、前記ｐ型導電層、前記第２のｎ型導電層に絶縁膜を介してゲート電極を接続し、前記ゲート電極と前記ソース電極とを交互に配置し、
    前記ｐ型導電層は、前記第１のｎ型導電層側に正、前記第２のｎ型導電層側に負の分極電荷が存在するように構成することを特徴とする半導体装置の製造方法。
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