JP5468768B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

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Description

本発明は、電界効果トランジスタ及びその製造方法に関し、特にＩＩＩ族窒化物半導体から構成される電界効果トランジスタ及びその製造方法に関するものである。
近年、パワースイッチングデバイスとして窒化ガリウム（ＧａＮ）系の材料を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行われている。ＧａＮなどの窒化物半導体材料は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）と様々な混晶を作ることができるので、従来のガリウム砒素（ＧａＡｓ）などの砒素系半導体材料と同様にヘテロ接合を作ることができる。特に、窒化物半導体のヘテロ接合では、ドーピングなしの状態でも、自発分極とピエゾ分極とによってそのヘテロ界面に高濃度のキャリアが発生するという特徴がある。この結果、窒化物半導体材料でＦＥＴを作った場合にはＦＥＴがデプレッション型（ノーマリーオン型）になり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることは難しい。しかしながら、現在パワーエレクトロニクス市場で使用されているデバイスの殆どがノーマリーオフ型であり、ＧａＮ系の窒化物半導体材料を用いたＦＥＴについてもノーマリーオフ型が強く求められている。
ノーマリーオフ型のＦＥＴを実現する方法として、ゲート部を掘り込むことによって閾値電圧をプラスにシフトさせる方法や（例えば、非特許文献１を参照）、サファイア基板の（１０−１２）面上にＦＥＴを作製して窒化物半導体の結晶成長方向に分極電界を生じないようにする方法などがある（例えば、非特許文献２を参照）。またノーマリーオフ型ＦＥＴを実現する有望な構造として、ゲート部にｐ型ＧａＮ層を形成した接合型の電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が提案されている（例えば、特許文献１を参照）。
図７に特許文献１のＪＦＥＴの断面図を示す。
このＪＦＥＴでは、サファイアからなる基板６０１上に、ＡｌＮバッファ層６０２と、アンドープＧａＮ層６０３と、アンドープＡｌＧａＮバリア層６０４と、ｐ型ＧａＮ層６０５とが順次形成されている。そして、ｐ型ＧａＮ層６０５上にはゲート電極６０８が形成され、アンドープＡｌＧａＮバリア層６０４上にはソース電極６０６及びドレイン電極６０７が形成されている。
このＪＦＥＴでは、アンドープＧａＮ層６０３とアンドープＡｌＧａＮバリア層６０４とのヘテロ接合界面に発生するピエゾ分極は、アンドープＡｌＧａＮバリア層６０４とｐ型ＧａＮ層６０５とのヘテロ接合界面に発生するピエゾ分極によって打ち消される。これにより、ゲート電極６０８直下の２次元電子ガス濃度を小さくすることができ、ノーマリーオフ特性を実現できる。また、ショットキー接合よりもビルトインポテンシャルの大きなｐｎ接合をゲートに用いることによって、ゲート立ち上がり電圧を大きくすることができ、正のゲート電圧を印加してもゲートリーク電流を小さくすることができる利点がある。
Ｔ． Ｋａｗａｓａｋｉ ｅｔ ａｌ，Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ．ｄｉｇｅｓｔ ｐｐ２０６． Ｍ． Ｋｕｒｏｄａ ｅｔ ａｌ，Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ．ｄｉｇｅｓｔ ｐｐ４７０． 特開２００５−２４４０７２号公報
しかしながら、従来のＪＦＥＴにおいて閾値電圧を正方向に大きくするためには、アンドープＡｌＧａＮバリア層６０４のＡｌ組成比を減らす、あるいはアンドープＡｌＧａＮバリア層６０４を薄くして分極電荷量を低減し２次元電子ガス濃度を小さくする必要がある。その場合、閾値電圧が向上する（正方向に大きくなる）と共にゲート・ソース電極間及びゲート・ドレイン電極間のチャネル抵抗が増加してしまうため、オン抵抗が増加してしまう課題がある。
また、前述のＪＦＥＴを発明者らが実際に作製したところ、ゲートをオフして高いドレイン電圧を印加した直後にゲートをオンすると、高いドレイン電圧を印加せずにゲートをオフした場合と比較してドレイン電流が減少しオン抵抗が増大する、所謂電流コラプスという現象が生じる問題が発覚した。電流コラプスによるオン抵抗の増大は、高いドレイン電圧が印加されるパワートランジスタにとっては重大な問題となる。
そこで、本発明は、上記の課題に鑑み、閾値電圧の向上と低オン抵抗化とが両立可能な電界効果トランジスタ及びその製造方法を提供することを第１の目的とする。
また、電流コラプスが抑制された電界効果トランジスタ及びその製造方法を提供することを第２の目的とする。
上記課題を解決するために、本発明の電界効果トランジスタは、接合型の電界効果トランジスタであって、第１導電型の第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第２の窒化物半導体層と、前記第２の窒化物半導体層の上に形成された第１導電型の第３の窒化物半導体層と、前記第３の窒化物半導体層の上に形成され、前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第４の窒化物半導体層と、前記第４の窒化物半導体層に設けられた凹部内に形成された第２導電型の第５の半導体層と、前記第５の半導体層の上に形成されたゲート電極と、前記ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備え、前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面には、チャネルが形成され、前記凹部は、前記第３の窒化物半導体層及び前記第４の窒化物半導体層を貫通して前記第２の窒化物半導体層まで達し、前記電界効果トランジスタは、さらに、前記第２の窒化物半導体層と前記第５の半導体層との間に形成され、かつ前記凹部の底面および側面に形成された第６の窒化物半導体層を備えることを特徴とする。
この構成によれば、第１の窒化物半導体層と第２の窒化物半導体層との間のヘテロ接合界面だけでなく、第３の窒化物半導体層と第４の窒化物半導体層との間のヘテロ接合界面にもチャネルが形成される。すなわち、ゲート・ソース電極間及びゲート・ドレイン電極間において、従来のチャネルを形成する２次元電子ガスに加えて表面側にさらに２次元電子ガスが形成される。従って、シート抵抗を低減することができ、オン抵抗を低減することができる。さらに、ゲート電極直下の２次元電子ガス濃度をそれ以外の領域の２次元電子ガス濃度よりも選択的に小さくできるため、閾値電圧を正側に大きくすることができる。その結果、オン抵抗の低減と閾値電圧の向上とを両立することができる。
また、従来のＪＦＥＴと比較して、ゲート・ドレイン電極間におけるチャネルが電界効果トランジスタの表面から遠ざけられるため、チャネルへの表面準位による影響を低減できる。その結果、表面準位に起因した電流コラプスを抑制することができる。
この構成によれば、第２の窒化物半導体層の膜厚及びＡｌ組成比により閾値電圧が決定されるので、閾値電圧の制御を容易にすることができる。
また、前記第２の窒化物半導体層と前記第６の窒化物半導体層との間の格子定数の差は、前記第２の窒化物半導体層と前記第５の半導体層との間の格子定数の差よりも小さいことが好ましい。
この構成によれば、第５の半導体層の結晶性を向上させることができ、ゲートリーク電流を低減することができる。
また、接合型の電界効果トランジスタであって、第１導電型の第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第２の窒化物半導体層と、前記第２の窒化物半導体層の上に形成された第１導電型の第３の窒化物半導体層と、前記第３の窒化物半導体層の上に形成され、前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第４の窒化物半導体層と、前記第４の窒化物半導体層の上に形成された第１導電型の第７の窒化物半導体層と、前記第４の窒化物半導体層および前記第７の窒化物半導体層に設けられた凹部内に形成された第２導電型の第５の半導体層と、前記第５の半導体層の上に形成されたゲート電極と、前記ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備え、前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面には、チャネルが形成され、前記凹部は、前記第７の窒化物半導体層、前記第３の窒化物半導体層及び前記第４の窒化物半導体層を貫通して前記第２の窒化物半導体層まで達し、さらに、前記第２の窒化物半導体層と前記第５の半導体層との間に形成され、かつ前記凹部の底面および側面に形成された第６の窒化物半導体層を備えることが好ましい。
この構成によれば、ゲート・ソース電極間及びゲート・ドレイン電極間において、表面側のチャネルが２つ形成されるため、チャネル抵抗をさらに低減し、オン抵抗をさらに低減することができる。
また、前記ソース電極及び前記ドレイン電極は、それぞれ前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面と、前記第３の窒化物半導体層及び前記第４の窒化物半導体層のヘテロ接合界面とに接触することが好ましい。
この構成によれば、ソース電極及びドレイン電極のコンタクト抵抗を低減することができる。
また、前記電界効果トランジスタは、ノーマリーオフ型のトランジスタであることが好ましい。
この構成によれば、閾値電圧の向上と低オン抵抗化とが両立可能なノーマリーオフ型のＦＥＴを実現することができる。
また、本発明は、第１の窒化物半導体層上に、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きい第１導電型又はアンドープの第２の窒化物半導体層、第１導電型又はアンドープの第３の窒化物半導体層、及び前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型又はアンドープの第４の窒化物半導体層を順にエピタキシャル成長させる第１成長工程と、前記第４の窒化物半導体層の一部を選択的に除去して凹部を形成する凹部形成工程と、前記凹部の底面および側面に第６の半導体層を形成した後、前記凹部内かつ前記第６半導体層の上に第２導電型の第５の半導体層をエピタキシャル成長させる第２成長工程と、前記第５の半導体層の上に ゲート電極を形成するゲート形成工程とを含む電界効果トランジスタの製造方法とすることもできる。
この方法により、閾値電圧の向上と低オン抵抗化とが両立可能な、電流コラプスが抑制された電界効果トランジスタを製造することが可能となる。
ここで、前記凹部形成工程において、前記第４の窒化物半導体層の除去により露出した前記第３の窒化物半導体を、前記第３の窒化物半導体層のエッチング速度よりも前記第２の窒化物半導体層のエッチング速度の方が遅くなるエッチング方法を用いて除去することが好ましい。
この方法により、第３の窒化物半導体層をエッチングし、第２の窒化物半導体層の表面を露出させる際に、第２の窒化物半導体層はエッチングされない。従って、ゲート電極直下の第２の窒化物半導体層の膜厚を正確に制御することができる。
以上説明したように、本発明の電界効果トランジスタ及びその製造方法によれば、閾値電圧の向上と低オン抵抗化とが両立可能なノーマリーオフ型のＦＥＴ及びその製造方法を実現することができる。同時に、電流コラプスが抑制されたノーマリーオフ型のＦＥＴ及びその製造方法を実現することができる。
以下、本発明の実施の形態における電界効果トランジスタ及びその製造方法について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＪＦＥＴの構造を示す断面図である。
同図に示すように、本実施形態のＪＦＥＴは、ノーマリーオフ型のＦＥＴであって、サファイアからなる基板１０１の（０００１）面上に、厚さ１００ｎｍのＡｌＮバッファ層１０２と、厚さ２μｍのアンドープＧａＮ層１０３と、厚さ１０ｎｍ、Ａｌ組成比１５％のアンドープＡｌＧａＮ層１０４と、厚さ２０ｎｍのアンドープＧａＮ層１０５と、厚さ２５ｎｍ、Ａｌ組成比２５％のアンドープＡｌＧａＮ層１０６と、厚さ１００ｎｍのｐ型ＧａＮ層１０７とを備えている。ｐ型ＧａＮ層１０７の上にはゲート電極１１０が形成され、ゲート電極１１０の両側方の領域にはソース電極１０８及びドレイン電極１０９が形成されている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。
アンドープＡｌＧａＮ層１０４、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６のソース・ドレイン領域には、アンドープＡｌＧａＮ層１０６表面からアンドープＡｌＧａＮ層１０６、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０４を貫通してアンドープＧａＮ層１０３に達する凹部（図１のＢ）が形成されている。なお、ソース・ドレイン領域はソース電極１０８及びドレイン電極１０９が形成される領域を意味する。
アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６のゲート領域には、アンドープＡｌＧａＮ層１０６表面からアンドープＡｌＧａＮ層１０６及びアンドープＧａＮ層１０５を貫通してアンドープＡｌＧａＮ層１０４に達する凹部（図１のＡ）が形成されている。言い換えると、アンドープＡｌＧａＮ層１０６及びアンドープＧａＮ層１０５のヘテロ接合界面を貫通する凹部（図１のＡ）が形成されている。凹部（図１のＡ）の底面としてのアンドープＡｌＧａＮ層１０４の表面は、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０５の界面と面一である。なお、ここでの面一とは、アンドープＡｌＧａＮ層１０４の表面に対するエッチングの精度による、数ｎｍ程度のずれがあっても良い。ｐ型ＧａＮ層１０７は、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６の凹部（図１のＡ）を埋めるようにゲート領域に形成されている。なお、ゲート領域はゲート電極１１０及びｐ型ＧａＮ層１０７が形成される領域を意味する。
アンドープＡｌＧａＮ層１０６、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０４の凹部（図１のＢ）内であってアンドープＧａＮ層１０３上には、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３のヘテロ接合界面と、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６のヘテロ接合界面とに対して横方向から接触するようにＴｉ層とＡｌ層とからなるソース電極１０８及びドレイン電極１０９が設けられている。このように２次元電子ガスと直接接触するようにソース電極１０８及びドレイン電極１０９を形成することによって、電極と半導体層との接触抵抗を低減することができる。また、ｐ型ＧａＮ層１０７上には、ｐ型ＧａＮ層１０７とオーミック接合するＰｄからなるゲート電極１１０が設けられている。
ｐ型ＧａＮ層１０７の大部分は、１×１０19ｃｍ-3程度のＭｇがドーピングされ、１×１０18ｃｍ-3程度のキャリア濃度となっているが、ｐ型ＧａＮ層１０７におけるゲート電極１１０との接合面から１０ｎｍ程の範囲の部分は、Ｍｇが１×１０20ｃｍ-3程度ドーピングされている。
ｐ型ＧａＮ層１０７は、ソース電極１０８側に偏った位置に形成されている。これはゲート電極１１０とドレイン電極１０９との距離を大きくすることにより、高いドレイン電圧が印加されたときに生じる電界を緩和して、トランジスタの破壊耐圧を向上するためである。
なお、アンドープＧａＮ層１０３は本発明の第１の窒化物半導体層の一例であり、アンドープＡｌＧａＮ層１０４は本発明の第２の窒化物半導体層の一例であり、アンドープＧａＮ層１０５は本発明の第３の窒化物半導体層の一例であり、アンドープＡｌＧａＮ層１０６は本発明の第４の窒化物半導体層の一例であり、ｐ型ＧａＮ層１０７は本発明の第５の半導体層の一例である。また、ｎ型は本発明の第１導電型の一例であり、ｐ型は本発明の第２導電型の一例である。
図２Ａに本実施形態に係るＪＦＥＴのゲート電極１１０直下のエネルギーバンド図を示す。
ゲートバイアスがゼロの場合、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３とのヘテロ接合界面には２次元電子ガスが発生しない構成となっており、ノーマリーオフ型となる。ノーマリーオフ特性を実現し、さらに閾値電圧を正の大きな値とするためには、アンドープＡｌＧａＮ層１０４のＡｌ組成比は小さい方が望ましく、膜厚は薄い方が望ましい。
図２Ｂに本実施形態に係るＪＦＥＴのゲート・ソース電極間及びゲート・ドレイン電極間のエネルギーバンド図を示す。
ゲートバイアスがゼロの場合において、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３とのヘテロ接合界面には２次元電子ガスが発生し、チャネル（バルク側チャネルと呼ぶ）が形成されると共に、アンドープＡｌＧａＮ層１０６とアンドープＧａＮ層１０５とのヘテロ接合界面にも２次元電子ガスが発生することにより表面側にもチャネル（表面側チャネルと呼ぶ）が形成されている。ゲート・ソース電極間及びゲート・ドレイン電極間では、バルク側と表面側に２つのチャネルが形成されるためトータルのチャネル抵抗が低減される。この２つのチャネル間にはポテンシャル障壁が存在するが、トンネリングにより電子の移動が可能であるため、表面側チャネルの電子もドレイン電流として寄与する。そのため、ゲート・ソース電極間及びゲート・ドレイン電極間で低減されたチャネル抵抗分のオン抵抗を低減することができる。
より効果的に表面側チャネルに電子を発生させ、チャネル抵抗を低減するために、また、より効果的に表面側チャネルの電子がバルク側チャネルに導かれるように、アンドープＡｌＧａＮ層１０６のＡｌ組成比はアンドープＡｌＧａＮ層１０４のＡｌ組成比よりも大きい方が望ましく、さらにアンドープＡｌＧａＮ層１０６の膜厚はアンドープＡｌＧａＮ層１０４の膜厚より厚い方が望ましい。
また、従来のＪＦＥＴと比較して、ゲート・ドレイン電極間におけるバルク側チャネルがＪＦＥＴ表面から遠ざけられているため表面準位によるチャネルへの影響を低減できる。その結果、表面準位に起因した電流コラプスを抑制することができる。
電流コラプスは、表面準位にトラップされた電子に起因すると考えられる。図７に示す従来のＪＦＥＴの場合には、ゲートオフ時に数十Ｖ程度の高いドレインバイアスを印加すると、アンドープＡｌＧａＮバリア層６０４の表面準位にトラップされた電子によりゲート・ドレイン間の２次元電子ガスも空乏化される。表面準位にトラップされた電子の放出時間は捕獲時間と比べて遅いためゲートをオンした直後もゲート・ドレイン間に空乏層が広がる。このため、チャネルが完全に開かず、チャネル抵抗が増大すると考えられる。
一方、アンドープＡｌＧａＮ層１０６及びアンドープＧａＮ層１０５を備えた本実施形態のＪＦＥＴにおいては、バルク側チャネルとＪＦＥＴ表面との距離が大きくなる。このため、ゲートをオフした時に高いドレインバイアスを印加した場合においてもゲート・ドレイン間の２次元電子ガスが空乏化されない。従って、ゲートをオンした直後においてもチャネルが全開しておりチャネル抵抗は増大しない。
以下に、本実施形態に係るＪＦＥＴの製造方法を説明する。
図３は、本実施形態に係るＪＦＥＴの製造方法を説明するための断面図である。
まず、図３（ａ）に示すように、基板１０１の（０００１）面上に、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いて、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、アンドープＧａＮ層１０５、及びアンドープＡｌＧａＮ層１０６を順次エピタキシャル成長させる。
次に、図３（ｂ）に示すように、ゲート領域において、例えばＩＣＰ（Inductive-Coupled Plasma）エッチングなどのドライエッチングによりアンドープＡｌＧａＮ層１０６及びアンドープＧａＮ層１０５の一部を選択的に除去して、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６にゲートリセス部となる凹部（図３（ｂ）のＡ）を形成する。このとき、例えば、アンドープＡｌＧａＮ層１０６は塩素ガスのみを用いてエッチングし、アンドープＧａＮ層１０５のエッチング途中で酸素ガスを添加した選択ドライエッチングに切り替えることにより、アンドープＧａＮ層１０５よりもアンドープＡｌＧａＮ層１０４のエッチング速度が小さくなるエッチングを行うことが望ましい。このように、アンドープＧａＮ層１０５のエッチング速度よりもアンドープＡｌＧａＮ層１０４のエッチング速度の方が遅くなるエッチング方法、つまり選択エッチングを用いてアンドープＧａＮ層１０５をエッチングすることにより、アンドープＧａＮ層１０５のエッチング残りを無くし、かつアンドープＡｌＧａＮ層１０４をほとんどエッチングせずに、再現性良くゲート領域の凹部を形成することができる。その結果、ゲート電極１１０直下のアンドープＡｌＧａＮ層１０４の膜厚のバラツキが抑制されるため、閾値電圧の再現性を向上させることができる。
次に、図３（ｃ）に示すように、アンドープＡｌＧａＮ層１０６及びアンドープＧａＮ層１０５のゲート領域の凹部内のアンドープＡｌＧａＮ層１０４上に、ＭＯＣＶＤ法により、ｐ型ＧａＮ層１０７をエピタキシャル成長させる。なお、シリコン酸化膜等の絶縁膜からなるマスクを用いて、ゲート領域のみにｐ型ＧａＮ層１０７を成長させてもよい。この場合は、ｐ型ＧａＮ層１０７をエッチングする工程を省略することができる。
次に、図３（ｄ）に示すように、例えば塩素ガスに酸素ガスを添加したＩＣＰドライエッチング等により、ｐ型ＧａＮ層１０７のゲート領域以外の領域に形成された部分を選択的に除去する。
次に、図３（ｅ）に示すように、例えば塩素ガスを用いたＩＣＰエッチング等によりソース・ドレイン領域において、アンドープＡｌＧａＮ層１０６、アンドープＧａＮ層１０５、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３の一部を選択的に除去し、オーミックリセス部となる凹部（図３（ｅ）のＢ）を形成する。
次に、図３（ｆ）に示すように、オーミックリセス部にＴｉ層とＡｌ層とを形成した後、窒素雰囲気において６５０℃の熱処理を行い、ソース電極１０８及びドレイン電極１０９を形成する。続いて、ｐ型ＧａＮ層１０７の上にＰｄからなるゲート電極１１０を形成する。
以上のように本実施形態のＪＦＥＴによれば、ゲート・ソース電極間及びゲート・ドレイン電極間では、バルク側チャネルと表面側チャネルの２つのチャネルが形成される。アンドープＡｌＧａＮ層１０４のＡｌ組成比を減らす、あるいはアンドープＡｌＧａＮ層１０４を薄くして閾値電圧を向上させた場合、バルク側チャネルのチャネル抵抗は増加し、結果としてオン抵抗が増加する。しかし、その増加分を表面側チャネルによるチャネル抵抗の低減で補い、全体としてオン抵抗を低減することができる。従って、閾値電圧の向上と低オン抵抗化とを両立することができる。
また、本実施形態のＪＦＥＴによれば、露出するＪＦＥＴ表面とバルク側チャネルとの間にアンドープＡｌＧａＮ層１０６及びアンドープＧａＮ層１０５が形成されるため、バルク側チャネルとＪＦＥＴ表面との距離が大きくなる。従って、表面準位による影響を低減でき、表面準位に起因した電流コラプスを抑制することができる。
（変形例）
ここで、本実施の形態における変形例について説明する。
図４は、本変形例に係るＪＦＥＴの構造を示す断面図である。図４において図１と同一の構成要素には同一の符号を付すことにより説明を省略する。
本変形例のＪＦＥＴは、ｐ型ＧａＮ層１０７とアンドープＡｌＧａＮ層１０４との間に厚さ５ｎｍのアンドープＡｌＧａＮ層４０１を備えるという点で図１のＪＦＥＴと異なる。アンドープＡｌＧａＮ層４０１はアンドープＡｌＧａＮ層１０４と格子定数が同じ層である。従って、アンドープＡｌＧａＮ層１０４とアンドープＡｌＧａＮ層４０１との間の格子定数の差は、アンドープＡｌＧａＮ層１０４とｐ型ＧａＮ層１０７との間の格子定数の差よりも小さい。この構成により、製造途中で表面に露出し再成長面となる、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６のゲート領域の凹部内のアンドープＡｌＧａＮ層１０４表面の結晶性を向上させることができる。その結果、ｐ型ＧａＮ層１０７の結晶性を向上させることができ、ゲートリーク電流を低減することができる。
なお、アンドープＡｌＧａＮ層４０１は本発明の第６の窒化物半導体層の一例である。
本変形例のＪＦＥＴは、図３で示したＪＦＥＴの製造方法における図３（ｃ）で示すエピタキシャル成長の工程で、アンドープＡｌＧａＮ層４０１とｐ型ＧａＮ層１０７とを、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６のゲート領域の凹部内のアンドープＡｌＧａＮ層１０４上に順に成長させることにより得られる。このエピタキシャル成長におけるゲート領域の下地層と成長層との格子定数の不整合を緩和し、より結晶性の良好なｐ型ＧａＮ層１０７を成長させるため、アンドープＡｌＧａＮ層４０１のＡｌ組成比は、アンドープＡｌＧａＮ層１０４のＡｌ組成比と同一か、またはそれよりも小さくされる。
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＪＦＥＴの構造を示す断面図である。
図５に示すように、本実施形態のＪＦＥＴは、ゲート・ソース電極間及びゲート・ドレイン電極間にアンドープＡｌＧａＮ層５０２及びアンドープＧａＮ層５０１によるヘテロ接合界面を備えるという点で第１の実施形態のＪＦＥＴと異なる。具体的には、アンドープＡｌＧａＮ層１０６の上にアンドープＧａＮ層５０１を備え、アンドープＧａＮ層５０１の上にアンドープＡｌＧａＮ層５０２を備えるという点で第１の実施形態のＪＦＥＴと異なる。これにより、ゲート・ソース電極間及びゲート・ドレイン電極間に表面側チャネルがさらに形成され、２つとなるため、チャネル抵抗をさらに低減し、オン抵抗をさらに低減することができる。このとき、ソース電極１０８及びドレイン電極１０９は、アンドープＧａＮ層５０１及びアンドープＡｌＧａＮ層５０２のヘテロ接合界面に横方向から接触する。
なお、アンドープＧａＮ層５０１は本発明の第７の窒化物半導体層の一例であり、アンドープＡｌＧａＮ層５０２は本発明の第８の窒化物半導体層の一例である。
また、ｐ型ＧａＮ層１０７とアンドープＡｌＧａＮ層１０４との間にアンドープＡｌＧａＮ層５０２が設けられるという点でも第１の実施形態のＪＦＥＴと異なる。アンドープＡｌＧａＮ層１０４とアンドープＡｌＧａＮ層５０２との間の格子定数の差は、アンドープＡｌＧａＮ層１０４とｐ型ＧａＮ層１０７との間の格子定数の差よりも小さい。従って、ｐ型ＧａＮ層１０７の結晶性を向上させることができ、ゲートリーク電流を低減することができる。
なお、本実施形態のＪＦＥＴにおいて、アンドープＡｌＧａＮ層５０２はｐ型ＧａＮ層１０７とアンドープＡｌＧａＮ層１０４との間に形成されるとしたが、図６の断面図に示すように形成されなくてもよい。
以上、本発明の電界効果トランジスタ及びその製造方法について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
例えば、上記実施形態では、基板１０１はサファイアからなるとしたが、基板１０１の材料は、Ｓｉ或いはＳｉＣなどでもよく、窒化物半導体層を形成できる材料であればこれに限られない。
また、上記実施形態では、本発明の第１の窒化物半導体層としてアンドープＧａＮ層１０３を例示したが、ｎ型のＧａＮ層などの窒化物半導体層であればこれに限られない。
同様に、本発明の第２の窒化物半導体層としてアンドープＡｌＧａＮ層１０４を例示したが、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層よりもバンドギャップエネルギーが大きいｎ型のＡｌxＧａ1-xＮ（０＜ｘ≦１）層などの窒化物半導体層であればこれに限られない。
また、本発明の第３の窒化物半導体層としてアンドープＧａＮ層１０５を例示したが、第２の窒化物半導体層の上に形成され、第２の窒化物半導体層よりもバンドギャップエネルギーが小さいｎ型のＡｌyＧａ1-yＮ（０≦ｙ≦１）層などの窒化物半導体層であればこれに限られない。
また、本発明の第４の窒化物半導体層としてアンドープＡｌＧａＮ層１０６を例示したが、第３の窒化物半導体層の上に形成され、第３の窒化物半導体層よりもバンドギャップエネルギーが大きいｎ型のＡｌzＧａ1-zＮ（０≦ｚ≦１）層などの窒化物半導体層であればこれに限られない。
また、本発明の第５の半導体層としてｐ型ＧａＮ層１０７を例示したが、第４の窒化物半導体層のゲート領域の凹部内に形成されたｐ型の窒化物半導体層又は酸化物半導体層などのｐ型半導体層であればこれに限られない。例えば、ｐ型ＡｌαＧａ1-αＮ（０≦α≦１）、ｐ型ＺｎＯ、ｐ型ＮｉＯからなる半導体層であってもよい。
また、本発明の第６の窒化物半導体層としてアンドープＡｌＧａＮ層４０１を例示したが、第２の窒化物半導体層と前記第５の半導体層との間に形成され、第２の窒化物半導体層との格子定数の差が第５の半導体層と比べて小さいｎ型のＡｌxＧａ1-xＮ（０＜ｘ≦１）層などの窒化物半導体層であればこれに限られない。
また、本発明の第７の窒化物半導体層としてアンドープＧａＮ層５０１を例示したが、第４の窒化物半導体層の上に形成され、第４の窒化物半導体層よりもバンドギャップエネルギーが小さいｎ型のＡｌyＧａ1-yＮ（０≦ｙ≦１）層などの窒化物半導体層であればこれに限られない。
また、本発明の第８の窒化物半導体層としてアンドープＡｌＧａＮ層５０２を例示したが、第７の窒化物半導体層の上に形成され、第７の窒化物半導体層よりもバンドギャップエネルギーが大きいｎ型のＡｌzＧａ1-zＮ（０≦ｚ≦１）層などの窒化物半導体層であればこれに限られない。
また、上記実施の形態のＦＥＴにおいて、凹部の深さはアンドープＡｌＧａＮ層１０６及びアンドープＧａＮ層１０５を貫通する深さであるとしたが、この深さに限られない。例えば、凹部の深さは、アンドープＡｌＧａＮ層１０４に達することなくアンドープＧａＮ層１０５の途中で止まる深さであってもよい。
以上で述べた実施形態において、チャネルは電子をキャリアとするｎチャネルとし、ゲート部はｐ型半導体としたが、この構成に限られず、チャネルは正孔をキャリアとするｐチャネルとし、ゲート部はｎ型半導体にしてもよい。
本発明は、電界効果トランジスタ及びその製造方法に有用であり、特にテレビ他の民生機器の電源回路等で用いられるパワートランジスタとして有用である。
本発明の第１の実施形態に係るＪＦＥＴの構造を示す断面図である。 同実施形態に係るＪＦＥＴのゲート電極直下のエネルギーバンド図である。 同実施形態に係るＪＦＥＴのゲート・ソース電極間及びゲート・ドレイン電極間のエネルギーバンド図である。 同実施形態に係るＪＦＥＴの製造方法を説明するための断面図である。 同実施形態に係るＪＦＥＴの変形例の構造を示す断面図である。 本発明の第２の実施形態に係るＪＦＥＴの構造を示す断面図である。 同実施形態に係るＪＦＥＴの変形例の構造を示す断面図である。 従来例に係るＪＦＥＴの構造を示す断面図である。
符号の説明
１０１、６０１ 基板
１０２、６０２ ＡｌＮバッファ層
１０３、１０５、５０１、６０３ アンドープＧａＮ層
１０４、１０６、４０１、５０２ アンドープＡｌＧａＮ層
１０７、６０５ ｐ型ＧａＮ層
１０８、６０６ ソース電極
１０９、６０７ ドレイン電極
１１０、６０８ ゲート電極
６０４ アンドープＡｌＧａＮバリア層

Claims (10)

  1. 接合型の電界効果トランジスタであって、
    第１導電型の第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第２の窒化物半導体層と、
    前記第２の窒化物半導体層の上に形成された第１導電型の第３の窒化物半導体層と、
    前記第３の窒化物半導体層の上に形成され、前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第４の窒化物半導体層と、
    前記第４の窒化物半導体層に設けられた凹部内に形成された第２導電型の第５の半導体層と、
    前記第５の半導体層の上に形成されたゲート電極と、
    前記ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備え、
    前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面には、チャネルが形成され、
    前記凹部は、
    前記第３の窒化物半導体層及び前記第４の窒化物半導体層を貫通して前記第２の窒化物半導体層まで達し、さらに、前記第２の窒化物半導体層と前記第５の半導体層との間に形成され、かつ前記凹部の底面および側面に形成された第６の窒化物半導体層を備える
    電界効果トランジスタ。
  2. 前記第２の窒化物半導体層と前記第６の窒化物半導体層との間の格子定数の差は、前記第２の窒化物半導体層と前記第５の半導体層との間の格子定数の差よりも小さい
    請求項１に記載の電界効果トランジスタ。
  3. 接合型の電界効果トランジスタであって、
    第１導電型の第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第２の窒化物半導体層と、
    前記第２の窒化物半導体層の上に形成された第１導電型の第３の窒化物半導体層と、
    前記第３の窒化物半導体層の上に形成され、前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型の第４の窒化物半導体層と、
    前記第４の窒化物半導体層の上に形成された第１導電型の第７の窒化物半導体層と、
    前記第４の窒化物半導体層および前記第７の窒化物半導体層に設けられた凹部内に形成された第２導電型の第５の半導体層と、
    前記第５の半導体層の上に形成されたゲート電極と、
    前記ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備え、
    前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面には、チャネルが形成され、
    前記凹部は、前記第７の窒化物半導体層、前記第３の窒化物半導体層及び前記第４の窒化物半導体層を貫通して前記第２の窒化物半導体層まで達し、
    さらに、前記第２の窒化物半導体層と前記第５の半導体層との間に形成され、かつ前記凹部の底面および側面に形成された第６の窒化物半導体層を備える
    電界効果トランジスタ。
  4. 前記ソース電極及び前記ドレイン電極は、それぞれ前記第１の窒化物半導体層及び前記第２の窒化物半導体層のヘテロ接合界面と、前記第３の窒化物半導体層及び前記第４の窒化物半導体層のヘテロ接合界面とに接触する
    請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
  5. 前記第１の窒化物半導体層はＧａＮからなり、
    前記第２の窒化物半導体層はＡｌxＧａ1-xＮ（０＜ｘ≦１）からなり、
    前記第３の窒化物半導体層はＡｌyＧａ1-yＮ（０≦ｙ≦１）からなり、
    前記第４の窒化物半導体層はＡｌzＧａ1-zＮ（０≦ｚ≦１）からなり、
    前記第５の半導体層はＡｌαＧａ1-αＮ（０≦α≦１）からなる
    請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
  6. 前記電界効果トランジスタは、ノーマリーオフ型のトランジスタである
    請求項１〜５のいずれか１項に記載の電界効果トランジスタ。
  7. 第１の窒化物半導体層上に、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きい第１導電型又はアンドープの第２の窒化物半導体層、第１導電型又はアンドープの第３の窒化物半導体層、及び前記第３の窒化物半導体層よりもバンドギャップエネルギーが大きい第１導電型又はアンドープの第４の窒化物半導体層を順にエピタキシャル成長させる第１成長工程と、
    前記第４の窒化物半導体層の一部を選択的に除去して凹部を形成する凹部形成工程と、
    前記凹部の底面および側面に第６の半導体層を形成した後、前記凹部内かつ前記第６半導体層の上に第２導電型の第５の半導体層をエピタキシャル成長させる第２成長工程と、
    前記第５の半導体層の上にゲート電極を形成するゲート形成工程とを含む
    電界効果トランジスタの製造方法。
  8. 前記凹部形成工程において、前記第４の窒化物半導体層の除去により露出した前記第３の窒化物半導体を、前記第３の窒化物半導体層のエッチング速度よりも前記第２の窒化物半導体層のエッチング速度の方が遅くなるエッチング方法を用いて除去する
    請求項７に記載の電界効果トランジスタの製造方法。
  9. 前記凹部形成工程において、前記第４の窒化物半導体層の一部を選択的に除去した後、前記第３の窒化物半導体層の一部を除去して前記第２の窒化物半導体層を露出させる
    請求項７または８に記載の電界効果トランジスタの製造方法。
  10. 前記第１成長工程において、前記第４の窒化物半導体層の上に第７の窒化物半導体層を形成し、
    前記凹部形成工程において、前記第７の窒化物半導体層の一部を選択的に除去して前記凹部を形成する
    請求項７〜９のいずれか１項に記載の電界効果トランジスタの製造方法。
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