KR101322642B1 - 질화물 반도체 소자 및 그 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 본 발명의 실시예에 따른 질화물 반도체 소자는 서로 다른 전기적 특성을 갖는 질화물계의 이종 물질로 적층 구조를 형성하며, 상기 적층 구조 내의 적어도 하나의 층은 제1 영역의 제1 전극 접합층과 제2 영역의 제2 전극 접합층을 포함하는 활성층, 제1 영역 또는 제2 영역상에 형성되는 전계 분산층, 전계 분산층을 사이에 두어 제1 전극 접합층 및 제2 전극 접합층에 각각 접촉하여 형성되는 제1 전극 및 제2 전극과, 제1 영역 및 제2 영역의 경계 부위에 형성되는 제3 전극을 포함하는 복수의 전극을 포함하는 것을 특징으로 한다.

Description

질화물 반도체 소자 및 그 소자의 제조 방법{Nitride Semiconductor and Fabricating Method Thereof}
본 발명은 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 더 상세하게는 예컨대 이종접합 전계효과 트랜지스터(HFET)에서 필드 분산 구조를 이용하여 노멀리-오프(normally off) 소자의 고전압 동작을 가능케 하려는 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것이다.
일반적으로 반도체에 사용되는 물질로서 실리콘(Si) 및 비소화갈륨(GaAs)은 저전력 및 저주파수에 적용하기 위한 반도체 소자에 광범위하게 사용된다. 그러나 상기의 반도체 재료는 좁은 밴드갭(bandgap) 및 낮은 항복 전압 때문에 원하는 정도까지 고전력의 고주파 응용기기에 이용되지 못하였다. 예를 들어 Si는 실온에서 1.12 eV, GaAs는 1.42 eV의 밴드갭을 갖는다.
이에 따라 고전력, 고온 및 고주파수의 응용기기와 소자에 있어 탄화규소와 3족 질화물과 같은 넓은 밴드갭 반도체 재료에 관심을 가져왔다. 가령, α-SiC은 실온에서 2.996 eV, 3족 질화물의 GaN는 3.36 eV의 밴드갭을 갖는다. 이와 같이 탄화규소와 3족 질화물 등의 재료는 비소화갈륨 및 실리콘에 비해 좀더 높은 전계 항복전압 강도(electric field breakdown strengths) 및 전자 포화 속도(electron saturation velocity)를 갖는다.
고전력, 고온 및 고주파수의 소자로서 특별히 관심을 갖는 소자는 변조 도핑 전계 효과 트랜지스터(modulation doped field effect transistor; MODFET)로 잘 알려진 고전자이동도 트랜지스터(HEMT)이다. 이와 같은 소자는 2차원 전자 가스(2DEG: 2-Dimensional Electron Gas)가 상이한 밴드갭 에너지를 갖는 2개의 반도체 재료의 헤테로 접합(heterojunction)으로 형성되며, 여기서 밴드갭이 더 좁은 재료는 더 높은 전자 친화력을 갖기 때문에 많은 환경에서 장점을 제공한다. 2DEG는 도핑되지 않은 상태의 협소한 밴드갭 물질의 누적층(accumulation layer)이며, 대략 1012 내지 1013 캐리어/㎠ 의 매우 높은 시트 전자 농도를 포함한다. 또한 도핑된 상태의 광대한 밴드갭 반도체에서 발생한 전자는 2DEG로 전달되어, 감소된 이온 불순물 분산에 의해 높은 전자 이동도를 가능하게 한다.
그런데 이러한 종래의 HEMT와 같은 소자는 노멀리 오프 상태에서 드레인 영역으로 고전압이 인가되는 경우 게이트(gate)의 에지에 전계가 집중되어 소자가 파괴되는 등의 문제가 발생하고 있다.
본 발명의 실시예는 가령 HFET의 드레인 영역에서 인가된 고전압에 의한 전계를 분산시키는 필드 분산 구조를 통해 고전압에서도 우수한 특성을 보이는 질화물 반도체 소자 및 그 소자의 제조 방법을 제공함에 목적이 있다.
본 발명의 실시예에 따른 질화물 반도체 소자는 서로 다른 전기적 특성을 갖는 질화물계의 이종 물질로 적층 구조를 형성하며, 상기 적층 구조 내의 적어도 하나의 층은 제1 영역의 제1 전극 접합층과 제2 영역의 제2 전극 접합층을 포함하는 활성층; 상기 제1 영역 또는 상기 제2 영역상에 형성되는 전계 분산층; 및 상기 전계 분산층을 사이에 두어 상기 제1 전극 접합층 및 상기 제2 전극 접합층에 각각 접촉하여 형성되는 제1 전극 및 제2 전극과, 상기 제1 영역 및 상기 제2 영역의 경계 부위에 형성되는 제3 전극을 포함한 복수의 전극을 포함하는 것을 특징으로 한다.
상기 활성층상의 상기 제1 전극 접합층과 상기 제2 전극 접합층은 홈을 통해 물리적으로 분리되는 것을 특징으로 한다.
상기 질화물 반도체 소자는 상기 제3 전극의 하부에 배치되는 절연층을 더 포함하는 것을 특징으로 한다.
상기 질화물 반도체 소자는 상기 전계 분산층에 접촉하는 제4 전극을 더 포함하는 것을 특징으로 한다.
상기 질화물 반도체 소자는 상기 제4 전극의 하부에 배치되는 절연층을 더 포함하는 것을 특징으로 한다.
상기 제4 전극은 상기 제1 전극 또는 상기 제3 전극과 전기적으로 서로 접속하는 것을 특징으로 한다.
상기 제1 전극과 제2 전극은 제1 도전성 물질로 형성되고, 상기 제3 전극과 상기 제4 전극은 제2 도전성 물질로 형성되며, 상기 제1 도전성 물질과 상기 제2 도전성 물질은 서로 다른 물질인 것을 특징으로 한다.
또한 본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법은 서로 다른 전기적 특성을 갖는 질화물계의 이종 물질로 적층 구조를 형성하며, 상기 적층 구조 내의 적어도 하나의 층은 제1 영역의 제1 전극 접합층과 제2 영역의 제2 전극 접합층을 포함하는 활성층을 형성하는 단계; 상기 제1 영역 또는 상기 제2 영역상에 전계 분산층을 형성하는 단계; 및 상기 전계 분산층을 사이에 두어 상기 제1 전극 접합층 및 상기 제2 전극 접합층에 각각 접촉하는 제1 전극 및 제2 전극과, 상기 제1 영역 및 상기 제2 영역의 경계 부위에 위치하는 제3 전극을 포함한 복수의 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 활성층을 형성하는 단계는, 상기 제1 전극 접합층과 상기 제2 전극 접합층을 물리적으로 구분하기 위한 홈을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 복수의 전극을 형성하는 단계는, 상기 전계 분산층상에 제4 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 질화물 반도체 소자의 제조 방법은, 상기 전계 분산층을 형성한 이후에 상기 활성층상에 절연막을 형성하는 단계; 및 상기 제1 전극 및 상기 제2 전극이 제1 전극 접합층 및 상기 제2 전극 접합층에 각각 접촉하도록 상기 제1 전극 접합층 및 상기 제2 전극 접합층상의 절연막과, 상기 제4 전극이 상기 전계 분산층에 접촉하도록 상기 전계 분산층상의 절연막에 컨택홀을 각각 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제4 전극은 상기 제1 전극 또는 상기 제3 전극과 서로 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 가령 HFET의 게이트와 드레인 사이에 질화물 반도체의 분극(polarization) 특성을 이용한 에피 구조를 성장함으로써 고전압 동작시 게이트의 에지(edge)에 집중되는 전계를 분산시켜 노멀리 오프 소자의 항복전압(breakdown voltage)을 크게 향상시킬 수 있을 것이다.
또한 이종접합구조를 통해 형성된 고농도의 이차원전자가스(2DEG)가 소스 및 드레인 영역에 존재하고 있으므로 우수한 소자 특성을 나타내는 고출력 파워소자의 구현이 가능하게 될 것이다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 질화물 반도체 소자의 평면 및 단면(I-I')을 나타내는 도면,
도 2 및 도 3은 본 발명의 실시예에 따른 질화물 반도체 소자의 오프 동작 및 온 동작을 설명하기 위한 도면,
도 4는 본 발명의 제1 실시예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도,
도 5는 본 발명의 제2 실시예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도이다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 질화물 반도체 소자의 평면 및 단면(I-I')을 나타내는 도면이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 실시예에 따른 질화물 반도체 소자는 활성층(100), 전계 분산층(110), 절연층(120) 및 복수의 전극(131, 133, 141, 143)의 일부 또는 전부를 포함한다.
여기서, 활성층(100)은 가령 질화물계의 이종접합 구조로서 실리콘 기판, 석영 기판 및 사파이어 기판 등의 반도체 기판상에 형성되는 갈륨나이트라이드(GaN) 및 알루미늄갈륨나이트라이드(AlGaN) 층(101, 103)을 포함할 수 있다. 이와 같은 GaN 및 AlGaN의 이종접합 구조는 고출력 FET에 적합한 것으로, GaN 및 AlGaN의 계면에서 2DEG를 이용하여 반도체 소자의 소스와 드레인 간 전류의 흐름을 게이트 전압을 통하여 제어할 수 있게 된다. 이와 같은 2DEG는 AlGaN의 표면 아래에 양 전하에 반대되는 것이 생성되는 분극 현상으로 인하여 생성된다.
GaN 및 AlGaN 층(101, 103)은 물리적, 화학적 증착 방법을 모두 사용하여 형성될 수 있으나, MOCVD(Metal Organic Chemical Vapor Deposition) 및 MBE(Molecular Beam Epitaxy) 법을 이용하여 형성될 수 있다. 여기서, MOCVD 법은 유기금속화합물과 수소화합물의 가스 열분해 반응에 의하여 반도체 박막을 기판상에 성장시키는 에피택시 방법으로 수십나노 크기의 저차원 물질에서 일반 벌크구조와는 다른 독특한 특성이 발견된 이래, 3차원 에피택시 공정 이외에도 다양한 저차원 나노 구조체의 합성에 응용되고 있다.
MOCVD를 이용한 GaN의 에피성장은 실리콘, 사파이어(sapphire) 등과 같은 기판과의 격자 부정합을 해결하기 위해서 사파이어(sapphire)기판상에 GaN 버퍼층(buffer layer)(AlN)을 성장하고 다시 그 위에 GaN 에피층을 성장시키는 2단 성장법이 사용될 수도 있을 것이다. 2단 성장법은 에피층 성장온도 이상(1100℃)에서 열 에칭(thermal etching)을 한 후 550℃ 근처에서 GaN 버퍼층(AlN)을 성장하고 1050℃ 이상에서 GaN층(101)을 성장시키는 방법이다. 이처럼 MOCVD법은 박막형성 반응에 사용되는 반응가스의 공급원이 유기금속전구체로 낮은 온도에서 공급원의 분압이 높고 분해가 잘되는 장점이 있으므로 박막 증착시 반응가스의 공급을 원활하게 할 수 있다. 또한, 고순도로 정제된 공급원을 사용할 수 있어 성장되는 박막의 특성을 우수하게 할 수 있을 것이다.
본 발명의 실시예에 따른 AlGaN층(103)은 질화물 반도체 소자의 게이트 전극(141)에 의하여 제1 영역과 제2 영역으로 분할된다. 여기서, 제1 영역 및 제2 영역은 반도체 소자의 소스 영역 및 드레인 영역을 나타낼 수 있다. 분할된 2개의 AlGaN층(103)은 가령 GaN층(101)상에 AlGaN층(103)을 형성한 후, 포토리소그래피 공정 및 식각 공정을 수행함으로써 형성될 수 있을 것이다. 예를 들어 식각 공정을 통해 GaN층(101)의 일부가 드러나도록 홈을 형성함으로써 AlGaN층(103)의 제1 영역과 제2 영역을 물리적으로 구분할 수 있을 것이다.
AlGaN층(103)의 제2 영역에는 전계 분산층(110)이 형성된다. 이와 같은 전계 분산층(110)은 반도체 소자의 고전압 동작시, 더 정확히 말해 소자의 정상적인 오프 동작시 제2 영역의 드레인 전극(133)을 통해 고전압이 인가될 때 게이트 전극(141)의 에지로 전계가 집중되는 것을 방지하는 역할을 수행한다. 이때 효율적인 동작을 위하여 전계 분산층(110)은 본 발명의 실시예에 따라 P형 갈륨나이트라이드(P-GaN) 및 도핑이 없는 갈륨나이트라이드(U-GaN)를 재질로 하여 형성될 수 있으며, 그 형상은 다양하게 형성될 수 있을 것이다. 예를 들어, 도 1a 및 도 1b에서는 하나의 층으로서 직사각형 형상의 장벽을 이루는 것을 도시하였지만, 실질적으로 복수의 적층 구조를 이루거나, 반원 형상을 이룰 수 있으며, 혹은 두께가 얇으면서 드레인 전극(133)을 마주보는 일측 면은 평평하지 않은 굴곡 면을 가질 수도 있을 것이다. 따라서 본 발명의 실시예에서는 반도체 소자의 고전압 동작시 전계를 효율적으로 분산시키기 위한 것이라면 어떠한 물질 및 형상이어도 무관하며, 적층 구조에 있어서도 특별히 한정하지는 않을 것이다.
전계 분산층(110)이 형성된 활성층(100)상에는 산화막이나 질화막과 같은 절연층(120)이 형성된다. 이와 같은 절연층(120)은 복수의 컨택홀을 포함하고 있는데, 여기서 컨택홀은 AlGaN층(103)의 제1 영역에 형성된 소스 전극(131) 및 제2 영역에 형성된 드레인 전극(133)이 하부의 AlGaN층(103)에 각각 접촉하도록 한다. 또한 전계 분산층(110)상의 절연층(120)에 형성된 컨택홀은 베이스 전극(143)이 하부의 전계 분산층(110)에 접촉하도록 한다.
절연층(120)이 형성된 활성층(100)상에는 복수의 전극(131, 133, 141, 143)이 형성된다. 이때 복수의 전극(131, 133, 141, 143)은 예컨대 HFET로서 질화물 반도체 소자의 소스 전극(131), 드레인 전극(133), 게이트 전극(141) 및 베이스 전극(143)을 각각 의미할 수 있다. 본 발명의 실시예에 따라 소스 전극(131), 드레인 전극(133), 게이트 전극(141) 및 베이스 전극(143)은 각각 제1 내지 제4 전극으로 지칭될 수 있을 것이다. 여기서 게이트 전극(141)은 AlGaN층(103)을 제1 영역 및 제2 영역으로 구분하는 경계 부위에 형성되는 것이 바람직하며, 소스 전극(131) 또는 베이스 전극(143)과 전기적으로 서로 연결될 수 있다.
예컨대, 본 발명의 실시예에 따른 질화물 반도체 소자는 소스 전극(131)과 드레인 전극(133)이 동일한 제1 도전성 물질을 사용해서 동일 공정상에서 형성될 수 있고, 게이트 전극(141)과 베이스 전극(143)이 또한 동일한 제2 도전성 물질로 동일 공정상에서 형성될 수 있다. 이때 제1 및 제2 도전성 물질은 서로 다른 물질을 이루는 것이 바람직하다. 이와 같이 게이트 전극(141) 및 베이스 전극(143)이 동일 공정에서 포토리소그래피 공정을 통해 형성될 때 두 전극이 서로 접촉하도록 형성할 수 있을 것이다. 그 이외에도 각각의 공정이 끝난 상태에서 별도의 도전 와이어를 통해 접속시키거나 본 발명의 실시예에 따른 질화물 반도체 소자가 적용된 회로상에서 소스 전극(131) 또는 게이트 전극(141)과 베이스 전극(143)에 동일 전압이 인가되도록 구성할 수도 있을 것이다.
따라서 본 발명의 실시예에 따라 베이스 전극(143)은 전계의 분산 효과를 극대화할 수 있다면 가급적 전계 분산층(110)상에 형성되는 것이 바람직하며, 더 나아가서는 바이어스 전압이 인가될 수 있도록 하는 것이 더욱 바람직하다. 이때, 바이어스 전압은 어떠한 연결 구조나 방법에 의해 인가되어도 무관할 것이다.
도 2 및 도 3은 본 발명의 실시예에 따른 질화물 반도체 소자의 오프 동작 및 온 동작을 설명하기 위한 도면이다.
도 2 및 도 3을 도 1b와 함께 참조하면, 본 발명의 실시예에 따른 질화물 반도체 소자의 오프 동작시, 즉 게이트 전극(141)에 양 전압이 인가되지 않으면 게이트 영역에는 AlGaN이 없기 때문에 2DEG 채널층이 끊어진 상태가 되어 소자가 동작하지 않게 된다. 또한 베이스 영역에도 양 전압이 인가되지 않으면 편극 전하(polarization charge) 간의 작용으로 인하여 2DEG 층이 공핍(depletion) 상태가 되어 마치 진성(intrinsic) 영역 같이 보이게 된다. 다시 말해, 질화물 간의 분극에 의해 가령 전계 분산층(110)을 이루는 U-GaN의 하단에 네거티브 편극 전하가 생기게 되면 전하 중성 법칙에 따라 2DEG가 존재하던 곳에 포지티브 편극 전하가 발생하게 되고, 이 포지티브 편극 전하와 2DEG 채널층에 존재했던 네거티브 전자 전하가 서로 상쇄되어 공핍이 되므로 진성 영역처럼 보이게 되는 것이다. 이에 따라 오프 상태에서 드레인 전극(133)에 아무리 높은 전압이 인가되더라도 드레인 전극(133)과 마주하는 게이트 전극(141)의 에지에 전계가 집중되지 않고 전계 분산 구조에 의해 전계가 분산되어 높은 항복 전압을 가질 수 있게 되는 것이다.
반면 가령 소스 전극(131) 또는 게이트 전극(141)과 베이스 전극(143)에 양 전압이 인가되면, 게이트 영역의 하단 부위에 채널이 형성됨에 따라 소자가 온 상태가 되며, 전계 분산층(110)을 이루는 U-GaN의 하단에는 2DHG(2-Dimensional Hole Gas)가 생기게 된다. 다시 말해, 양 전하인 2DHG가 생성됨에 따라 역시 전하 중성 법칙에 따라 2DEG 채널층에는 생성된 2DHG의 양 전하만큼의 음 전하가 추가되고, 그로 인해 2DEG 채널층의 전자 농도가 증가하게 되는 것이다. 전자 농도가 증가함에 따라 전류 특성을 포함한 전반적인 소자의 특성이 향상되게 되는 것이다.
도 4는 본 발명의 제1 실시예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도이다.
도 4를 도 1b와 함께 참조하면, 먼저 반도체 기판상에 복수의 적층 구조를 성장한다(S401). 여기서 복수의 적층 구조는 가령 반도체 기판상에 순차적으로 적층되는 GaN층(101) 및 AlGaN층(103)을 포함하는 활성층(100)과, 활성층(100)상에 순차적으로 적층되어 전계 분산층(110)을 형성하기 위한 P-GaN 및 U-GaN 층 중 적어도 하나의 층으로 이루어 지게 된다.
이어 전계 분산층(110)을 형성하기 위한 제1 포토리소그래피 공정 및 식각 공정을 순차적으로 진행한다(S403, S405). 다시 말해, S401 단계에서와 같이 복수의 적층 구조를 성장한 후, 감광막(PR)을 적층 구조상에 도포한 후 마스크를 적용하여 노광 및 현상하고, 감광막이 제거된 부위를 식각함으로써 도 1b에서와 같은 전계 분산층(110)을 형성하게 되는 것이다.
이어 게이트 전극(141)을 형성하기 위한 제2 포토리소그래피 공정 및 식각 공정을 진행한다(S407, S409). 이와 같은 공정은 실질적으로 활성층(100)을 형성하는 AlGaN층(103)을 제1 영역의 제1 전극 접합층과 제2 영역의 제2 전극 접합층으로 구분하기 위한 공정에 해당된다. 이를 위하여 전계 분산층(110)이 형성된 상태에서, 활성층(100)상에 다시 감광막을 도포한 후 새로운 마스크를 적용하여 노광 및 현상을 하고, 감광막이 제거된 부위, 즉 제1 영역과 제2 영역의 경계 부위를 식각하여 일종의 홈을 형성한다.
그런 다음 적층 구조의 전면(全面)에 절연막을 증착하여 절연층(120)을 형성하고, 복수의 전극(131, 133, 141, 143)을 형성하기 위한 제3 포토리소그래피 공정을 진행한다(S411, S413). 좀더 첨언하면, 적층 구조의 전면에 절연막을 증착한 상태에서 위에서와 동일한 방식으로 포토리소그래피 공정을 진행하여 제1 영역의 제1 전극 접합층과 제2 영역의 제2 전극 접합층 및 전계 분산층(110)의 일부가 외부로 노출되도록 절연막에 컨택홀을 각각 형성하게 되는 것이다.
이후, 컨택홀 부위에 복수의 전극(131, 133, 141, 143)을 형성하게 된다(S415). 복수의 전극을 형성하기 위한 방법은 다양하게 적용될 수 있다. 가령 본 발명의 실시예에 따라 소스 전극(131)과 드레인 전극(133)이 동일한 제1 도전성 물질로 이루어지고, 제1 도전성 물질이 게이트 전극(141)과 베이스 전극(143)을 형성하는 제2 도전성 물질과 서로 다른 물질을 이룬다고 가정하면, 제조 공정을 줄이기 위하여 프린팅 방식을 적용하여 2번에 걸쳐 공정을 진행하는 것이 바람직하다.
만약 리프트 오프 공정을 진행하는 경우라면, 컨택홀이 형성된 상태에서 적층 구조상에 포토리소그래피 공정을 진행하여 소스 전극(131)과 드레인 전극(133)이 형성될 부위의 컨택홀을 외부로 노출시킨 후 제1 도전성 물질을 도포 혹은 매립한 후 주변의 감광막을 리프트 오프 공정을 통해 제거하면 되는 것이다. 게이트 전극(141)과 베이스 전극(143)도 이와 동일한 방식으로 형성할 수 있을 것이다.
도 5는 본 발명의 제2 실시예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도이다.
도 5를 도 1b와 함께 참조하면, 먼저 반도체 기판상에 활성층(100)을 위한 GaN층(101) 및 AlGaN층(103)을 순차적으로 적층한다(S501).
이어 적층 구조를 갖는 활성층(100)상에 전계 분산층(110)을 형성하기 위한 제1 포토리소그래피 공정을 진행한다(S503). 다시 말해, 활성층(100)상에 감광막을 도포한 후 마스크를 적용해 노광 및 현상을 수행함으로써 전계 분산층(110)의 영역을 정의하게 되는 것이다.
이후 외부로 노출된 활성층(100)을 포함하여 감광막이 도포된 활성층(100) 상에 전계 분산층(110)을 형성하기 위한 물질을 성장하게 된다(S505). 여기서, 전계 분산층(110)을 형성하기 위한 물질은 해당 물질을 매립하는 방식으로 선택적으로 형성한 후, 주변의 감광막은 애싱(ashing) 혹은 리프트 오프 공정을 통해 제거함으로써 전계 분산층(110)을 형성하거나, 활성층(100)상의 전면에 전계 분산층(110)을 위한 해당 물질을 도포한 후, 노출된 활성층(100)의 접촉 부위 이외에 해당 물질이 도포된 주변의 감광막을 리프트 오프 공정으로 제거함으로써 전계 분산층(110)을 형성할 수도 있을 것이다. 따라서, 본 발명의 실시예에서는 전계 분산층(110)을 형성하기 위한 위의 방법에 특별히 한정하지는 않을 것이다.
그 다음 게이트 전극(141)을 형성하기 위한 제2 리소그래피 공정 및 식각 공정을 진행할 수 있다(S507, S509). 이에 관련되는 자세한 공정은 앞서 설명한 본 발명의 제1 실시예에 따른 S407 및 S409 단계와 크게 다르지 않으므로 더 이상의 설명은 생략하도록 한다.
기타 본 발명의 제2 실시예에 따른 S511 내지 S515 단계 또한 본 발명의 제1 실시예에 따른 S413 내지 S415 단계와 기술 내용이 크게 다르지 않으므로 더 이상의 설명은 생략하도록 한다.
지금까지 본 발명의 제1 실시예에 및 제2 실시예를 통해 살펴 본 바와 같이, 본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법은 다양한 방식으로 이루어질 수 있다. 따라서, 본 발명의 실시예에서는 그러한 세부 공정에 대하여 특별히 한정하지는 않을 것이다.
한편 본 발명의 실시예에 따른 반도체 소자는 HFET인 것을 예로 들어 설명하였지만, 통상적인 BJT(Bipolar Junction Transistor), IGBT(Insulatied Gate Bipolar Transistor), JFET(Junction gate FET) 등을 의미할 수도 있다. 그러므로, FET 계열 소자의 게이트 또는 BJT, IGBT 계열 소자의 베이스는 구동단 또는 전압 인가 단자(혹은 구동단 또는 전압 인가단자 전극)로 통칭하여 사용될 수 있다. 또한, FET 계열 소자의 드레인 또는 BJT, IGBT 계열 소자의 컬렉터는 반도체 소자의 전류 인입단(혹은 전류 인입단 전극)이라 지칭될 수 있으며, FET 계열 소자의 소스 및 BJT, IGBT 계열 소자의 이미터는 전류 인출단(혹은 전류 인출단 전극)이라 지칭될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100: 활성층 110: 전계 분산층
120: 절연층 131: 소스 전극
133: 드레인 전극 141: 게이트 전극
143: 베이스 전극

Claims (12)

  1. 서로 다른 전기적 특성을 갖는 질화물계의 이종 물질로 적층 구조를 형성하며, 상기 적층 구조 내의 적어도 하나의 층은 제1 영역의 제1 전극 접합층과 제2 영역의 제2 전극 접합층을 포함하는 활성층;
    상기 제1 영역 또는 상기 제2 영역상에 형성되는 전계 분산층; 및
    상기 전계 분산층을 사이에 두어 상기 제1 전극 접합층 및 상기 제2 전극 접합층에 각각 접촉하여 형성되는 제1 전극 및 제2 전극과, 상기 제1 영역 및 상기 제2 영역의 경계 부위에 형성되는 제3 전극을 포함한 복수의 전극을
    포함하는 것을 특징으로 하는 질화물 반도체 소자.
  2. 제1항에 있어서,
    상기 활성층상의 상기 제1 전극 접합층과 상기 제2 전극 접합층은 홈을 통해 물리적으로 분리되는 것을 특징으로 하는 질화물 반도체 소자.
  3. 제1항에 있어서,
    상기 질화물 반도체 소자는 상기 제3 전극의 하부에 배치되는 절연층을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  4. 제1항에 있어서,
    상기 질화물 반도체 소자는 상기 전계 분산층에 접촉하는 제4 전극을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  5. 제4항에 있어서,
    상기 질화물 반도체 소자는 상기 제4 전극의 하부에 배치되는 절연층을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  6. 제4항에 있어서,
    상기 제4 전극은 상기 제1 전극 또는 상기 제3 전극과 전기적으로 서로 접속하는 것을 특징으로 하는 질화물 반도체 소자.
  7. 제4항에 있어서,
    상기 제1 전극과 제2 전극은 제1 도전성 물질로 형성되고, 상기 제3 전극과 상기 제4 전극은 제2 도전성 물질로 형성되며, 상기 제1 도전성 물질과 상기 제2 도전성 물질은 서로 다른 물질인 것을 특징으로 하는 질화물 반도체 소자.
  8. 서로 다른 전기적 특성을 갖는 질화물계의 이종 물질로 적층 구조를 형성하며, 상기 적층 구조 내의 적어도 하나의 층은 제1 영역의 제1 전극 접합층과 제2 영역의 제2 전극 접합층을 포함하는 활성층을 형성하는 단계;
    상기 제1 영역 또는 상기 제2 영역상에 전계 분산층을 형성하는 단계; 및
    상기 전계 분산층을 사이에 두어 상기 제1 전극 접합층 및 상기 제2 전극 접합층에 각각 접촉하는 제1 전극 및 제2 전극과, 상기 제1 영역 및 상기 제2 영역의 경계 부위에 위치하는 제3 전극을 포함한 복수의 전극을 형성하는 단계를
    포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 활성층을 형성하는 단계는, 상기 제1 전극 접합층과 상기 제2 전극 접합층을 물리적으로 구분하기 위한 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 복수의 전극을 형성하는 단계는, 상기 전계 분산층상에 제4 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 질화물 반도체 소자의 제조 방법은,
    상기 전계 분산층을 형성한 이후에 상기 활성층상에 절연막을 형성하는 단계; 및
    상기 제1 전극 및 상기 제2 전극이 제1 전극 접합층 및 상기 제2 전극 접합층에 각각 접촉하도록 상기 제1 전극 접합층 및 상기 제2 전극 접합층상의 절연막과, 상기 제4 전극이 상기 전계 분산층에 접촉하도록 상기 전계 분산층상의 절연막에 컨택홀을 각각 형성하는 단계를
    더 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 제4 전극은 상기 제1 전극 또는 상기 제3 전극과 서로 전기적으로 연결되는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
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