KR101375685B1 - 질화물 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
질화물 반도체 소자 제조방법이 개시된다. 본 발명에 따른 질화물 반도체 제조방법은 기판 상에 질화갈륨계 활성층을 형성하는 단계, 질화갈륨계 활성층 상에 절연막을 증착하는 단계, 질화갈륨계 활성층 일부와 절연막의 기설정된 영역을 식각하여 질화갈륨계 활성층의 일부 영역을 노출하는 단계, 노출된 질화갈륨계 활성층의 일부 영역 및 절연막을 덮는 형태로 산화막을 적층하는 단계, 산화막이 적층된 기판에 어닐링을 수행하여 질화갈륨계 활성층과 산화막 사이에 갈륨산화막 계면층을 형성하는 단계 및 산화막 상의 기설정된 영역을 매립하는 형태로 게이트 영역을 형성하는 단계를 포함한다.
Description
본 발명은 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 더 상세하게는 예컨대 이종접합 전계효과 트랜지스터(HFET)에서 게이트 산화막 내의 고정된 전하량의 조절을 이용하여 노멀리-오프(normally off) 소자의 문턱전압 조절을 가능케 하려는 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것이다.
최근 AlGaN/GaN 등과 같은 이종접합구조는 높은 임계 전계, 고농도의 2차원적 전자가스 (2DEG)등 우수한 물질 특성으로 전력 응용 분야의 차세대 반도체 소자로 각광을 받고 있지만 문턱 전압이 0V 이하인 공핍형으로 동작하고 있으며, 전력 소자에서 스위치 노이즈 제거 및 회로 단순화를 위하여서는 3V 이상의 높은 문턱전압이 필수적이다.
이에 따라, 이종접합구조 소자의 문턱전압을 증가시키기 위하여 다양한 기술이 연구되어 왔고 특히 리세스 게이트(recess gate) 구조는 근래 각광을 받아왔다.
그러나, 리세스 게이트 구조를 이용함에도, 최대 1~2V 정도의 낮은 문턱전압 특성을 나타내는 문제점이 있었다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은, 어닐링 공정을 수행하여, 산화막과 질화갈륨계 활성층사이에 형성되는 갈륨산화막 계면층을 통하여 문턱전압을 조절할 수 있는 질화물 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명의 일 실시 예에 따른 질화물 반도체 소자 제조방법은 기판 상에 질화갈륨계 활성층을 형성하는 단계, 상기 질화갈륨계 활성층 상에 절연막을 증착하는 단계, 상기 질화갈륨계 활성층 일부와 상기 절연막의 기설정된 영역을 식각하여 상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계,상기 노출된 질화갈륨계 활성층의 일부 영역 및 상기 절연막을 덮는 형태로 산화막을 적층하는 단계, 상기 산화막이 적층된 기판에 어닐링을 수행하여 상기 질화갈륨계 활성층과 상기 산화막 사이에 갈륨산화막 계면층을 형성하는 단계 및 상기 산화막 상의 기설정된 영역을 매립하는 형태로 게이트 영역을 형성하는 단계를 포함한다.
여기서, 상기 질화갈륨계 활성층은, 질화갈륨(GaN)층이고, 상기 산화막은, 산화 알루미늄(Al2O3)일 수 있다.
한편, 상기 질화갈륨계 활성층을 형성하는 단계는, 상기 기판 상에 질화갈륨(GaN)층을 형성하는 단계, 상기 형성된 질화갈륨층 상에 알루미늄질화갈륨(AlGaN)층을 형성하는 단계를 포함할 수 있다.
여기서, 상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계는, 상기 알루미늄질화갈륨층과 상기 절연막의 기설정된 영역을 식각하여 상기 질화갈륨층의 일부 영역을 노출할 수 있다.
한편, 상기 갈륨산화막 계면층을 형성하는 단계 이후에, 상기 절연막 상에 적층된 산화막 및 상기 절연막의 기설정된 영역을 식각하여 상기 알루미늄질화갈륨층의 일부 영역을 노출하고, 상기 노출된 알루미늄질화갈륨층의 일부 영역 상에 소스 영역 및 드레인 영역을 각각 형성하는 단계를 포함할 수 있다.
한편, 상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계 이전에, 상기 절연막 및 상기 질화갈륨계 활성층의 기설정된 영역에 메사 식각을 수행하고, 상기 식각된 기설정된 영역에 이온을 주입하여 이온 주입층을 형성하는 단계를 더 포함할 수 있다.
한편, 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자 제조방법은, 기판 상에 질화갈륨계 활성층을 형성하는 단계; 상기 질화갈륨계 활성층 상에 산화막을 적층하는 단계; 상기 산화막이 적층된 기판에 어닐링을 수행하여 상기 질화갈륨계 활성층과 상기 산화막 사이에 갈륨산화막 계면층을 형성하는 단계; 상기 산화막과 상기 갈륨산화막 계면층의 기설정된 영역을 식각하여 상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계; 상기 노출된 질화갈륨계 활성층의 일부 영역, 상기 산화막 및 상기 갈륨산화막 계면층을 덮는 형태로 절연막을 증착하는 단계; 및 상기 질화갈륨계 활성층 상에 증착된 상기 절연막의 기설정된 영역을 식각하여 상기 질화갈륨계 활성층의 일부 영역를 노출하고, 상기 노출된 질화갈륨계 활성층의 일부 영역 상에 소스 영역 및 드레인 영역을 각각 형성하는 단계;를 포함한다.
여기서, 상기 산화막 상에 증착된 상기 절연막의 상부에 게이트 영역을 형성하는 단계;를 더 포함할 수 있다.
한편, 상기 산화막 상에 증착된 상기 절연막을 식각하여 상기 산화막을 노출하고, 상기 노출된 산화막 상부에 게이트 영역을 형성하는 단계;를 더 포함할 수 있다.
한편, 본 발명의 일 실시 예에 따른 질화물 반도체 소자는, 기판 상에 형성되는 질화갈륨계 활성층; 상기 질화갈륨계 활성층 상에 적층되는 산화막; 상기 산화막이 적층된 기판에 어닐링을 수행하여 상기 질화갈륨계 활성층과 상기 산화막 사이에 형성되는 갈륨산화막 계면층; 및 상기 산화막 상에 형성되는 게이트 영역;를 포함한다.
도 1은 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 나타내는 단면 구조를 나타내는 도면,
도 2는 본 발명의 일 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도,
도 3은 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도,
도 4는 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도, 그리고
도 5는 본 발명의 일 실시 예에 따른 어닐링 공정의 진행 시간에 따른 문턱전압을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도,
도 3은 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도,
도 4는 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도, 그리고
도 5는 본 발명의 일 실시 예에 따른 어닐링 공정의 진행 시간에 따른 문턱전압을 설명하기 위한 도면이다.
이하 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 나타내는 단면 구조를 나타내는 도면이다.
도 1을 참고하면, 본 발명에 따른 반도체 소자는 기판(100), 질화갈륨계 활성층(111, 112), 산화막(120), 갈륨산화막 계면층(125), 게이트 영역(130), 소스 영역(140), 드레인 영역(150), 절연막(160) 및 이온 주입층(170)의 일부 또는 전부를 포함한다.
도 1에서는 질화갈륨계 활성층(111, 112)은 질화물계의 이종접합 구조로서 실리콘 기판, 석영 기판 및 사파이어 기판 등의 반도체 기판상에 형성되는 질화갈륨(GaN) 및 알루미늄질화갈륨(AlGaN) 층(111, 112)을 포함하는 것으로 도시하였지만, 이에 한정되지 않고 질화갈륨(GaN)만으로 형성될 수도 있다.
한편, 도 1에서 도시한 바와 같은 GaN 및 AlGaN의 이종접합 구조는 고출력 FET에 적합한 것으로, GaN 및 AlGaN의 계면에서 2DEG를 이용하여 반도체 소자의 소스(140)와 드레인(150) 간 전류의 흐름을 게이트 전압을 통하여 제어할 수 있게 된다. 이와 같은 2DEG는 AlGaN의 표면 아래에 양 전하에 반대되는 것이 생성되는 분극 현상으로 인하여 생성된다.
한편, 질화갈륨계 활성층(111, 112) 상에 산화막(120)이 적층될 수 있다. 바람직하게, 본 발명의 일 실시 예에 따른 산화막은 산화알루미늄(Al2O3)을 포함할 수 있다.
갈륨산화막 계면층(125)는 산화막(120)이 적층된 기판(100)에 어닐링(annealing) 공정을 수행하여 형성될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 어닐링 공정은 옥시겐 어닐링(Oxygen annealing)으로 산소 분위기에서 열처리 공정에 해당한다.
상술한 어닐링 공정에 의해 생성되는 갈륨산화막 계면층(125')은 산소원자 함량이 증가하여, 갈륨산화막 계면층(125')에 고정된 음전하(negative fixed charge)가 증가되고, 양전하(positive fixed charge)는 감소된다.
이에 따라, GaN(111)의 음전하와 갈륨산화막 계면층(125')에 고정된 음전하 간에 척력이 작용하여 문턱 전압이 커지는 효과를 얻을 수 있다.
이하에서는, 상술하였던 질화물 반도체 소자의 제조방법에 대해서 구체적으로 설명한다.
제1 실시 예
도 2는 본 발명의 일 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도이다.
도 2a를 참고하면, 기판(100) 상에 질화갈륨계 활성층(111, 112)을 형성할 수 있다.
여기서 기판(100)는 실리콘 기판, 사파이어 기판 및 실리콘카바이드(SiC) 기판중 어느 하나일 수 있다.
질화갈륨계 활성층(111, 112)은 질화물계의 이종접합 구조로서 반도체 기판상에 형성되는 질화갈륨(GaN)(111) 및 알루미늄질화갈륨(AlGaN)(112) 층을 포함한다.
한편, GaN 층(111) 및 AlGaN 층(112)은 물리적, 화학적 증착 방법을 모두 사용하여 형성될 수 있으나, MOCVD(Metal Organic Chemical Vapor Deposition) 및 MBE(Molecular Beam Epitaxy) 법을 이용하여 형성될 수 있다. 여기서, MOCVD 법은 유기금속화합물과 수소화합물의 가스 열분해 반응에 의하여 반도체 박막을 기판상에 성장시키는 에피택시 방법으로 수십나노 크기의 저차원 물질에서 일반 벌크구조와는 다른 독특한 특성이 발견된 이래, 3차원 에피택시 공정 이외에도 다양한 저차원 나노 구조체의 합성에 응용되고 있다.
MOCVD를 이용한 GaN의 에피성장은 실리콘, 사파이어(sapphire) 등과 같은 기판과의 격자 부정합을 해결하기 위해서 사파이어(sapphire)기판상에 GaN 버퍼층(buffer layer)(미도시)을 성장하고 다시 그 위에 GaN 에피층을 성장시키는 2단 성장법이 사용될 수도 있을 것이다. 2단 성장법은 에피층 성장온도 이상(1100℃)에서 열 에칭(thermal etching)을 한 후 550℃ 근처에서 GaN 버퍼층(미도시)을 성장하고 1050℃ 이상에서 GaN층(111)을 성장시키는 방법이다. 이처럼 MOCVD법은 박막형성 반응에 사용되는 반응가스의 공급원이 유기금속전구체로 낮은 온도에서 공급원의 분압이 높고 분해가 잘되는 장점이 있으므로 박막 증착시 반응가스의 공급을 원활하게 할 수 있다. 또한, 고순도로 정제된 공급원을 사용할 수 있어 성장되는 박막의 특성을 우수하게 할 수 있다.
이어서, 질화갈륨계 활성층(111, 112) 상에 절연막(160)을 도 2b와 같이 증착시킨다. 여기서 절연막은 SiN층(160)일 수 있다.
이어서, 절연(Isolation) 공정을 수행한다. 절연 공정이란, 반도체 소자와 소자간의 절연을 위하여 단위 소자 제작 전에 수행하는 공정을 의미한다. 절연 공정을 통하여 소자가 제작될 영역과 이를 제외한 부분을 전기적으로 절연시키는 효과가 있다.
구체적으로, 절연 공정은 제1 포토리소그래피 공정,메사(MESA) 식각 공정 및 이온(Ion) 주입 공정을 순차적으로 진행할 수 있다.
메사 식각 공정은 소자가 제작될 영역을 제외한 부분을 식각하는 공정이다. 일 실시 예로, 소자가 제작될 영역을 제외한 부분을 200nm 이상의 깊이로 식각을 수행할 수 있다.
이온 주입 공정은 전기적으로 반응을 하지 않는 이온을 주입하여, 주입된 영역을 전기적으로 절연시키는 공정을 의미한다. 이온 주입 공정을 통하여 메사 식각시 발행할 수 있는 소자 내 plasma damage 을 피할 수 있는 효과가 있다. 이온 주입 공정시 주입되는 이온의 일 예로, 아르곤(Ar), 산소(O) 등이 사용될 수 있다.
본 발명의 일 실시 예로, 기설정된 영역에 제1 포토리소그래피 공정을 수행하고, 도 2c와 같이 절연막(160)과 질화갈륨계 활성층(111, 112)의 기설정된 영역에 메사 식각을 수행하고, 도 2d와 같이 식각된 기설정된 영역에 이온을 주입하여 이온 주입층을 형성할 수 있다.
한편, 본 실시 예에서는 절연 공정을 도 2c 및 도 2d와 같이 메사 식각을 수행하고, 식각된 영역에 이온주입층을 형성하는 순으로 진행한다고 설명하였으나, 이에 한정되지 않고 메사 식각 또는 이온주입 공정 중 어느 하나만 수행하여 절연 공정을 진행할 수 있다.
이어서, 질화갈륨계 활성층의 일부 영역을 노출시키기 위해, 제2 포토리소그래피 공정 및 식각 공정을 순차적으로 진행한다. 구체적으로, 감광막(PR)을 적층 구조상 기설정된 영역에 도포한 후 마스크를 적용하여 노광 및 현상한다. 현상 후 감광막이 제거된 부위를 식각함으로써 질화갈륨계 활성층의 일부 영역을 노출할 수 있다. 이에 대한 실시 예로, 도 2e와 같이 질화갈륨계 활성층 일부인 알루미늄질화갈륨층(112)과 절연막(160)의 기설정된 영역을 식각하여, 질화갈륨층(111)의 일부 영역을 노출할 수 있다.
이어서, 노출된 질화갈륨계 활성층의 일부 영역 및 절연막을 덮는 형태로 산화막을 적층한다. 구체적으로, 도 2f와 같이 노출된 질화갈륨계 활성층(111, 112) 및 절연막(160)을 덮는 형태로 산화막(120)을 적층할 수 있다. 여기서, 산화막(120)은 Al2O3층일 수 있다.
이어서, 도 2g와 같이 산화막이 적층된 기판에 어닐링을 수행하여 상기 질화갈륨계 활성층, 즉 GaN층, AlGaN층(111, 112)과 산화막, 즉 Al2O3 층(120)사이에 갈륨산화막 계면층을 형성한다. 여기서 갈륨산화막 계면층은 GaOx층(x는 O의 함량, 일 예로 Ga2O3 들 수 있다.) (125)일 수 있으며, N성분이 포함된 GaOxNy(x는 O의 함량, y는 N의 함량) 일 수 있다.
한편, 본 발명의 일 실시예에 따른 어닐링 공정은 옥시겐 어닐링(Oxygen annealing)으로 산소 분위기에서 열처리 공정에 해당한다.
상술한 어닐링 공정에 의해 생성되는 갈륨산화막 계면층은 산소원자 함량이 증가하여, 갈륨산화막 계면층(125)에 고정된 음전하(negative fixed charge)가 증가되고, 양전하(positive fixed charge)는 감소된다.
이에 따라, GaN층(111)의 음전하와 갈륨산화막 계면층에 고정된 음전하 간에 척력이 작용하여 문턱 전압이 커지는 효과를 얻을 수 있다.
어닐링 공정에 의해 갈륨산화막 계면층 형성한 후, 소스/드레인 영역 및 게이트 영역을 각각 형성할 수 있다.
소스/드레인 영역을 형성하기 위해, 절연막 상에 적층된 산화막 및 절연막의 기설정된 영역을 식각하여 알루미늄질화갈륨층의 일부 영역을 노출하고, 노출된 알루미늄질화갈륨층의 일부 영역 상에 소스 영역 및 드레인 영역을 각각 형성할 수 있다. 구체적으로, 알루미늄질화갈륨층의 일부 영역을 노출시키기 위해, 제3 포토리소그래피 공정 및 식각 공정을 순차적으로 진행한다. 포토리소그래피 공정 및 식각 공정의 중복 설명은 생략한다.
이에 대한 실시 예로, 도 2h와 같이 산화막(120) 및 절연막(160)의 기설정된 영역을 식각하여 알루미늄질화갈륨층(112)의 일부영역을 노출하고, 도 2i와 같이 소스 영역(140) 및 드레인 영역(150)을 각각 형성할 수 있다. 소스 영역 및 드레인 영역은 금속-반도체 접합(Ohmic Contact)을 통하여 형성될 수 있다. Ohmic metal을 증착시키고, RTA(Rapid thermal annealing)을 수행하여 Ohmic metal alloy을 형성할 수 있다.
한편, 게이트 영역은 도 2j와 같이 산화막 상의 기설정된 영역을 매립하는 형태로 형성된다.
제2 실시 예
도 3은 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도이다.
도 2에서 도시한 바와 같이 도 3a, 도 3b는 기판(100) 상에 질화갈륨계 활성층(110)을 형성하는 것을 나타내고 있다.
질화갈륨계 활성층(110)은 GaN층(111) 및 AlGaN층(112)이 적층 된 이종접합구조일 수 있으나, 본 발명의 다양한 실시 예에 따르면 GaN층 단일 구조로 형성될 수 있다.
이어서, 도 3c와 같이 질화갈륨계 활성층(110) 상에 산화막, 즉 Al2O3층(120)을 적층한다.
그런 다음 도 3d와 같이 Al2O3층(120)이 적층된 기판에 어닐링을 수행하여 질화갈륨계 활성층(110)과 Al2O3층(120) 사이에 갈륨산화막 계면층을 형성한다. 여기서 갈륨산화막 계면층은 GaOx층(x는 O의 함량, 일 예로 Ga2O3 들 수 있다.) (125)일 수 있으며, N성분이 포함된 GaOxNy(x는 O의 함량, y는 N의 함량) 일 수 있다.
어닐링 공정에 대해서는 도 1 및 도 2에서 자세히 설명하였는바, 중복설명은 피하기로 한다.
이어서, 도 3e와 같이 Al2O3층(120)과 GaOx층(x는 O의 함량, 일 예로 Ga2O3 들 수 있다.)(125)의 기설정된 영역을 식각하여 질화갈륨계 활성층(110)의 일부 영역을 노출한다. 여기서 기설정된 영역이란 게이트 영역이 형성되지 않을 영역을 의미한다. 구체적으로, 제1 포토리소그래피 공정 및 식각 공정을 순차적으로 진행하여, 질화갈륨계 활성층(110)의 일부 영역을 노출한다.
포토리소그래피 공정 및 식각 공정에 대해서는 도 2에서 자세히 설명하였는바, 중복설명은 피하기로 한다.
그런 다음, 도 3f와 같이 노출된 질화갈륨계 활성층의 일부 영역과 식각되어 노출된 Al2O3층(120)과 GaOx층(x는 O의 함량, 일 예로 Ga2O3 들 수 있다.)(125) 전면(全面)에 절연막을 증착한다. 여기서 절연막은 SiN층(160)일 수 있다.
이어서, 도 3g와 같이 기 설정된 영역 절연막 일부를 식각한다. 여기서 기설정된 영역이란 게이트 영역, 소스 영역 및 드레인 영역이 형성될 영역을 의미한다. 구체적으로, AlGaN층(112)의 일부 영역 및 Al2O3층(120')을 노출시키도록 절연막, 즉 SiN층(160')을 식각한다.
이어서, 게이트 영역(130), 소스 영역(140) 및 드레인 영역(150)이 형성된다.
한편, 도 3에서는 게이트 영역(130)을 형성시에 절연막, 즉 SiN층(120)을 식각하고 그 후에 형성하였다. 이는 본 발명인 질화물 반도체 소자가 스위치로 이용되는 경우로, 게이트 영역(130)의 하부의 절연체 유무에 크게 영향을 받게 되므로, 절연막, 즉 SiN층(120)을 식각한 후 게이트 영역(130)을 형성한 것이다.
도 4는 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타내는 흐름도이다. 구체적으로, 도 3은 질화물 반도체 소자가 스위치로 이용되는 경우를 설명한 것이고, 도 4는 질화물 반도체 소자가 파워 소자로 이용되는 경우 게이트 영역 형성방법에 대해 설명한다.
도 4a를 참조하면, 도 3f에 이어서, 소스 영역 및 드레인 영역을 형성하기 위하여, AlGaN층(112) 상에 증착된 절연막(160')의 일부를 식각한다.
이어, 식각되어 노출된 AlGaN층(112) 상에 소스 영역(140) 및 드레인 영역(150) 각각을 형성한다. 그리고, Al2O3층(120') 상에 증착된 절연막, 즉 SiN층(160')의 상부에 게이트 영역(130)을 형성한다.
한편, 도 3에서는 게이트 영역(130)을 형성시에 절연막, 즉 SiN층(120')을 식각하고 그 후에 형성하였다. 반면 도 4에서는 게이트 영역(130)을 식각 없이 SiN층(120') 상부에 형성하였다. 이는 본 발명인 질화물 반도체 소자가 파워 소자로 이용되는 경우로, 게이트 영역(130)의 하부의 절연체 유무에 크게 영향을 받지 않으므로, SiN층(120)을 식각하지 않고 게이트 영역(130)을 형성한 것이다.
도 5는 본 발명의 일 실시 예에 따른 어닐링 진행 시간에 따른 문턱전압의 변화을 설명하기 위한 도면이다.
도 5를 참조하면, 옥시겐 어닐링(Oxygen annealing) 공정의 수행시간이 길어질수록 문턱 전압이 증가하는 것을 볼 수 있다. 이는, 어닐링 공정 수행시간이 길어질수록 산화갈륨막 계면층으로 확산되는 산소양이 증가하기 때문이다. 여기서 가로축(V)은 질화물 반도체 소자가 캐패시터인 경우 플랫밴드 전압(flat band voltage), MISFET구조에서는 문턱전압을 의미한다.
이 현상은, 산화막/GaN 구조뿐만아니라 2DEG를 가지는 AlGaN/GaN 이종접합 구조에서도 응용될 수 있으므로, D-mode/E-mode 소자의 문턱전압을 어닐링을 통하여 조절할 수 있게 된다.
지금까지 본 발명의 제1 실시 예에 및 제2 실시 예를 통해 살펴 본 바와 같이, 본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법은 다양한 방식으로 이루어질 수 있다. 따라서, 본 발명의 실시예에서는 그러한 세부 공정에 대하여 특별히 한정하지는 않을 것이다.
한편 본 발명의 실시예에 따른 반도체 소자는 HFET인 것을 예로 들어 설명하였지만, 통상적인 BJT(Bipolar Junction Transistor), IGBT(Insulatied Gate Bipolar Transistor), JFET(Junction gate FET) 등을 의미할 수도 있다. 그러므로, FET 계열 소자의 게이트 또는 BJT, IGBT 계열 소자의 베이스는 구동단 또는 전압 인가 단자(혹은 구동단 또는 전압 인가단자 전극)로 통칭하여 사용될 수 있다. 또한, FET 계열 소자의 드레인 또는 BJT, IGBT 계열 소자의 컬렉터는 반도체 소자의 전류 인입단(혹은 전류 인입단 전극)이라 지칭될 수 있으며, FET 계열 소자의 소스 및 BJT, IGBT 계열 소자의 이미터는 전류 인출단(혹은 전류 인출단 전극)이라 지칭될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
110 : 기판 111 : 질화갈륨층
112 : 알루미늄질화갈륨층 120 : 산화막
125 : 갈륨산화막 계면층 130 : 게이트 영역
140 : 소스 영역 150 : 드레인 영역
160 : 절연막 170 : 이온 주입층
112 : 알루미늄질화갈륨층 120 : 산화막
125 : 갈륨산화막 계면층 130 : 게이트 영역
140 : 소스 영역 150 : 드레인 영역
160 : 절연막 170 : 이온 주입층
Claims (10)
- 질화물 반도체 소자 제조 방법에 있어서,
기판 상에 질화갈륨계 활성층을 형성하는 단계;
상기 질화갈륨계 활성층 상에 절연막을 증착하는 단계;
상기 질화갈륨계 활성층 일부와 상기 절연막의 기설정된 영역을 식각하여 상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계;
상기 노출된 질화갈륨계 활성층의 일부 영역 및 상기 절연막을 덮는 형태로 산화막을 적층하는 단계;
상기 산화막이 적층된 기판에 어닐링을 수행하여 상기 질화갈륨계 활성층과 상기 산화막 사이에 갈륨산화막 계면층을 형성하는 단계; 및
상기 산화막 상의 기설정된 영역을 매립하는 형태로 게이트 영역을 형성하는 단계;를 포함하는 질화물 반도체 소자 제조 방법. - 제1항에 있어서,
상기 질화갈륨계 활성층은, 질화갈륨(GaN)층이고,
상기 산화막은, 산화 알루미늄(Al2O3)인 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제1항에 있어서,
상기 질화갈륨계 활성층을 형성하는 단계는,
상기 기판 상에 질화갈륨(GaN)층을 형성하는 단계;
상기 형성된 질화갈륨층 상에 알루미늄질화갈륨(AlGaN)층을 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제3항에 있어서,
상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계는,
상기 알루미늄질화갈륨층과 상기 절연막의 기설정된 영역을 식각하여 상기 질화갈륨층의 일부 영역을 노출하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제3항에 있어서,
상기 갈륨산화막 계면층을 형성하는 단계 이후에,
상기 절연막 상에 적층된 산화막 및 상기 절연막의 기설정된 영역을 식각하여 상기 알루미늄질화갈륨층의 일부 영역을 노출하고, 상기 노출된 알루미늄질화갈륨층의 일부 영역 상에 소스 영역 및 드레인 영역을 각각 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 제1항에 있어서,
상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계 이전에,
상기 절연막 및 상기 질화갈륨계 활성층의 기설정된 영역에 메사 식각을 수행하고, 상기 식각된 기설정된 영역에 이온을 주입하여 이온 주입층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법. - 질화물 반도체 소자 제조 방법에 있어서,
기판 상에 질화갈륨계 활성층을 형성하는 단계;
상기 질화갈륨계 활성층 상에 산화막을 적층하는 단계;
상기 산화막이 적층된 기판에 어닐링을 수행하여 상기 질화갈륨계 활성층과 상기 산화막 사이에 갈륨산화막 계면층을 형성하는 단계;
상기 산화막과 상기 갈륨산화막 계면층의 기설정된 영역을 식각하여 상기 질화갈륨계 활성층의 일부 영역을 노출하는 단계;
상기 노출된 질화갈륨계 활성층의 일부 영역, 상기 산화막 및 상기 갈륨산화막 계면층을 덮는 형태로 절연막을 증착하는 단계; 및
상기 질화갈륨계 활성층 상에 증착된 상기 절연막의 기설정된 영역을 식각하여 상기 질화갈륨계 활성층의 일부 영역을 노출하고, 상기 노출된 질화갈륨계 활성층의 일부 영역 상에 소스 영역 및 드레인 영역을 각각 형성하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.
- 제7항에 있어서,
상기 산화막 상에 증착된 상기 절연막의 상부에 게이트 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.
- 제7항에 있어서,
상기 산화막 상에 증착된 상기 절연막을 식각하여 상기 산화막을 노출하고, 상기 노출된 산화막 상부에 게이트 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조 방법.
- 삭제
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| CN112993030A (zh) * | 2021-02-04 | 2021-06-18 | 宁波海特创电控有限公司 | 一种提高槽栅GaN MIS FET器件可靠性的方法 |
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|---|---|---|---|---|
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|---|---|---|---|---|
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