KR101200274B1 - 인헨스먼트 노멀리 오프 버티컬 질화물 반도체 소자 및 그 제조방법 - Google Patents

인헨스먼트 노멀리 오프 버티컬 질화물 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 버티컬 질화물 반도체 소자 및 그 제조방법에 관한 것으로, (a) 버퍼층이 형성된 기판 상부에 도핑된 제1 질화물 반도체 층을 형성하는 단계; (b) 상기 도핑 층 상부에 P형 또는 고 저항성 제1 질화물 반도체 층을 형성하는 단계; (c) 상기 P형 또는 고 저항성 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계; (d) 게이트 영역의 상기 제2 질화물 반도체 층에서 상기 도핑된 제1 질화물 반도체 층 깊이까지 식각하는 단계; (e) 상기 제2 질화물 반도체 층의 측면에 소스 전극을 형성하는 단계; (f) 상기 제2 질화물 반도체 층 및 식각된 층 상부에 게이트 절연막을 형성하는 단계; (g) 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하는 단계; 및 (h) 상기 기판 하부에서 버퍼층 깊이까지 식각하여, 드레인 전극을 형성하는 단계를 포함한다.
이와 같은 본 발명을 제공하면, 게이트 영역의 하부의 원천적으로 2DEG를 봉쇄하여 노멀리 오프(normally off) 인헨스먼트 소자를 용이하게 구현할 수 있는 방법을 제공하고, HEMT 소자에 있어서 인헨스먼트 노멀리 오프(Enhancement Normally off) 버티컬 전력 반도체 소자로서 고효율의 구동회로가 간단한 반도체 소자를 제공할 수 있게 된다.
2DEG, 노멀리 오프(normally off), HEMT, 질화물 반도체, 밴드갭, 도핑

Description

인헨스먼트 노멀리 오프 버티컬 질화물 반도체 소자 및 그 제조방법{Enhancement normally off nitride vertical semiconductor device and manufacturing method thereof}
본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 도핑층까지 게이트 리세스 영역을 형성하여 용이하게 인헨스먼트 노멀리 오프 질화물 반도체 소자를 제조할 수 있는 방법 및 그 소자에 관한 것이다.
고 전자 이동도 트랜지스터(HEMT)는 전통적인 전력 반도체 소자의 한 예이다. HEMT는 Ⅲ족 질화물 반도체를 사용하여 제작되는데, 이 반도체는 본 명세서에 언급된 대로, GaN, AlGaN, InGaN 또는 그와 같은 AlInGaN 계(system)로부터의 반도체 합금을 의미한다.
전통적으로 알려진 기술에 의하면, HEMT는 예를 들어 도핑되지 않은 GaN으로 구성되는 제 1 Ⅲ족 질화물 반도체 바디와, 제 1 Ⅲ족 질화물 반도체 바디 위에 배치되며 예를 들어 AlGaN으로 구성되는 제 2 Ⅲ족 질화물 반도체 바디를 포함한다.
잘 알려진 대로, 제 1 Ⅲ족 질화물 반도체 바디와 제 2 Ⅲ족 질화물 반도체 바디의 이종접합부(heterojunction)는 일반적으로 이차원 전자가스(2DEG)로 언급되는 전도성 영역을 형성하게 된다. 전형적인 HEMT는 또한 적어도 2 개의 전력 전극들(power electrodes)을 포함한다. 전류는 이 2개의 전력 전극들 사이에서 2DEG를 통하여 전도된다.
HEMT는 또한 게이트 장치(gate arrangement)를 포함하는데, 이 게이트 장치는 원하는 바에 따라 2DEG를 작동 가능하게 하거나 억제하도록 작동되며, 이에 의해 소자를 온(ON) 시키거나 오프(OFF) 시킬 수 있다. 결과적으로, HEMT는 전계효과 트랜지스터(FET)처럼 작동될 수 있다. 사실, 이러한 소자는 때로는 이종접합 전계효과 트랜지스터(HFET)로서 언급된다.
높은 전류 운반 능력 및 높은 절연 파괴 전압(breakdown voltage) 성능을 갖는 Ⅲ족 질화물계의 이종접합 전력반도체 소자는 그것의 낮은 손실로 인하여 전력 어플리케이션에 적합하다. 그러나, 많은 Ⅲ족 질화물 반도체 소자들은 노멀리온(normally ON) 소자인 바, 이는 소자를 오프시키려면 게이트에 바이어스를 걸어주는 것이 요구됨을 의미한다.
노멀리 온 소자들은 전력 어플리케이션에 있어서는 덜 바람직한데, 그 이유는 a) 이러한 소자들은 노멀리 오프 소자보다 덜 효율적으로 작동되고, b) 노멀리 온 소자를 위한 구동 회로가 더욱 복잡하고 그로 인하여 더욱 비싸기 때문이다. 그래서, 노멀리 오프의 Ⅲ족 질화물 전력 반도체 소자를 제공하는 것이 요망된다.
AlGaN/GaN 이종 구조는 고출력 전계 효과 트랜지스터로 사용되는 것으로 AlGaN/GaN 계면에서 2차원 전자 가스(2DEG)를 이용하여 소스-드레인 전류의 흐름을 게이트 전압을 통하여 제어시킨다. 이러한 2차원 전자 가스는 AlGaN 표면 아래에 양의 전하에 반대되는 것이 생성되는 분극 현상으로 인하여 생성되는 것이다. 이러한 양의 전하는 주변 환경에 매우 민감하여 소스-드레인 전류에 요동을 가져오게 만든다.
상술한 문제를 해결하기 위한 본 발명의 과제는 밴드갭이 서로 다른 질화물 반도체층 사이의 계면 부근에 생성되는 2차원 전자 가스(2DEG)에 의해 발생되는 비효율적이고 구동회로가 복잡하며, 제조단가가 비싼 노멀리 온 소자가 아닌 노멀리 오프 질화물 전력 반도체 소자를 용이하게 제조할 수 있는 제조방법을 제공하기 위함이다.
상술한 문제를 해결하기 위한 본 발명의 제1 특징은 (a) 버퍼층이 형성된 기판 상부에 도핑된 제1 질화물 반도체 층을 형성하는 단계; (b) 상기 도핑 층 상부에 P형 또는 고 저항성 제1 질화물 반도체 층을 형성하는 단계; (c) 상기 P형 또는 고 저항성 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계; (d) 게이트 영역의 상기 제2 질화물 반도체 층에서 상기 도핑된 제1 질화물 반도체 층 깊이까지 식각하는 단계; (e) 상기 제2 질화물 반도체 층의 측면에 소스 전극을 형성하는 단계; (f) 상기 제2 질화물 반도체 층 및 식각된 층 상부에 게이트 절연막을 형성하는 단계; (g) 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하는 단계; 및 (h) 상기 기판 하부에서 버퍼층 깊이까지 식각하여, 드레인 전극을 형성하는 단계를 포함한다.
여기서, 상기 (a) 단계는 상기 버퍼층 상부에 N+ 로 도핑된 제1 질화물 반도체 층을 형성하는 단계; 및 상기 N+ 로 도핑된 제1 질화물 반도체 층 상부에 N_ 로 도핑된 제1 질화물 반도체 층을 형성하는 단계를 포함하는 것이 바람직하고, 상기 제1 질화물 반도체 층은 GaN 층으로 하고, 상기 제2 질화물 반도체 층은 AlGaN 층으로 하는 것이 바람직하다.
또한, 바람직하게는 상기 제1 질화물 반도체 층 및 제2 질화물 반도체 층은 MOCVD 법으로 형성하는 것일 수 있고, 상기 절연막은 Al2O3 , HfO2 및 SiO2 중 어느 하나를 재질로 하는 것일 수 있으며, 상기 N+ 로 도핑된 제1 질화물 반도체 층의 두께를 조절하여 항복 전압을 제어하는 것일 수 있다.
그리고, 본 발명의 제2 특징은 (a) 버퍼층이 형성된 기판 상부에 도핑된 제1 질화물 반도체 층을 형성하는 단계; (b) 상기 도핑 층 상부에 P형 또는 고 저항성 제1 질화물 반도체 층을 형성하는 단계; (c) 상기 P형 또는 고 저항성 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계; (d) 게이트 영역의 상기 제2 질화물 반도체 층에서 상기 도핑된 제1 질화물 반도체 층 깊이까지 식각하는 단계; (e) 상기 제2 질화물 반도체 층의 측면에 소스 전극을 형성하는 단계; (f) 상기 제2 질화물 반도체 층 및 식각된 층 상부에 게이트 절연막을 형성하는 단계; (g) 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하는 단계; 및 (h) 상기 제2 질화물 반도체 층의 측면에서 상기 도핑층 소정 깊이까지 식각하여, 드레인 전극을 형성하는 단계를 포함한다.
여기서, 상기 (a) 단계는 상기 버퍼층 상부에 N+ 로 도핑된 제1 질화물 반도체 층을 형성하는 단계; 및 상기 N+ 로 도핑된 제1 질화물 반도체 층 상부에 N_ 로 도핑된 제1 질화물 반도체 층을 형성하는 단계를 포함하는 것이 바람직하고, 상기 제1 질화물 반도체 층은 GaN 층으로 하고, 상기 제2 질화물 반도체 층은 AlGaN 층으로 하는 것이 바람직하다.
또한, 바람직하게는 상기 제1 질화물 반도체 층 및 제2 질화물 반도체 층은 MOCVD 법으로 형성하는 것일 수 있고, 상기 절연막은 Al2O3 , HfO2 및 SiO2 중 어느 하나를 재질로 하는 것일 수 있다.
더하여, 본 발명의 제3 특징으로, 질화물 반도체 소자로 상술한 방법으로 제조된 것이다.
이와 같은 본 발명을 제공하면, 게이트 영역의 하부에 식각에 의한 리세스 층 영역을 형성하여 헤테로접합층을 제거함으로써, 원천적으로 2DEG를 봉쇄하여 노멀리 오프(normally off) 인헨스먼트 소자를 용이하게 구현할 수 있는 방법을 제공하게 된다. 또한, 본 발명은 용이하게 인헨스먼트 노멀리 오프(Enhancement Normally off) 전력 반도체 소자로서, 구동회로가 간단한 반도체 소자를 제공할 수 있다.
또한 도핑층의 두께 리세스 영역의 깊이에 따라 드레인과의 거리가 조절되어 항복전압(Breakdown voltage)을 변경 및 향상시킬 수 있게 된다.
이하 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명하기로 한다.
도 1(도 1a 내지 도 1e)은 본 발명에 따른 실시예로서, 노멀리 오프(normally-off) 질화물 전력 반도체 소자의 제조공정을 예시한 도면이고, 도 3은 본 발명의 실시예에 따른 노멀리 오프 질화물 반도체 소자의 제조공정의 흐름도를 예시한 것으로 이하 같이 참조하여 설명하기로 한다.
본 발명의 공정은 전체적으로, 기판(10)에 버퍼층(15)을 형성하는 단계; 버퍼층이 형성된 기판 상부에 도핑된 제1 질화물 반도체 층을 형성하는 단계(S100, S200); 상기 도핑 층 상부에 P형 또는 고 저항성 제1 질화물 반도체 층을 형성하는 단계(S300); 상기 P형 또는 고 저항성 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계(S400); 게이트 영역의 상기 제2 질화물 반도체 층에서 상기 도핑된 제1 질화물 반도체 층 깊이까지 식각하는 단계(S500); 상기 제2 질화물 반도체 층의 측면에 소스 전극을 형성하는 단계(S600); 상기 제2 질화물 반도체 층 및 식각된 층 상부에 게이트 절연막을 형성하는 단계(S700); 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하는 단계(S800); 및 상기 기판 하부에서 버퍼층 깊이까지 식각하여, 드레인 전극을 형성하는 단계(S900)를 포함하여 구성한다.
도 1a 나타낸 바와 같이, 먼저 Si, SiC 등과 같은 반도체 기판(10)에 질화물 반도체 층을 성장하기 위해 계면 스트레스를 낮추기 위한 완충 층으로 AlN을 재질로 하는 버퍼층(15)을 형성한다. 물론 저온의 GaN층도 역시 가능하다. 그리고 나서, 상기 버퍼층(15) 상부에 MOCVD법 또는 MBE법을 사용하여 도핑된 제1 질화물 반도체인 질화갈륨(GaN)(30) 층을 성장시킨다.(S200,S300))
도핑층의 형성은 먼저 소정 깊이의 GaN 층을 형성시키고, N+ 이온을 임플란테이션 장비나 플라즈마 도핑 장비로 주입하고 고농도 도핑층(heavy doping)(저저항)을 형성한다.(S200) 그리고 나서, 다시 GaN 층을 MOCVD로 재성장 시키고, N_ 이온을 다시 주입시켜 저농도 도핑층(lightly doping)(고저항) 형성한다.(S300)
여기서 N 도핑된 에피탁시 GaN 층(23,25)은 온저항의 하나인 저항 역할을 수행한다는 점에서 중요하다. 이막의 역할은 차단전압을 유지한는 것이며, 이막의 저항은 소자의 전압등급과 직접적으로 관련된다. 고전압 모스펫(MOSFET)은 저농도 도핑된(lightly doped)(즉 높은 저항) 두꺼운 막를 요구한다. 반면에 저전압 트랜지스터는 오직 고농도 도핑(heavy doped) 수준(즉 낮은 저항)의 박막을 요구한다. 그결과 도핑된 GaN층의 저항은 고전압 모스펫(MOSFET)의 저항을 유발하는 주요한 요소이다. 그러므로, 도핑층의 두께 도핑된 정도의 구조는 드리프트 전류에 대한 저항의 역할을 결정하고, 항복전압을 제어하는데 중요한 요소이다.
N_ 도핑층(25)을 형성한 후(S200), 그 상부에 다시 MOCVD법 또는 MBE 법을 이용하여 P형 GaN 층 또는 고저항성 GaN 층(27)을 형성한다.(S300) 그리고, GaN 층 상부에 제2 질화물 반도체 층인 AlGaN 층(30)을 형성한다.(S300)
즉, 도 1a에 나타낸 바와 같이, 고 저항성(Highly resistive)인 질화갈륨 층(27) 상부에 밴드갭이 서로 다른 제2 질화갈륨 반도체 층(30)인 알루미늄을 포함하는 AlGaN 층(30)을 헤테로접합(heterojunction)한다. 상이한 밴드갭 에너지를 갖는 두 반도체 물질의 헤테로접합(heterojunction)에서 2차원 전가 가스(35)(2DEG:two-dimensional electron gas)가 형성되기 때문이다.
여기서 GaN 층(30)과 AlGaN 층(40)은 연속하여 MOCVD 법을 이용하여 에피 성장하는 것이 바람직한데, MOCVD법은 유기금속화합물과 수소화합물의 가스 열분해 반응에 의하여 반도체 박막을 기판(10)위에 성장시키는 에피탁시 방법으로 1968년 GaAs 박막 성장을 시작으로 발전되어 많은 반도체의 성장에 응용되고 있다. 특히 1982년 MOCVD를 이용하여 제조한 수십 나노크기의 저차원 물질에서 일반 벌크구조와는 다른 독특한 특성이 발견된 이래, MOCVD법은 3차원 에피탁시 공정 이외에도 다양한 저차원 나노구조체의 합성에도 응용되고 있다.
MOCVD를 이용한 GaN의 에피성장은 Si, SiC, sapphire 등과 같은 기판(10)과의 격자부정합을 해결하기 위해서 상술한 바와 같이, 실리콘(Si) 기판(10) 위에 GaN 버퍼층(buffer layer)(AlN)(15)을 성장하고 다시 그 위에 GaN 에피층(30)을 성장시키는 2단 성장법이 사용된다.
2단 성장법은 에피층 성장온도 이상(1100℃)에서 열 에칭(Thermal etching)을 한 후 550℃ 근처에서 GaN 버퍼층(AlN)(15)을 성장하고 1050℃ 이상에서 GaN 에피층(23)을 성장시키는 방법이다. 이처럼 MOCVD법은 박막형성 반응에 사용되는 반 응가스의 공급원이 유기금속전구체로 낮은 온도에서 공급원의 분압이 높고 분해가 잘되는 장점이 있으므로 박막 증착시 반응가스의 공급을 원활하게 할 수 있다. 또한, 고순도로 정제된 공급원을 사용할 수 있어 성장되는 박막의 특성을 우수하게 할 수 있다.
또한, 2DEG(29)는 도핑되지 않은(Undoped) 더 작은 밴드갭 물질 내의 축적층이고 매우 높은 과잉 쉬트 전자(sheet electron) 농도를 가질 수 있다. 또한 더 넓은 밴드갭 반도체에서 나온 전자는, 이온화된 불순물의 산란(scattering)이 감소되기 때문에 높은 전자이동도를 보이며 2DEG(29)로 이동한다.
이같은 높은 캐리어 농도와 높은 캐리어 이동도의 결합은 HEMT에 매우 큰 트랜스컨덕턴스를 부여할 수 있고, 고주파 응용에 있어서 금속-반도체 전계효과 트랜지스터에 비하여 더욱 강력한 성능상의 이점을 제공할 수 있다.
그러나, HEMT는 높은 전류 운반 능력 및 높은 항복 전압(breakdown voltage) 성능을 갖는 Ⅲ족 질화물계의 이종접합 전력반도체 소자는 그것의 낮은 손실로 인하여 전력 어플리케이션에 적합지만, 많은 Ⅲ족 질화물 반도체 소자들은 노멀리온(normally ON) 소자인 바, 이는 소자를 오프시키려면 게이트에 바이어스를 걸어주는 것이어야 하기 때문에 전력면에서 효율이 떨어지는 단점이 있다. 이와 같은 점을 개선하기 위해 게이트 영역 하부에 2DEG(29) 형성을 원천적으로 봉쇄하는 방법을 본 발명에서 제안한다.
도 1b를 참조하면, 도 1a에서 처럼 질화물 반도체 소자를 형성하기 위한 기본층을 형성한 다음, 게이트 영역의 리세스를 형성하게 되는데, 상술한 제2 질화물 반도체 층인 AlGaN층에서 N+ 도핑층(23) 상부까지 식각을 진행한다. 식각은 습식각, 건식각, 또는 노광장치를 이용한 식각 모두 가능하다. 이렇게 게이트 영역에서 제1 질화물 반도체층의 N+ 도핑층(23)까지 식각을 하는 것은 도핑되지 않은 GaN 층(27)과 AlGaN 층(30) 사이에 헤테로접합으로 인하여 형성되는 2차원 전자가스(2DEG)(29)가 게이트 영역 하부에 형성되는 것을 원천적으로 봉쇄하여 노멀리 오프(normally off) 반도체 소자를 형성하기 위함이다.
즉, 2DEG(29)는 밴드갭이 서로 다른 이종접합인 GaN 층(27)과 AlGaN 층(30) 계면사이에서 분극현상에 의해 발생되는 것이므로, 제1 질화물 반도체 층(27)인 GaN 층 상부에 에피 성장된 제2 질화물 반도체 층인 AlGaN 층(30)의 게이트 영역 부분 하부의 N+ 고농도 도핑층(23)의 상부까지 식각하여 2DEG(29) 형성을 원천적으로 봉쇄한다.(S500) 이렇게 하면, 계면(interface)에 근처에 형성되는 2DEG(29)는 소스 전극(50) 영역 하부에만 형성되고, 게이트 전극(40) 영역 하부에는 형성되지 않아, 노멀리 오프(normally off)를 갖는 반도체 소자를 형성할 수 있게 된다.
또한, 상기 제1 질화물 반도체 층인 고저항성 GaN 층(27)이 식각되어 리세스 되는 깊이에 따라서 문턱전압(Threshold voltage)을 조절하는 것이 가능하다. 즉, 본 발명은 상술한 구조를 통하여 질화물 반도체에서 문턱전압을 용이하게 제어하고, 맞춤형 설계가 용이하게 되는 장점이 있다.
게이트 영역을 리세스하고, 소자의 양 측면에 소스 전극(50)을 형성한다. 소스 전극의 재질은 금속 또는 합금으로 전도성이 높고 오믹접합에 용이한 어떤 재질 도 가능하다. 예를들어, Ta/Ti/Al/Ni/Au 를 재질로 하여 형성하는 것이 바람직하다.(도 1c 참조)
소스 전극을 형성한 후, 도 1d에 나타낸 바와 같이, 게이트 영역의 식각하여 리세스된 부분에 게이트 절연막(35)을 형성하고, 게이트 전극(40) 게이트 절연막(35) 상부에 다시 형성한다. 여기서 게이트 절연막(35)은 게이트 전극(40)과 질화물 반도체 층 사이에 유전층으로 하나의 커패시터를 형성하여 게이트 전극(40)에 인가되는 전압으로 소스/드레인 전류를 제어하기 위한 구조이다.
즉, 채널영역 GaN 층 부분과 바이어스를 인가하기 위한 게이트 전극(50)(metal) 물질을 절연하기 위해 절연막(35)을 상기 AlGaN 층(30) 상부와 식각된 리세스 영역 상부에 형성한다.(S700) 여기서 절연막(35)은 Al2O3, SiO2 , HfO2 등 중 어느 하나인 것이 바람직하지만, 박막을 형성하기 쉽고 절연성이 높은 박막이면 어떤 재질로 사용해도 가능함은 물론이다. 이때 절연막(35)의 두께와 유전율에 따라서 소자의 특성이 달라지고, 두께와 유전율이 높을수록 Gate leakage가 증가하고 게이트 전극(40)에 더 높은 전압 인가할 수 있다.
그리고 나서, 도 1e에 나타낸 바와 같이,게이트 영역과 대응되는 기판의 하부면에서 상부방향으로 기판(10)을 식각하고 드레인 전극(60)을 형성한다. 드레인 전극(60) 또한 오믹접합에 의한 형성으로, 전도성이 높은 금속 또는 합금으로 형성이 가능하다.
일반적으로 FET 소자에서의 소스/드레인 전극(50,60)은 AlGaN 층(30)과 버퍼 층(15)에 오믹접촉을 위해 합금을 사용하는데, 이것은 접촉되는 양 금속의 일함수(Workfunction)의 차이를 줄이기 때문이다.
오믹접촉(Ohmic Contact)은 반도체 소자에서 금속 결선을 뽑아낼 때 전극 금속이 소자의 특성에 큰 영향을 주지 않도록 하려면 전극 금속과 반도체 간의 접촉 저항치가 작은 옴 접촉을 말한다. 그러나, 일반적으로 불순물 농도가 낮은 반도체에 금속이 접촉되면 접촉면에 전위 장벽이 형성되기 때문에 양호한 옴 접촉을 기대할 수 없다. 원리적으로 전위 장벽의 높이는 금속과 반도체 간의 일함수의 차이로 결정되므로 적당한 금속을 선택함으로써 캐리어(carrier:반도체에서 움직이는 상태에 있는 전도 전자 또는 정공)에 대한 전위 장벽이 형성되지 않도록 해야한다.
금속의 일함수를 fm, 반도체의 일함수를 fs라 했을 때 n형 반도체에 대해서는 fm＜fs, p형 반도체에 대해서는 fm＞fs가 되는 조합을 선택하면 캐리어에 대한 전위 장벽은 생기지 않기 때문에, 본 발명에서는 계면 하부에 일정 깊이의 이온 도핑층을 형성하여 반도체(AlGaN)와 금속간의 전위장벽을 낮출 수 있게 함으로써, 일함수 차이를 줄여 오믹접촉을 가능하게 한다.
이처럼, 본 발명은 수직확산(Vertical) 형태의 FET 소자로서, 게이트 영역의 리스세를 고농도로 도핑된 제1 질화물 반도체 층 깊이까지 식각하여 형성하고, 그 리세스된 부분에 게이트 절연막을 형성하고, 게이트 전극을 형성함으로써, 제2 질화물 반도체 층(AlGaN)과 접하되는 부분을 원천적으로 봉쇄하고, 게이트 절연막을 따라 형성되는 채널영역에서 2DEG가 바이어스가 인가되는 경우 수직으로 드레인 전극으로 전류가 흐를수 있도록 하는 구조로서, 간단한 제조 방법으로 용이하게 효율 적이 노멀리 오프(normally off) 질화물 반도체 소자를 형성할 수 있는 방법을 제공한다.
도 2는 본 발명에 따른 또 다른 실시예로서, 노멀리 오프 질화물 반도체 소자의 구성을 예시한 도면이다. 도 2에 나타낸 바와 같이, 본 실시예는 도 1의 제조공정과 동일한 과정을 거쳐 제조하지만, 드레인 전극(60)을 기판(10)의 하부에 뒷면 에칭(back etching) 하는 것이 아니라, 상부의 소스 전극(50) 옆 측면에서 고농도 도핑된 제1 질화물 반도체 층(23) 소정 깊이까지 에칭하여 소스 전극을 형성하는 구조이다.
이와 같은 구조의 제조는 도 1a 내지 도 1d의 공정은 동일하고, 도 1e의 공정 중 드레인 전극의 형성이 측면 에칭하여(lateral etching) 하여 형성한다는 점에서 차이가 있다.
이와 같이 본 발명의 실시예의 구조는 게이트 전극의 깊이, 게이트 절연막(35)의 두께와 재료, AlGaN 층(30)의 두께와 조성비 등을 다르게 하여 노멀리 오프(normally off) MOSFET을 형성하게 된다. 그리고, P 형 혹은 고저항성 GaN 층(27)의 두께에 따라 게이트 길이(Gate length)가 결정되고 N_ 도핑된(저농도 도핑) GaN 층의 두께에 따라 드레인(60)과의 거리 조절이 가능하므로 항복전압(Breakdown Voltage)를 변경 및 향상할 수 있는 장점이 있다.
여기서, 바람직하게는 실리콘(Si) 기판의 경우는 뒷면 에칭(도 1e 참조)이 가능하여 바로 기판 뒷면에 드레인 전극 형성이 용이하지만, 사파이어(sapphire) 기판의 경우 에칭이 용이하기 않기 때문에, 측면 에칭(lateral etching)하여 드레인 전극을 형성하는 것이 바람직하다.
본 발명 공정의 단계는 완전 시계열적 순서에 의한 것이라고 한정하는 것은 아니고, 일반적인 반도체고 공정에 적용하는 순서에 따라 발명을 이해하기 쉽게 기재한 것으로, 발명의 공정 순서는 필요에 따라 변경 또는 수정 가능함은 물론이다. 그리고, 질화물 반도체라 함은 질화물을 포함하는 다양한 반도체를 의미하며 상기 실시예에서 적용한는 반도체에 한정하는 것은 아니다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
도 1(도 1a 내지 도 1e)은 본 발명에 따른 실시예로서, 노멀리 오프(normally-off) 질화물 전력 반도체 소자의 제조공정을 예시한 도면이고,
도 2는 본 발명에 따른 또 다른 실시예로서, 노멀리 오프 질화물 반도체 소자의 구성을 예시한 도면이고,
도 3은 본 발명의 실시예에 따른 노멀리 오프 질화물 반도체 소자의 제조공정의 흐름도를 나타낸 도면이다.
<도면의 주요 부분에 대한 상세한 설명>
10: 기판, 15: 버퍼층, 23: N+ 도핑층, 25: N_ 도핑층, 30: 고저항성 GaN 층
35: 게이트 절연막, 40: 게이트 전극, 50: 소스 전극: 60: 드레인 전극

Claims (12)

  1. (a) 버퍼층이 형성된 기판 상부에 N+ 로 도핑된 제1 질화물 반도체 층을 형성하고, 상기 N+ 로 도핑된 제1 질화물 반도체 층 상부에 N_ 로 도핑된 제1 질화물 반도체 층을 형성하는 단계;
    (b) 상기 N_ 로 도핑된 제1 질화물 반도체 층 상부에 P형 또는 고 저항성 제1 질화물 반도체 층을 형성하는 단계;
    (c) 상기 P형 또는 고 저항성 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계;
    (d) 게이트 영역의 상기 제2 질화물 반도체 층에서 상기 N_ 로 도핑된 제1 질화물 반도체 층 깊이까지 식각하는 단계;
    (e) 상기 제2 질화물 반도체 층의 측면에 소스 전극을 형성하는 단계;
    (f) 상기 제2 질화물 반도체 층 및 식각된 층 상부에 게이트 절연막을 형성하는 단계;
    (g) 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하는 단계; 및
    (h) 상기 기판 하부에서 버퍼층 깊이까지 식각하여, 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 버티컬 질화물 반도체 소자 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 절연막은 Al2O3 , HfO2 및 SiO2 중 어느 하나를 재질로 하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  6. 제1항에 있어서,
    상기 N+ 로 도핑된 제1 질화물 반도체 층의 두께를 조절하여 항복 전압을 제어하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  7. (a) 버퍼층이 형성된 기판 상부에 N+ 로 도핑된 제1 질화물 반도체 층을 형성하고, 상기 N+ 로 도핑된 제1 질화물 반도체 층 상부에 N_ 로 도핑된 제1 질화물 반도체 층을 형성하는 단계;
    (b) 상기 제1 질화물 반도체 층 상부에 P형 또는 고 저항성 제1 질화물 반도체 층을 형성하는 단계;
    (c) 상기 P형 또는 고 저항성 제1 질화물 반도체 층 상부에 제2 질화물 반도체 층을 형성하는 단계;
    (d) 게이트 영역의 상기 제2 질화물 반도체 층에서 상기 N_ 로 도핑된 제1 질화물 반도체 층 깊이까지 식각하는 단계;
    (e) 상기 제2 질화물 반도체 층의 측면에 소스 전극을 형성하는 단계;
    (f) 상기 제2 질화물 반도체 층 및 식각된 층 상부에 게이트 절연막을 형성하는 단계;
    (g) 상기 게이트 영역의 게이트 절연막 상부에 게이트 전극을 형성하는 단계; 및
    (h) 상기 제2 질화물 반도체 층의 측면에서 상기 N+ 로 도핑된 제1 질화물 반도체 층 소정 깊이까지 측면 식각하여(lateral etching), 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 버티컬 질화물 반도체 소자 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제7항에 있어서,
    상기 절연막은 Al2O3 , HfO2 및 SiO2 중 어느 하나를 재질로 하는 것을 특징으로 하는 버티컬 질화물 반도체 소자 제조방법.
  12. 제1항 또는 제7항의 방법으로 제조된 것을 특징으로 하는 노멀리 오프(normally-off) 버티컬 질화물 반도체 소자.
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