JP7264309B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7264309B2
JP7264309B2 JP2022508652A JP2022508652A JP7264309B2 JP 7264309 B2 JP7264309 B2 JP 7264309B2 JP 2022508652 A JP2022508652 A JP 2022508652A JP 2022508652 A JP2022508652 A JP 2022508652A JP 7264309 B2 JP7264309 B2 JP 7264309B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
channel layer
channel
composition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022508652A
Other languages
English (en)
Other versions
JPWO2021186546A1 (ja
Inventor
正伸 廣木
一英 熊倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Publication of JPWO2021186546A1 publication Critical patent/JPWO2021186546A1/ja
Application granted granted Critical
Publication of JP7264309B2 publication Critical patent/JP7264309B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、窒化物半導体を用いた半導体装置およびその製造方法に関する。
ＧａＮやＳｉＣといったワイドギャップ半導体は、パワーデバイス用材料として期待されている。これらのワイドギャップ半導体は、Ｓｉより絶縁破壊電界が高い。このため、ワイドギャップ半導体を用いることで、低オン抵抗かつ高耐圧の半導体素子の作製が可能である。ＡｌＮ，ダイヤモンドといったバンドギャップが５－６ｅＶの超ワイドギャップ（ＵＷＢＧ：Ultra wide-bandgap）半導体を用いることで、さらにパワーデバイスを高性能化できる可能性がある。ＵＷＢＧ半導体の絶縁破壊電界は、１０～１２ＭＶ／ｃｍとＧａＮやＳｉＣよりも高い。このため、ＡｌＮやダイヤモンドは、ＧａＮやＳｉＣよりも１０倍高い性能指数を有する。
しかし、ＵＷＢＧ半導体をパワーデバイス用途に使用するためには大きな課題がある。最大の課題は、チャネル抵抗の低減が困難であるということである。ＵＷＢＧ半導体では、ドナーやアクセプターのイオン化エネルギーが大きく、室温での自由キャリア濃度が非常に低い。例えばＡｌＮでは、Ｓｉドナーのイオン化エネルギーは２５０－２８０ｍｅＶであり、Ｓｉを１０18ｃｍ-3程度ドーピングしたとしても室温での自由電子濃度は１０15ｃｍ-3程度に留まる。このため、ＡｌＮより構成するチャネルの抵抗率は、数十Ωｃｍ程度と高い。また、ＡｌＮは、高ドーピング濃度では、自己補償効果により、逆にキャリア濃度が減少してしまうという制約がある。
ところで、窒化物半導体素子において、組成を厚さ方向に傾斜させたＡｌＧａＮ層の中の分極ドープを利用するＦＥＴ（ＰｏｌＦＥＴ：Polarization-doped FET）が提案されている（非特許文献１）。この技術は、ワイドギャップ半導体においても実証されている（非特許文献２）。この分極ドープを用いれば、ドナーのドーピングを行わずに高濃度の自由キャリアをチャネルに発生させることができるため、ＵＷＢＧ半導体においてチャネル抵抗の低減が可能である。
非特許文献２では、基板上にＡｌＮバッファ層、厚さ０．２５μｍのＡｌ0.6Ｇａ0.4Ｎ下地層を形成し、この下地層の上に、Ａｌ組成０．６から１へと変化する厚さ７５ｎｍの組成傾斜チャネル層を有する構造となっている。しかし、この構造では、ＡｌＮバッファ層とＡｌ0.6Ｇａ0.4Ｎ下地層との界面に、負の分極電荷差が生じ、かつ価電子帯不連続のため、２次元正孔ガスが発生する。このため、実効的なキャリア濃度が低減される可能性がある。
基板上に直接、ＡｌＧａＮ下地層を形成し、この上に、上述した組成傾斜チャネル層を形成すれば、２次元正孔ガスの発生を抑制することが可能である。しかし、ＡｌＧａＮ下地層を基板上に直接成長することは困難であり、ＡｌＮバッファ層よりも結晶欠陥密度が高くなる可能性が高い。さらに、ＡｌＧａＮ下地層は、ＡｌＮ層よりも絶縁破壊電界が低いため、ＵＷＢＧ半導体を使用するメリットである耐圧の向上が制限される。
S. Rajan et al., "AlGaN/GaN polarization-doped field-effect transistor for microwave power applications", Applied Physics Letters, vol. 84, no. 9, pp. 1591-1593, 2004. A. M. Armstrong et al., "AlGaN polarization-doped field effect transistor with compositionally graded channel from Al0.6Ga0.4N to AlN", Applied Physics Letters, vol. 114, 052103, 2019.
前述したように、ＵＷＢＧ半導体チャネルの低抵抗化のためには、上述した組成傾斜ＡｌＧａＮ中の分極ドープを利用するＦＥＴ構造が有望である。しかしながら、非特許文献２の構造では、２次元正孔ガスが発生するという課題があり、このために、実効的なキャリア濃度が低減される可能性がある。
本発明は、以上のような問題点を解消するためになされたものであり、超ワイドギャップ半導体を用いたチャネルの低抵抗化を目的とする。
本発明に係る半導体装置は、基板の上に形成されたＡｌを含む窒化物半導体からなるバッファ層と、バッファ層の上に形成されたＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層と、下地層の上に接して形成されたＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層と、チャネル層の上に形成されたソース電極およびドレイン電極と、ソース電極とドレイン電極との間のチャネル層の上に形成されたゲート電極とを備え、下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、チャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少し、下地層およびチャネル層は、下地層とチャネル層との界面において、Ａｌの組成比が同一とされている。
また、本発明に係る半導体装置の製造方法は、基板の上に、ＡｌＮからなるバッファ層、ＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層、下地層の上に接するＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層をこれらの順に形成する第１工程と、チャネル層の上にソース電極およびドレイン電極を形成する第２工程と、ソース電極とドレイン電極との間のチャネル層の上にゲート電極を形成する第３工程とを備え、下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、チャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少し、下地層およびチャネル層は、下地層とチャネル層との界面において、Ａｌの組成比が同一とする。
以上説明したように、本発明によれば、ＡｌxＧａ1-xＮからなる下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、下地層の上に接して形成されたＡｌyＧａ1-yＮからなるチャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少するので、超ワイドギャップ半導体を用いたチャネルの低抵抗化が実現できる。
図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。 図２は、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図３Ａは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｂは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｃは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｄは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｅは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図４は、下地層１０３内に発生する３次元分極電荷濃度と、下地層１０３の層厚との関係を示す特性図である。 図５Ａは、図３Ｂを用いて説明した実施の形態に係る半導体装置の実効的な電子濃度（電子濃度－正孔濃度）と下地層１０３へのＳｉドーピング濃度との関係を示す特性図である。 図５Ｂは、下地層１０３の代わりに、Ａｌ組成０．８のＡｌＧａＮ層を配置した構造のバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図６は、ＡｌＮ層の上のＡｌＧａＮ層の臨界層厚の、Ａｌ組成依存性を示す特性図である。 図７は、図３Ｃを用いて説明した実施の形態に係る半導体装置のバリア層１０８厚を変化させた場合の、シートキャリア濃度の変化を示す特性図である。 図８Ａは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｂは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｃは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｄは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｅは、図８Ｄを用いて説明した実施の形態に係る半導体装置の、リセス１０９ａの深さと敷地電圧との関係のシミュレーション結果を示す特性図である。 図８Ｆは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図９Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図９Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図９Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１０Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１０Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１０Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１１Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１１Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１１Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。
以下、本発明の実施の形態に係る半導体装置について図１を参照して説明する。この半導体装置は、基板１０１の上に形成されたバッファ層１０２と、バッファ層１０２の上に形成された下地層１０３と、下地層１０３の上に接して形成されたチャネル層１０４とを備える。また、この半導体装置は、チャネル層１０４の上に形成されたソース電極１０５およびドレイン電極１０６と、ソース電極１０５とドレイン電極１０６との間のチャネル層１０４の上に形成されたゲート電極１０７とを備える。この半導体装置は、電界効果トランジスタである。
基板１０１は、例えば、主表面をｃ面としたサファイア基板、単結晶Ｓｉ基板、単結晶ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板とすることができる。バッファ層１０２は、ＡｌＮなどのＡｌを含む窒化物半導体から構成されている。
下地層１０３は、ＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成されている。例えば、下地層１０３は、ＡｌxＧａ1-xＮ（０．７＜ｘ≦１）から構成されている。また、下地層１０３は、Ａｌの組成ｘが、厚さ方向にチャネル層１０４に近づくほど減少している。また、下地層１０３は、Ｓｉがドープされた構成とすることもできる。ここで、バッファ層１０２は、バッファ層１０２が接する下地層１０３と同じ組成のＡｌxＧａ1-xＮから構成することもできる。
チャネル層１０４は、ＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成されている。例えば、チャネル層１０４は、ＡｌyＧａ1-yＮ（０．７＜ｙ≦１）から構成されている。また、チャネル層１０４は、Ａｌの組成ｙが、厚さ方向に下地層１０３に近づくほど減少している。
また、下地層１０３およびチャネル層１０４は、下地層１０３とチャネル層１０４との界面において、Ａｌの組成比が同一とされている。後述するように、下地層１０３の層厚や組成は、チャネル層１０４中の電子に影響を与える。また、後述するように、チャネル層１０４の層厚、組成は、チャネル層１０４中の電子に影響を与える。
ソース電極１０５およびドレイン電極１０６は、チャネル層１０４にオーミック接続している。また、ゲート電極１０７は、例えば、チャネル層１０４にショットキー接合している。また、図示しないゲート絶縁層を介して、チャネル層１０４の上にゲート電極１０７を設けることもできる。
また、この半導体装置は、図２に示すように、チャネル層１０４の上に形成されたＡｌを含む窒化物半導体からなるバリア層１０８を備える構成とすることもできる。この場合、ソース電極１０５、ドレイン電極１０６の間にバリア層１０８を形成し、ゲート電極１０７は、バリア層１０８の上に形成する。また、ソース電極１０５、ドレイン電極１０６は、例えば、チャネル層１０４を薄くした箇所に形成することもできる。バリア層１０８を設ける場合においても、ソース電極１０５およびドレイン電極１０６は、チャネル層１０４にオーミック接続させることが重要となる。また、接触抵抗低減のために、ソース電極１０５およびドレイン電極１０６の領域のチャネル層１０４に、Ｓｉ，Ｇｅなどをイオン注入して不純物領域を形成することもできる。
バリア層１０８は、例えば、ＡｌＮから構成することができる。また、バリア層１０８は、Ａｌ組成が０．７～１程度の高Ａｌ組成のＡｌＧａＮから構成することもできる。バリア層１０８は、後述するように、チャネル層１０４中の、電子濃度および電子閉じ込めに影響を与える。また、バリア層１０８は、Ｓｉがドープされた構成とすることもできる。
バリア層１０８におけるドーピング濃度の増加に伴い、チャネル層１０４の自由電子濃度が上昇する。この効果は、下地層１０３にＳｉがドープされていない場合も同様に得られる。バリア層１０８のドーピング濃度は、用途により調節するが、上限は自己補償効果が生じる濃度以下とする。例えば、バリア層１０８が、Ａｌ組成０．７～１程度の高Ａｌ組成ＡｌＧａＮから構成されている場合、ドーパントとしてのＳｉ濃度は、自己補償効果が生じない１×１０19ｃｍ-3以下を上限とする。
次に、チャネル層１０４中の電子に対する下地層１０３の影響について説明する。
Ａｌの組成が傾斜しているＡｌＧａＮ層（組成傾斜層）中には、参考文献１に記載されているように、３次元的な分極電荷が生じる。組成傾斜層の組成差をΔｘ、層厚をｄとすると、分極電荷密度（volume charge density）は、概ね５×１０13×Δｘ／ｄにより表すことができる。ＩＩＩ族極性方向（＋ｃ軸方向）に成長したＡｌＧａＮでは、成長とともにＡｌ組成が減少する組成傾斜ＡｌＧａＮには、＋ｃ軸方向に負の分極電荷が発生する。一方、ＩＩＩ族極性方向に成長したＡｌＧａＮにおいて、成長とともにＡｌ組成が上昇する組成傾斜ＡｌＧａＮでは、＋ｃ軸方向に正の分極電荷が発生する。
従って、下地層１０３には、チャネル層１０４に向かって負の分極電荷が発生し、チャネル層１０４には、ゲート電極１０７の側に向かって正の分極電荷が生成している。これらのことにより、チャネル層１０４には、自由電子が誘起される一方、下地層１０３には、自由正孔が生成（誘起）される。これらの層における分極電荷密度は、前述のように組成傾斜の度合い（Δｘ／ｄ）に依存する。チャネル層１０４と下地層１０３との組成傾斜の度合いが同じ場合、同程度の濃度の電子と正孔が、各々の層に生成されるはずである。
本発明では、下地層１０３における自由正孔を抑制するため、第１に、負の分極電荷を補償することを目的として、例えば、下地層１０３にドナー（例えばＳｉ）をドーピングする。さらに、バリア層１０８にドナーをドーピングすることで、チャネル層１０４の電子濃度を向上させることができる。
第２に、下地層の組成変化の度合いをチャネル層よりも緩やかにするという技術をとった。組成変化の度合いを緩やかにすることで、分極電荷密度を低減させることができる。分極電荷密度を減少させることで、下地層１０３中にドーピングするドナー濃度を低減させることが可能である。
例として、図３Ａに、バッファ層１０２の上に層厚１５０ｎｍの、Ａｌ組成が１から０．８に減少する下地層１０３を形成し、この上に、層厚１５０ｎｍの、Ａｌ組成が０．８から１に増加するチャネル層１０４を形成し、この上に層厚３０ｎｍのバリア層１０８が形成された層構造の、ポアソン方程式から求めたバンドダイアグラムとキャリア濃度プロファイル（点線Ｎe、破線Ｎh）を示す。チャネル層１０４の電子（Ｎe）と同程度の濃度のホール（Ｎh）が、下地層１０３中に発生している。
また、例として、図３Ｂに、下地層１０３の層厚を３００ｎｍとした場合のバンドダイアグラムとキャリア濃度プロファイルを示す。下地層１０３の組成傾斜が緩やかになったことで負の分極電荷が減少する。このため、図３Ａに示した場合とシート濃度は変わらないが、下地層１０３におけるホールの最大濃度がおよそ半減している。
図３Ｃに、分極電荷密度より小さい２×１０17ｃｍ-3のＳｉを下地層１０３にドーピングしたときのバンドダイアグラムとキャリア濃度プロファイルを示す。下地層に正孔が発生するが、発生する正孔の濃度は減少している。図３Ｄに、分極電荷密度とほぼ同等の３×１０17ｃｍ-3のＳｉを下地層１０３にドーピングしたときバンドダイアグラムとキャリア濃度プロファイルを示す。この場合、正孔の発生が抑制される。さらに濃度を増やしても正孔の発生は抑制される。
図３Ｅに、図３Ｂを用いて説明した構造の下地層１０３に１×１０18ｃｍ-3のＳｉをドーピングした構造のバンドダイアグラムとキャリア濃度プロファイルを示す。図３Ｄの場合と同様に、正孔の発生が抑制されている。但し、下地層１０３の伝導帯がフェルミエネルギー近くでフラットな状態になっている。バッファリーク抑制の観点からは、図３Ｄに示すように、伝導帯が持ち上がっている状態が好ましい。
上述したように、下地層１０３にドナーをドーピングすることで、下地層１０３中の３次元分極電荷の影響を緩和し、下地層１０３における正孔の発生を抑制することができる。なお、３次元の分極電荷密度は、下地層１０３の組成傾斜の度合いにより変化する。図４に、下地層１０３内に発生する３次元分極電荷濃度と、Ａｌ組成が１から０．８に減少する下地層１０３の層厚との関係を示す。下地層１０３の層厚が３００ｎｍであるとき、分極電荷密度は３．３×１０17ｃｍ-3である。
本発明において、下地層１０３へのドナードーピング濃度は、自己補償効果を生じさせない濃度（１×１０18ｃｍ-3）以下であれば有効であるが、下地層１０３の分極電荷密度にほぼ等しい濃度（分極電荷密度±１×１０17ｃｍ-3）であることが望ましい。
図５Ａに、図３Ｂにおける構造での実効的な電子濃度（電子濃度－正孔濃度）と下地層１０３へのＳｉドーピング濃度との関係を示す。分極電荷密度以下では、ドーピング濃度の増加とともに実効的な電子濃度が増加し、分極電荷密度以上では、電子濃度は変化しない。参考として、図５Ｂに従来技術のＰｏｌＦＥＴと同様に、下地層１０３の代わりに、Ａｌ組成０．８のＡｌＧａＮ層を配置した構造のバンドダイアグラムとキャリア濃度プロファイルを示す。この場合、Ａｌ0.8Ｇａ0.2Ｎ層とＡｌＮバッファ層との界面に高濃度の２次元ホールガス（Ｎh）が発生する。
次に、チャネル層１０４中の電子に対するチャネル層１０４の層厚および組成の影響について説明する。
チャネル層１０４の層厚、組成の影響も、チャネル層１０４の電気的特性に影響を与える。前述のように、チャネル層１０４内の正の電荷密度は、組成の傾斜（変化）の度合いにより変化する。傾斜の度合いが急になると、正の分極電荷密度は増加する。どのような傾斜の度合いにするかは、窒化物半導体デバイスの用途により調節するもので、どのような組成傾斜の度合いを用いても、本発明の効果に影響はない。
また、チャネル層１０４中にドナーをドーピングすることで、自由電子濃度を増加させることができるが、一方で電子移動度の低下を招く。チャネル層１０４に対するドナーのドーピングの有無、濃度はデバイスの用途によるもので、自己補償効果を生じる濃度以下であれば、本発明の効果に影響を与えない。
次に、下地層１０３およびチャネル層１０４の層厚の制限について説明する。下地層１０３とチャネル層１０４の合計の層厚は、格子緩和を生じる臨界層厚以下であることが重要となる。この臨界層厚は、下地層１０３とチャネル層１０４の平均組成と同じ組成を有するＡｌＧａＮ層とほぼ同等である。図６に、ＰｅｏｐｌｅとＢｅａｎの式（参考文献２）から見積もった、ＡｌＮ層の上のＡｌＧａＮ層の臨界層厚の、Ａｌ組成依存性を示す。下地層１０３とチャネル層１０４との合計の層厚が、これらの平均組成のＡｌＧａＮ層に相当する臨界層厚以下であれば、本発明の効果に影響を与えない。
次に、バリア層１０８の影響（電子閉じ込め）について説明する。チャネル層１０４と同じ、もしくはチャネル層１０４よりも大きなバンドギャップを有するバリア層１０８を設けることで、チャネル層１０４における自由電子濃度を向上させることができる。これはバリア層１０８の分極電荷およびチャネル層１０４における電子の閉じ込めが向上するためである。バリア層１０８がない場合、チャネル層１０４の表面側は、空乏化して自由電子は存在できない。バリア層１０８を形成することで、チャネル層１０４の全体に電子が分布する。さらに、バリア層１０８の分極効果も、チャネル層１０４の自由電子濃度の向上に寄与する。
また、バリア層１０８を形成することで、ゲートリークの抑制という効果がある。バリア層は厚いほど、電子濃度の向上等に効果がある。ここで、図３Ｃと同じ構成の下地層１０３およびチャネル層１０４を有する構造において、バリア層１０８厚を変化させた場合の、シートキャリア濃度の変化を図７に示す。バリア層１０８の層厚の増加に伴いシートキャリア濃度が増加する。また、バリア層１０８は、ゲートリークの抑制に効果がある。一方、バリア層１０８が厚いと、トランジスタの相互コンダクタンスが低下するといったデメリットがある。ゲート直下のみバリア層１０８を薄くすることで、相互コンダクタンスおよびシート抵抗の低いトランジスタを作製することができる。
次に、本発明の実施の形態に係る他の半導体装置（電界効果トランジスタ）について、図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅ、図８Ｆを参照して説明する。
例えば、図８Ａに示すように、バリア層１０８の一部を表面より除去して薄層化し、バリア層１０８にリセス１０９を形成し、リセス１０９にゲート電極１０７を設ける。他の構成は、図２を用いて説明したトランジスタと同様である。リセス１０９にゲート電極１０７を設けることで、しきい電圧が調節できる。リセス１０９の深さは、トランジスタの用途において、調節される。
また、例えば、図８Ｂに示すように、チャネル層１０４の一部を表面より除去して薄層化し、この箇所に第１コンタクト層１１０、第２コンタクト層１１１を形成することもできる。ソース電極１０５は、第１コンタクト層１１０の上に形成し、ドレイン電極１０６は、第２コンタクト層１１１の上に形成する。第１コンタクト層１１０、第２コンタクト層１１１は、チャネル層１０４から離れる方向に、Ａｌの組成が１から０まで減少する組成傾斜ＡｌＧａＮ層とすることができる。なお、ソース電極１０５、ドレイン電極１０６の間にバリア層１０８が形成され、ゲート電極１０７は、バリア層１０８の上に形成されている。
また、図８Ｂに示すように、ゲート電極１０７が形成されているバリア層１０８の上に、ゲート電極１０７を挾んで第１コンタクト層１１０、第２コンタクト層１１１を形成し、この上に、ドレイン電極１０６は、第２コンタクト層１１１の上に形成することもできる。
超ワイドギャップ半導体の課題の１つとして、オーミック接合の接触抵抗の低減が困難ということがある。これは、超ワイドギャップ半導体は、電子親和力が小さいため、金属との障壁高さを低減することが困難であるためである。
これに対し、本発明では、ソース電極１０５、ドレイン電極１０６の領域に、第１コンタクト層１１０、第２コンタクト層１１１を形成する。第１コンタクト層１１０、第２コンタクト層１１１は、ＡｌＧａＮのＡｌ組成を、電極に近づくほど減少させていき、最表面を低Ａｌ組成のＡｌＧａＮとする。これにより、電極との接触箇所の電子親和力を大きくし、電極との電気的な接触抵抗の低減を実現する。
なお、このように傾斜組成としている第１コンタクト層１１０、第２コンタクト層１１１中には、先述のように負の分極電荷が発生する。これを補償するために、第１コンタクト層１１０、第２コンタクト層１１１に、ＳｉやＧｅなどのドナー不純物を、第１コンタクト層１１０、第２コンタクト層１１１の分極電荷（５×１０13×Δｘ／ｄ）以上ドーピングする。
また、図８Ｄに示すように、バリア層１０８および厚さ方向に一部のチャネル層１０４にリセス１０９ａを形成し、ゲート絶縁層１１２を介してゲート電極１０７ａを形成することもできる。
先述のように、下地層１０３には負の分極電荷が発生する。この負の分極電荷を活用することで、エンハンスメント型の電界効果トランジスタを作製することができる。従来技術である、ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いたＨＥＭＴ（High Electron Mobility Transistor）では、分極電荷によりヘテロ界面に誘起される２次元電子ガスにより、エンハンスメント型の電界効果トランジスタを構成することが困難である。
ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いたＨＥＭＴで、エンハンスメント型の電界効果トランジスタを作製する技術の１つとして、リセスゲート構造がある。ＡｌＧａＮ障壁層のゲート領域を薄層化することで、ヘテロ界面の２次元電子ガスをなくし、エンハンスメント型動作を実現している。しきい電圧は、リセスエッチング深さ（エッチング除去量）の増加に従い浅くなる。しかし、この技術では、しきい電圧の制御の幅が狭い。
本発明の構造による電界効果トランジスタでも、チャネル層１０４の分極電荷により自由電子が誘起されているため、通常はディプリーション動作する。これに対し、上述したようにゲート領域にリセス１０９ａを形成し、ここにゲート電極１０７ａを設けることで、エンハンスメント型動作が可能となる。これに加え、本発明によれば、下地層１０３が負の分極電荷を有しているため、ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いたＨＥＭＴのリセス構造よりも、しきい電圧の制御の幅が大きいというメリットがある。
上述した本発明の構造による電界効果トランジスタにおける、リセス１０９ａの深さと敷地電圧との関係のシミュレーション結果を図８Ｅに示す。ゲート絶縁層１１２の厚さを１０ｎｍ、バリア層１０８の厚さを３０ｎｍ、チャネル層１０４の厚さを１５０ｎｍ、下地層１０３の厚さを３００ｎｍとして、シミュレーションを実施した。また、下地層１０３におけるドナー濃度は、３×１０17ｃｍ-3としてシミュレーションを実施した。リセス１０９ａの深さは、５０ｎｍから１７０ｎｍとした。しきい電圧は、－２５．６Ｖから＋８．６Ｖへと幅広く変化した。リセス１０９ａの深さが１３０ｎｍ以上で、ノーマリーオフ動作することが分かる。なお、それぞれの層の、層厚および組成により、リセス１０９ａの深さに対するしきい電圧の変化は異なるが、本発明の効果には影響ない。
また、図８Ｆに示すように、バリア層１０８の上にコンタクト層１１３を形成し、コンタクト層１１３および厚さ方向に一部のバリア層１０８にリセス１０９ａを形成し、ゲート絶縁層１１２を介してゲート電極１０７ａを形成することもできる。コンタクト層１１３は、チャネル層１０４から離れる方向に、Ａｌの組成が１から０まで減少する組成傾斜ＡｌＧａＮ層である。コンタクト層１１３の上に、ソース電極１０５，ドレイン電極１０６が形成されている。コンタクト層１１３により、ソース電極１０５，ドレイン電極１０６との接触箇所の電子親和力が大きくなり、ソース電極１０５，ドレイン電極１０６との電気的な接触抵抗が低減される。
以下、本発明の実施の形態に係る半導体装置の製造方法について説明する。まず、図９Ａに示すように、基板１０１の上に、バッファ層１０２、下地層１０３、チャネル層１０４、およびバリア層１０８を形成する（第１工程）。例えば、有機金属気相成長法、分子線エピタキシーなどの公知の結晶成長技術により、各層を形成することができる。
次に、バリア層１０８の上に、例えば、酸化シリコンを堆積して絶縁膜を形成し、この絶縁膜を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、バリア層１０８の上にマスクパターン１２１を形成する。
次いで、図９Ｂに示すように、マスクパターン１２１をマスクとして、バリア層１０８および厚さ方向に一部のチャネル層１０４をエッチング除去する。次いで、マスクパターン１２１をマスクとした選択的なイオン注入により、エッチングにより露出しているチャネル層１０４に、ＳｉもしくはＧｅをイオン注入する。
次に、マスクパターン１２１を除去した後、図９Ｃに示すように、露出しているバリア層１０８、およびチャネル層１０４の表面を、例えば、酸化シリコンより構成した保護膜１２２で覆い、活性化処理を施す。この後、例えば、よく知られたリフトオフ法などにより、ソース電極１０５，ドレイン電極１０６を形成し（第２工程）、ゲート電極１０７を形成する（第３工程）。これらのことにより、図２を用いて説明した半導体装置（電界効果トランジスタ）が得られる。
次に、本発明の実施の形態に係る他の半導体装置の製造方法について説明する。まず、図１０Ａに示すように、基板１０１の上に、バッファ層１０２、下地層１０３、チャネル層１０４、およびバリア層１０８を形成する（第１工程）。例えば、有機金属気相成長法、分子線エピタキシーなどの公知の結晶成長技術により、各層を形成することができる。
次に、バリア層１０８の上に、例えば、酸化シリコンを堆積して絶縁膜を形成し、この絶縁膜の上に、公知のリソグラフィー技術によりレジストパターン１２４を形成し、このレジストパターン１２４を用いた公知のエッチング技術により絶縁膜をパターニングすることで、バリア層１０８の上に無機パターン１２３を形成する。
次いで、図１０Ｂに示すように、レジストパターン１２４（無機パターン１２３）をマスクとして、バリア層１０８および厚さ方向に一部のチャネル層１０４をエッチング除去する。次いで、レジストパターン１２４を除去し、無機パターン１２３を用いた選択再成長により、露出しているチャネル層１０４より、第１コンタクト層１１０、第２コンタクト層１１１を成長させる（図１０Ｃ）。
この後、無機パターン１２３を除去し、ソース電極１０５，ドレイン電極１０６を形成し（第２工程）、ゲート電極１０７を形成する（第３工程）。また、バリア層１０８にリセスを形成し、ここにゲート電極１０７を形成することもできる。また、ゲート電極１０７を形成する前に、ゲート絶縁層を形成し、ゲート絶縁層の上にゲート電極を形成することもできる。
次に、本発明の実施の形態に係る他の半導体装置の製造方法について説明する。まず、図１１Ａに示すように、基板１０１の上に、バッファ層１０２、下地層１０３、チャネル層１０４、およびバリア層１０８を形成する（第１工程）。この例では、さらに、バリア層１０８の上に、組成傾斜ＡｌＧａＮ層１１４を形成する。組成傾斜ＡｌＧａＮ層１１４は、Ａｌの組成が厚さ方向に１から０まで減少する。例えば、有機金属気相成長法、分子線エピタキシーなどの公知の結晶成長技術により、各層を形成することができる。
次に、上述した各層の成長に用いた成長装置より基板１０１を取り出した後、図１１Ｂに示すように、組成傾斜ＡｌＧａＮ層１１４の上に、所定の間隔を開けてソース電極１０５およびドレイン電極１０６を形成する（第２工程）。
次に、公知のリソグラフィー技術およびエッチング技術により、組成傾斜ＡｌＧａＮ層１１４をパターニングすることで、図１１Ｃに示すように、第１コンタクト層１１０、第２コンタクト層１１１を形成する。この後、バリア層１０８の上にゲート電極１０７を形成する（第３工程）。これらのことにより、図８Ｃを用いて説明したトランジスタが得られる。また、バリア層１０８にリセスを形成し、ここにゲート電極１０７を形成することもできる。
以上に説明したように、本発明によれば、ＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、下地層の上に接して形成されたＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少するので、超ワイドギャップ半導体を用いたチャネルの低抵抗化が実現できる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
［参考文献］
［参考文献１］J. Simon et al., "Polarization-Induced Hole Doping in Wide-Band-Gap Uniaxial Semiconductor Heterostructures", SCIENCE, vol. 327, pp. 60-64, 2010.
［参考文献２］R. People and J.C. Bean, "Calculation of critical layer thickness versus lattice mismatch for GexSi1-x/Si strainedlayer heterostructures", Applied Physics Letters, vol. 47, no. 3, pp. 322-324, 1985.
１０１…基板、１０２…バッファ層、１０３…下地層、１０４…チャネル層、１０５…ソース電極、１０６…ドレイン電極、１０７…ゲート電極。

Claims (8)

  1. 基板の上に形成されたＡｌを含む窒化物半導体からなるバッファ層と、
    前記バッファ層の上に形成されたＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層と、
    前記下地層の上に接して形成されたＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層と、
    前記チャネル層の上に形成されたソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極との間の前記チャネル層の上に形成されたゲート電極と
    を備え、
    前記下地層は、Ａｌの組成ｘが、厚さ方向に前記チャネル層に近づくほど減少し、
    前記チャネル層は、Ａｌの組成ｙが、厚さ方向に前記下地層に近づくほど減少し、
    前記下地層および前記チャネル層は、前記下地層と前記チャネル層との界面において、Ａｌの組成比が同一とされている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記下地層は、ＡｌxＧａ1-xＮ（０．７＜ｘ≦１）から構成され、
    前記チャネル層は、ＡｌyＧａ1-yＮ（０．７＜ｙ≦１）から構成されている
    ことを特徴とする半導体装置。
  3. 請求項１または２記載の半導体装置において、
    前記チャネル層の上に形成されたＡｌを含む窒化物半導体からなるバリア層を備え、
    前記ゲート電極は、前記バリア層の上に形成されている
    ことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記チャネル層は、リセスが形成され、
    前記ゲート電極は、前記リセスに形成されている
    ことを特徴とする半導体装置。
  5. 請求項１～４のいずれか１項に記載の半導体装置において、
    前記チャネル層の上に形成された、ＡｌＧａＮからなる第１コンタクト層および第２コンタクト層をさらに備え、
    前記ソース電極は、前記第１コンタクト層の上に形成され、
    前記ドレイン電極は、前記第２コンタクト層の上に形成され、
    前記第１コンタクト層および前記第２コンタクト層は、厚さ方向に上層に近づくほど、Ａｌの組成が減少している
    ことを特徴とする半導体装置。
  6. 基板の上に、ＡｌＮからなるバッファ層、ＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層、前記下地層の上に接するＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層をこれらの順に形成する第１工程と、
    前記チャネル層の上にソース電極およびドレイン電極を形成する第２工程と、
    前記ソース電極と前記ドレイン電極との間の前記チャネル層の上にゲート電極を形成する第３工程と
    を備え、
    前記下地層は、Ａｌの組成ｘが、厚さ方向に前記チャネル層に近づくほど減少し、
    前記チャネル層は、Ａｌの組成ｙが、厚さ方向に前記下地層に近づくほど減少し、
    前記下地層および前記チャネル層は、前記下地層と前記チャネル層との界面において、Ａｌの組成比が同一とする
    ことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記下地層は、ＡｌxＧａ1-xＮ（０．７＜ｘ≦１）から構成し、
    前記チャネル層は、ＡｌyＧａ1-yＮ（０．７＜ｙ≦１）から構成する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項６または７記載の半導体装置の製造方法において、
    前記第１工程は、前記チャネル層の上に、ＡｌＮからなるバリア層をさらに形成し、
    前記第３工程は、前記バリア層の上に前記ゲート電極を形成する
    ことを特徴とする半導体装置の製造方法。
JP2022508652A 2020-03-17 2020-03-17 半導体装置およびその製造方法 Active JP7264309B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/011700 WO2021186546A1 (ja) 2020-03-17 2020-03-17 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2021186546A1 JPWO2021186546A1 (ja) 2021-09-23
JP7264309B2 true JP7264309B2 (ja) 2023-04-25

Family

ID=77770725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022508652A Active JP7264309B2 (ja) 2020-03-17 2020-03-17 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20230101293A1 (ja)
JP (1) JP7264309B2 (ja)
WO (1) WO2021186546A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200141335A (ko) * 2019-06-10 2020-12-18 삼성전자주식회사 점진적으로 변화하는 조성을 갖는 채널을 포함하는 전계 효과 트랜지스터

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007077666A1 (ja) 2005-12-28 2007-07-12 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2011159795A (ja) 2010-02-01 2011-08-18 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその作製法
JP2011243644A (ja) 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
JP2014053489A (ja) 2012-09-07 2014-03-20 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
JP2016009831A (ja) 2014-06-26 2016-01-18 日亜化学工業株式会社 ヘテロ接合電界効果トランジスタ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007077666A1 (ja) 2005-12-28 2007-07-12 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2011159795A (ja) 2010-02-01 2011-08-18 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその作製法
JP2011243644A (ja) 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
JP2014053489A (ja) 2012-09-07 2014-03-20 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
JP2016009831A (ja) 2014-06-26 2016-01-18 日亜化学工業株式会社 ヘテロ接合電界効果トランジスタ

Also Published As

Publication number Publication date
WO2021186546A1 (ja) 2021-09-23
US20230101293A1 (en) 2023-03-30
JPWO2021186546A1 (ja) 2021-09-23

Similar Documents

Publication Publication Date Title
US7612390B2 (en) Heterojunction transistors including energy barriers
US7170111B2 (en) Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
JP6767741B2 (ja) 窒化物半導体装置およびその製造方法
JP2022525884A (ja) エンハンスメントモードｉｉｉ族－ｎ高電子移動度トランジスタ及びディプリーションモードｉｉｉ族－ｎ高電子移動度トランジスタの両方を有する半導体構造体
KR102174546B1 (ko) 반도체 디바이스 및 반도체 디바이스를 설계하는 방법
KR101092467B1 (ko) 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법
Bhattacharyya et al. High-mobility tri-gate β-Ga 2 O 3 MESFETs with a power figure of merit over 0.9 GW/cm 2
WO2020213291A1 (ja) 窒化物半導体装置およびその製造方法
JP5568891B2 (ja) ヘテロ接合電界効果トランジスタ、その製造方法
JP5510325B2 (ja) 電界効果トランジスタ
JP5510324B2 (ja) 電界効果トランジスタの製造方法
KR20100057113A (ko) 질화물계 반도체 소자 및 그 제조방법
TWI809364B (zh) 半導體裝置、高電子遷移率電晶體以及用於製造其的方法
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
JP7264309B2 (ja) 半導体装置およびその製造方法
WO2015009249A9 (en) Enhancement-mode iii-n transistor with n-polarity and method of fabricating the same
US20140183545A1 (en) Polarization effect carrier generating device structures having compensation doping to reduce leakage current
KR20110105032A (ko) 리세스 게이트 에지 구조의 질화물계 반도체 소자 및 그 제조 방법
KR101200274B1 (ko) 인헨스먼트 노멀리 오프 버티컬 질화물 반도체 소자 및 그 제조방법
CN110265485B (zh) 具有肖特基势垒AlGaN/GaN异质结的横向晶体管及其制作方法
JP7170940B2 (ja) 半導体装置
CN217086576U (zh) 增强型器件和电子设备
US20230134698A1 (en) Apparatus and method to control threshold voltage and gate leakage current for gan-based semiconductor devices
WO2021258765A1 (zh) 一种半导体器件、制造方法及电子设备
JP5505697B2 (ja) 半導体装置およびその作製法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230327

R150 Certificate of patent or registration of utility model

Ref document number: 7264309

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150