KR20110105032A - 리세스 게이트 에지 구조의 질화물계 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 질화물계 반도체 소자는 질화물계 반도체 층, 상기 질화물계 반도체 층 상면의 일 측에 형성된 소스 전극, 상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격 형성된 드레인 전극, 및 상기 질화물계 반도체 층 상면에, 상기 소스 전극과 드레인 전극 사이에 형성된 게이트 전극을 포함하며, 상기 게이트 전극과 상기 드레인 전극 사이에서, 상기 게이트 전극의 일측 하부의 상기 질화물계 반도체 층에 리세스(recess)가 형성되는 것을 특징으로 하며, 본 발명에 따르면 전자 트랩이 감소하고, 표면 전계 감소효과로 인해 누설전류가 감소되고, 항복 전압이 증가되며, 동시에 순방향 전류-전압 특성이 유지되는 이점이 있다.
Description
본 발명은 질화물계 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 질화물계 반도체 소자의 항복전압을 증가시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 와이드 밴드-갭(wide band-gap) 물질인 질화갈륨(GaN), 탄화규소(SiC) 등이 전력용 전기시스템에서 각광받고 있다. 특히, GaN은 우수한 순방향 특성, 높은 항복 전계, 낮은 진성 캐리어 밀도 등 여타의 반도체 물질에 비해 우수한 물리적 특성을 가지고 있어 고전력 전기 시스템의 차세대 반도체 소자로 많이 연구되고 있다.
GaN 물질 기반 반도체 소자로는 쇼트키 장벽 다이오드(Schottky barrier diode), 메탈 산화막 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET), 메탈 반도체 전계 효과 트랜지스터(Metal Semiconductor Field Effect Transistor, MSFET), 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 등이 있다.
한편, AlGaN/GaN 헤테로 구조는 AlGaN과 GaN 사이의 전도대역(conduction band)의 불연속성 및 압전효과(piezoelectric effect)에 의한 높은 2차원 전자가스(2-Dimensional Electron Gas, 2DEG) 농도를 갖는다. 이에 따라, AlGaN/GaN 헤테로 구조 위에 제작되는 고전자 이동도 트랜지스터 및 쇼트키 장벽 다이오드는 높은 2차원 전자가스 농도(1013㎝-2) 및 높은 임계 전계를 가지므로 고전압 스위치 및 고주파 증폭기 분야에서 널리 연구되고 있다.
그러나, AlGaN/GaN 헤테로 구조 위에 제작되는 고전자 이동도 트랜지스터나 쇼트키 장벽 다이오드는 전자 트랩(electron trap)으로 인해 소자의 전기적 특성이 열화되는 문제점이 있다. 즉, 전계에 의하여 AlGaN/GaN 헤테로 구조의 전자 트랩에 전자가 주입(injection)되면 2DEG 채널공핍(depletion), 순방향전류 감소, 표면누설전류 증가 및 트래핑 효과(trapping effect) 등이 발생하며, 결국 GaN 소자의 전자 트랩은 소자의 전기적 특성에 악영향을 미친다.
종래에, GaN 소자의 누설 전류를 억제하기 위한 방법으로 패시베이션(passivation), 고온 어닐링(annealing), 및 필드 플레이트(field plate)나 플로팅 게이트(floating gate)와 같은 전계 완화 구조가 있다.
패시베이션 방법은 증착된 절연막에 의해 전자의 주입현상을 방지하는 것이고, 고온 어닐링 공정은 비활성 기체 분위기에서 열처리를 수행하여 GaN 표면의 손상을 치유하는 것이다. 전계 완화 구조는 쇼트키 접합(Schottky contact) 모서리에 발생하는 전계 집중을 완화하여 누설 전류를 감소시킨다.
한편, 리세스 게이트(recess gate) 구조란 트랜지스터에 있어서 소스(source) 전극 및 드레인(drain) 전극 사이의 반도체 층에 홈과 같은 리세스를 형성하는 구조이다.
근래의 반도체 소자는 미세화 및 고집적화 추세에 따라 반도체 소자를 형성함에 있어 트랜지스터의 채널길이가 점점 짧아지고, 채널길이가 짧아짐에 따라 리프레쉬 특성이 악화되는 등 여러 가지 문제점이 발생하게 되었다. 이러한 문제점을 해결하기 위해, 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 실질적으로 소스와 드레인 사이의 거리를 넓혀 반도체 소자의 고집적화에 도움을 주는 구조이다.
본 발명의 목적은 질화물계 반도체 소자의 누설전류를 감소시키고, 항복 전압을 증가시키면서, 동시에 순방향 전류-전압 특성이 유지되도록 게이트 전극의 하부 모서리 즉, 에지에 맞닿은 질화물계 반도체 층에 리세스를 형성한 리세스 게이트 에지 구조를 적용한 질화물계 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 질화물계 반도체 소자는, 질화물계 반도체 층, 상기 질화물계 반도체 층 상면의 일 측에 형성된 소스 전극, 상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격 형성된 드레인 전극, 및 상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 형성된 게이트 전극을 포함하며, 상기 게이트 전극과 상기 드레인 전극 사이에서, 상기 게이트 전극의 일측 하부의 상기 질화물계 반도체 층에 리세스(recess)가 형성되는 것을 특징으로 한다.
상기 실시 예에서 상기 질화물계 반도체 층은, 절연성의 기판, 상기 기판 상면에 형성되며 제1 질화물계 반도체의 에피구조를 성장시키기 위해 형성되는 결정핵 생성층, 상기 결정핵 생성층 상면에 형성되며 상기 제1 질화물계 반도체인 버퍼층, 및 상기 버퍼층 상면에 형성되며 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2 질화물계 반도체인 장벽층을 포함할 수 있다.
본 발명의 일 실시 예에 따른 질화물계 반도체 소자 제조 방법은, 질화물계 반도체 층을 형성하는 단계, 상기 질화물계 반도체 층 상면의 일 측에 소스 전극을 형성하는 단계, 상기 질화물계 반도체 층 상면의 타 측에 소스 전극과 이격 형성된 드레인 전극을 형성하는 단계, 상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극과 상기 드레인 전극 사이에서 상기 게이트 전극의 일측 하부의 상기 질화물계 반도체 층에 리세스(recess)를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 실시 예에서, 상기 질화물계 반도체 층을 형성하는 단계는, 절연성의 기판 상면에 제1 질화물계 반도체의 에피구조를 성장시키기 위한 결정핵 생성층을 형성하는 단계, 상기 결정핵 생성층의 상면에 상기 제1 질화물계 반도체인 버퍼층을 형성하는 단계, 상기 버퍼층의 상면에 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2 질화물계 반도체인 장벽층을 형성하는 단계, 및 상기 장벽층의 상면에 비의도적으로 도핑되는 캡층을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 질화물계 반도체 소자 및 그 제조 방법은 리세스 게이트 에지 구조를 적용함으로써 전자 트랩이 감소하고, 표면 전계 감소효과로 인해 누설전류가 감소되고, 항복 전압이 증가되며, 동시에 순방향 전류-전압 특성이 유지되는 이점이 있다.
도 1은 본 발명의 일 실시 예에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자의 단면도;
도 2 및 도 3은 본 발명에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자 제조 방법에 대한 실시 예들의 각 단계를 도시한 순서도;
도 4는 역방향 바이어스 인가 시 공핍 영역(depletion region)의 분포를 도시한 단면도;
도 5는 항복전압 특성을 도시한 도표;
도 6은 순방향 전류-전압 특성을 도시한 도표;
도 7은 전류-전압 특성을 도시한 도표;
도 8은 표면 전계 특성을 도시한 도표.
도 2 및 도 3은 본 발명에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자 제조 방법에 대한 실시 예들의 각 단계를 도시한 순서도;
도 4는 역방향 바이어스 인가 시 공핍 영역(depletion region)의 분포를 도시한 단면도;
도 5는 항복전압 특성을 도시한 도표;
도 6은 순방향 전류-전압 특성을 도시한 도표;
도 7은 전류-전압 특성을 도시한 도표;
도 8은 표면 전계 특성을 도시한 도표.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
이하에서는 본 발명에 따른 리세스 게이트 에지(recess gate edge) 구조의 질화물계 반도체 소자 및 방법에 대하여 도면을 참조하여 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시 예에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자의 단면도이다.
본 발명의 일 실시 예에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자는, 질화물계 반도체 층(101), 소스 전극(16), 드레인 전극(17) 및 게이트 전극(18)을 포함한다. 또한, 상기 실시 예에서 상기 질화물계 반도체 층(101)은 절연성의 기판(11), 결정핵 생성층(12), 버퍼층(13) 및 장벽층(14)을 포함할 수 있으며, 바람직하게는 도 1에 도시된 실시 예와 같이 캡층(15)을 더 포함할 수 있다.
상기 실시 예들에서 상기 게이트 전극(18)으로부터 상기 드레인 전극(17) 방향인 제1 방향으로 상기 게이트 전극(18)의 에지(edge)로부터 상기 질화물계 반도체 층(101)에 리세스(recess)가 형성되며, 상기 리세스는 상기 게이트 전극(18)과 상기 드레인 전극(17) 사이에서, 상기 게이트 전극(18)의 일측 하부의 상기 질화물계 반도체 층(101)에 형성된다.
도 1의 실시 예를 구체적으로 설명하면, 상기 절연성의 기판(11)은 절연성의 기판이지만 고저항성을 갖거나 n형 또는 p형으로 도핑될 수 있다. 예를 들면, 상기 기판(11)을 이루는 재료로는 4H 반절연성(semi-insulating) 실리콘 카바이드(silicon carbide)일 수 있다. 또한, 상기 기판(11)의 재료로서, 실리콘, 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, GaAs, ZnO 또는 InP 등을 사용하여 형성될 수 있다.
상기 결정핵 생성층(12)은 상기 기판(11)과 상기 기판의 상면에 형성되는 질화물계 반도체 사이의 결정 격자 부정합으로 인한 결함을 최소화하기 위해 사용하는 것으로서, 사용하는 기판 및 반도체의 종류에 따라 적절한 결정핵 생성층이 적용될 수 있다. 본 발명의 일 실시 예에 따르면 상기 결정핵 생성층(12)은 AlN으로 형성될 수 있다.
상기 제1질화물계 반도체인 버퍼층(13) 및 제2질화물계 반도체인 장벽층(14)은 AlGaN/GaN 층의 이종접합 구조(hetero structure)로 MOCVD(Metal Organic Chemical Vapor Deposition)를 통해 형성될 수 있다. 상기 버퍼층(13)은 철(Fe)이 도핑된 GaN으로 이루어질 수 있으며, 두께는 3㎛가 될 수 있다. 또한, 상기 장벽층(14)은 AlGaN으로 이루어질 수 있으며, 각 원소(Al, Ga 및 N)는 다양한 조성비로 이루어질 수 있으며, 바람직하게는 Al0 .26Ga0 .74N이 될 수 있고, 두께는 30㎚가 될 수 있다. 상기 GaN 버퍼층(13) 및 AlGaN 장벽층(14)은 다양한 증착 방법을 통해 형성될 수 있으며, 예를 들어 메탈 유기 화학 기상 증착 방법을 이용하여 형성될 수 있다.
AlGaN은 GaN보다 밴드갭(band-gap)이 더 크며, 상기 실시 예에 따른, GaN 버퍼층(13)과 AlGaN 장벽층(14) 사이에는 2차원 전자 가스 농도를 갖는 채널이 형성된다. 상기 2차원 전자 가스층(13-1)은 높은 전자 이동도(mobility)를 갖고, 고주파수에서 매우 높은 상호전달컨덕턴스를 제공한다. AlGaN/GaN 웨이퍼는 ICP-RIE(Inductively Coupled Plasma-Reactive Ion Etching)를 사용하여 메사구조(mesa)를 형성할 수 있으며, 이는 소자 사이를 분리하는 역할을 한다.
상기 캡층(15)은 항복전압(breakdown voltage) 및 표면 누설전류(leakage current) 특성을 개선하기 위한 에피택셜층으로, 상기 버퍼층(13) 및 장벽층(14)을 도핑하지 않는(undoped) 경우에 소자의 항복전압을 더 높일 수 있다. 본 발명의 일 실시 예에 따라 상기 장벽층(14)의 상면에 상기 캡층(15)을 형성할 수도 있지만, 상기 캡층(15)은 소자 응용분야에 따라서 설계되지 않을 수도 있다.
상기 소스 전극(16) 및 드레인 전극(17)의 패턴(pattern)은 사진 공정을 이용하여 형성할 수 있다. 본 발명의 일 실시 예에 따라, 상기 패턴 형성 후, GaN 웨이퍼를 NH4F:HF 30:1 용액에 30초 동안 담가 자연 산화막(native oxide)을 제거한다. 상기 패턴에 따라, 상기 장벽층(14) 또는 캡층(15)의 자연 산화막이 제거되어 노출된 위치에 전자-빔 증착기를 이용하여 오믹 메탈인 Ti/Al/Ni/Au를 각각 20/80/20/100 nm씩 증착한다. 오믹 메탈을 증착 후, 리프트-오프(lift-off)를 이용하여 오믹 접합을 형성한다. 상기 오믹 접합 형성 후, RTA 공정을 이용하여 어닐링 함으로써, 상기 소스 전극(16) 및 드레인 전극(17)을 형성할 수 있고, 바람직하게는 870℃의 온도 및 질소 분위기에서 30초 동안 어닐링 함으로써, 상기 소스 전극(16) 및 드레인 전극(17)을 형성할 수 있다.
상기 게이트 전극(18)의 패턴은 사진 공정을 이용하여 형성할 수 있다. 본 발명의 일 실시 예에 따르면, 상기 패턴 형성 후, 쇼트키 접합으로 Ni/Au/Ni을 각각 30/150/30 nm씩 오믹 접합과 마찬가지로 전자-빔 증착기에 의해 증착하며 리프트-오프 공정에 의해 쇼트키 접합을 형성할 수 있다. 본 발명의 일 실시 예에 따르면, 상기 쇼트키 접합은 Ni 이외에 Pt, Ir, Pd, Mo 또는 Au 등 다른 금속으로도 구현될 수 있다. 쇼트키 접합 중 Pt는 높은 금속 일함수로 인해 높은 항복 전압 및 낮은 게이트 누설전류를 갖도록 하며, Mo은 높은 융점으로 인해 고온에서 안정된 동작이 가능하도록 하는 장점이 있다.
상기 리세스(recess)는 상기 게이트 전극(18)과 상기 드레인 전극(17) 사이에서, 상기 게이트 전극(18)의 일측 하부의 상기 질화물계 반도체 층(101)에 형성된다. 상기 리세스의 깊이(Dr)는 상기 질화물계 반도체 층(101)의 상단부로부터 상기 질화물계 반도체 층(101)의 두께 방향으로의 거리를 나타낸다. 상기 리세스의 길이(Lr)는 상기 게이트 전극(18)의 에지로부터 상기 드레인 전극(17) 방향으로 상기 질화물계 반도체 층(101)에 형성된 리세스의 폭을 나타낸다.
여기에서, 상기 게이트 전극(18)의 에지란 상기 게이트 전극(18)과 상기 질화물계 반도체 층(101)이 접하는 면에서 상기 게이트 전극(18)의 모서리를 지칭한다.
본 발명의 일 실시 예에 따르면, 상기 리세스의 길이(Lr)는 상기 게이트 전극(18)과 상기 드레인 전극(17) 사이 거리의 9% 이상 11% 이하로 하며, 바람직하게는 10%로 한다. 상기 리세스의 깊이(Dr)는 상기 캡층(15)의 두께를 초과하여 상기 캡층(15)의 두께 및 상기 장벽층(14)의 두께의 합 미만이 되도록 한다. 즉, 상기 게이트 전극(18)과 상기 드레인 전극(17) 사이의 거리를 Lgd라고 하고, 상기 캡층(15)의 두께를 Dc, 상기 장벽층(14)의 두께를 Db라고 했을 때, 상기 리세스의 길이(Lr) 및 상기 리세스의 깊이(Dr)는 0.09×Lgd≤Lr≤0.11×Lgd 및 Dc＜Dr＜Dc+Db이 되도록 한다.
본 발명의 일 실시 예에 따르면, 구체적으로 상기 게이트 전극(18)과 상기 드레인 전극(17) 사이의 거리 Lgd=20㎛, 상기 캡층(15)의 두께 Dc=3㎚, 상기 장벽층(14)의 두께 Db=30㎚ 일 때, 상기 리세스의 길이 Lr=2㎛, 깊이 Dr=22㎚이다.
상기 리세스의 단면 형상은 다양하게 형성될 수 있다. 예를 들어, 상기 리세스의 길이 및 깊이를 일정하게 하여 직사각형 형상으로 형성될 수 있으며, 단면 모양이 "V"와 같은 형상의 슬레이티드(slated) 리세스로 형성될 수도 있다.
상기 리세스는 에칭(etching) 공정을 통해 형성될 수 있으며, 다양한 종류의 에칭 공정을 이용할 수 있다. 예를 들어, 상기 에칭 공정은 KOH나 AZ400K을 이용한 습슥 에칭 공정이나, BCl/Cl2 gas를 이용한 플라즈마 에칭 공정을 통해 형성될 수 있다. 또한, 상기 질화물계 반도체 층(101)의 표면에 손상을 가한 후 KOH를 이용한 에칭 공정 등이 이용될 수 있다.
본 발명에 있어서, 상기 리세스의 형성에 따른 효과는 아래의 도 4 내지 도 8에서 설명하기로 한다.
본 발명의 일 실시 예에 따르면, 상기 질화물계 반도체 층(101) 상면에 상기 소스 전극(16), 드레인 전극(17) 및 게이트 전극(18)을 형성한 후, 산소 어닐링을 한다. 또는, 본 발명의 다른 실시 예에 따르면, 상기 게이트 전극(18)을 형성하기 전 산소 어닐링을 하는 것을 특징으로 한다. 산소 어닐링 공정은 퍼니스(furnace) 장비를 이용하여 이루어질 수 있으며, 250 내지 600℃에서 3분 내지 7분 동안 산소 분위기에서 실시할 수 있고, 바람직하게는 300℃에서 5분 동안 산소 분위기에서 실시할 수 있다.
본 발명에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자에 대해 산소 어닐링 공정을 함으로써 누설전류가 감소하고, 항복 전압이 증가하는 이점이 있다.
본 발명의 일 실시 예에 따르면 리세스 게이트 에지 구조의 질화물계 반도체 소자는 AlGaN/GaN 고전자 이동도 트랜지스터에 적용 가능하지만, 다양한 GaN계 고전자 이동도 트랜지스터에 적용 가능하다. 예를 들어, 메탈 반도체 전계 효과 트랜지스터, AlGaN/GaN 헤테로 접합 웨이퍼의 상면에 형성된 수평형 GaN 쇼트키 장벽 다이오드 및 수직형 GaN 벌크(bulk) 쇼트키 장벽 다이오드 등 다양한 GaN계 소자에 적용 가능하다.
도 2 및 도 3은 본 발명에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자 제조 방법에 대한 실시 예들의 각 단계를 도시한 순서도이다.
먼저 도 2에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자 제조 방법은, 질화물계 반도체 층 형성 단계(S21), 소스 전극 형성 단계(S22), 드레인 전극 형성 단계(S23), 게이트 전극 형성 단계(S24) 및 리세스 형성 단계(S25)를 포함한다.
또한, 도 3에 도시된 본 발명의 다른 실시 예에 따르면, 상기 도 2에 따른 실시 예에서 상기 질화물계 반도체 층 형성 단계(S21)는, 결정핵 생성층 형성 단계(S21-1), 버퍼층 형성 단계(S21-2), 장벽층 형성 단계(S21-3) 및 캡층 형성 단계(S21-4)를 포함한다.
구체적으로, 먼저 상기 질화물계 반도체 층 형성 단계(S21)의 각 단계(S21-1 내지 S21-4)를 설명하기로 한다.
상기 결정핵 생성층 형성 단계(S21-1)에서, 상기 결정핵 생성층을 절연성의 기판 상면에 형성한다. 상기 절연성의 기판은 절연성의 기판이지만 고저항성을 갖거나 n형 또는 p형으로 도핑될 수 있다. 예를 들면, 상기 기판을 이루는 재료로는 4H 반절연성 실리콘 카바이드일 수 있다. 또한, 상기 기판의 재료로서, 실리콘, 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, GaAs, ZnO 또는 InP 등을 사용하여 형성될 수 있다.
상기 결정핵 생성층은 상기 기판과 상기 기판의 상면에 형성되는 질화물계 반도체 사이의 결정 격자 부정합으로 인한 결함을 최소화하기 위해 사용하는 것으로서, 사용하는 기판 및 반도체의 종류에 따라 적절한 결정핵 생성층이 적용될 수 있다. 본 발명의 일 실시 예에 따르면 상기 결정핵 생성층은 AlN으로 형성될 수 있다.
상기 버퍼층 형성 단계(S21-2) 및 장벽층 형성 단계(S21-3)에서, 상기 제1질화물계 반도체인 버퍼층 및 제2질화물계 반도체인 장벽층은 AlGaN/GaN 층의 이종접합 구조로 MOCVD를 통해 형성될 수 있다. 상기 버퍼층은 철이 도핑된 GaN으로 이루어질 수 있으며, 두께는 3㎛가 될 수 있다. 또한, 상기 장벽층은 AlGaN으로 이루어질 수 있으며, 각 원소(Al, Ga 및 N)는 다양한 조성비로 이루어질 수 있으며, 바람직하게는 Al0 .26Ga0 .74N이 될 수 있고, 두께는 30㎚가 될 수 있다. 상기 GaN 버퍼층 및 AlGaN 장벽층은 다양한 증착 방법을 통해 형성될 수 있으며, 예를 들어 메탈 유기 화학 기상 증착 방법을 이용하여 형성될 수 있다.
AlGaN은 GaN보다 밴드갭이 더 크며, 상기 실시 예에 따른, GaN 버퍼층과 AlGaN 장벽층 사이에는 2차원 전자 가스 농도를 갖는 채널이 형성된다. 상기 2차원 전자 가스층은 높은 전자 이동도를 갖고, 고주파수에서 매우 높은 상호전달컨덕턴스를 제공한다. AlGaN/GaN 웨이퍼는 ICP-RIE를 사용하여 메사구조를 형성할 수 있으며, 이는 소자 사이를 분리하는 역할을 한다.
상기 캡층 형성 단계(S21-4)에서, 상기 캡층은 항복전압 및 표면 누설전류 특성을 개선하기 위한 에피택셜층으로, 상기 버퍼층 및 장벽층을 도핑하지 않는 경우에 소자의 항복전압을 더 높일 수 있다. 본 발명의 일 실시 예에 따라 상기 장벽층의 상면에 상기 캡층을 형성할 수도 있지만, 상기 캡층은 소자 응용분야에 따라서 설계되지 않을 수도 있다.
상기 소스 전극 형성 단계(S22) 및 드레인 전극 형성 단계(S23)에서, 상기 소스 전극 및 드레인 전극의 패턴은 사진 공정을 이용하여 형성할 수 있다. 본 발명의 일 실시 예에 따라, 상기 패턴 형성 후, GaN 웨이퍼를 NH4F:HF 30:1 용액에 30초 동안 담가 자연 산화막을 제거한다. 상기 패턴에 따라, 상기 장벽층 또는 캡층의 자연 산화막이 제거되어 노출된 위치에 전자-빔 증착기를 이용하여 오믹 메탈인 Ti/Al/Ni/Au를 각각 20/80/20/100 nm씩 증착한다. 오믹 메탈을 증착 후, 리프트-오프를 이용하여 오믹 접합을 형성한다. 상기 오믹 접합 형성 후, RTA 공정을 이용하여 어닐링 함으로써, 상기 소스 전극 및 드레인 전극을 형성할 수 있고, 바람직하게는 870℃의 온도 및 질소 분위기에서 30초 동안 어닐링 함으로써, 상기 소스 전극 및 드레인 전극을 형성할 수 있다.
상기 게이트 전극 형성 단계(S24)에서, 상기 게이트 전극의 패턴은 사진 공정을 이용하여 형성할 수 있다. 본 발명의 일 실시 예에 따르면, 상기 패턴 형성 후, 쇼트키 접합으로 Ni/Au/Ni을 각각 30/150/30 nm씩 오믹 접합과 마찬가지로 전자-빔 증착기에 의해 증착하며 리프트-오프 공정에 의해 쇼트키 접합을 형성할 수 있다. 본 발명의 일 실시 예에 따르면, 상기 쇼트키 접합은 Ni 이외에 Pt, Ir, Pd, Mo 또는 Au 등 다른 금속으로도 구현될 수 있다. 쇼트키 접합 중 Pt는 높은 금속 일함수로 인해 높은 항복 전압 및 낮은 게이트 누설전류를 갖도록 하며, Mo은 높은 융점으로 인해 고온에서 안정된 동작이 가능하도록 하는 장점이 있다.
상기 리세스 형성 단계(S25)에서, 상기 리세스는 상기 게이트 전극과 상기 드레인 전극 사이에서, 상기 게이트 전극의 일측 하부의 상기 질화물계 반도체 층에 형성된다. 상기 리세스의 깊이(Dr)는 상기 질화물계 반도체 층의 상단부로부터 상기 질화물계 반도체 층의 두께 방향으로의 거리를 나타낸다. 상기 리세스의 길이(Lr)는 상기 게이트 전극의 에지로부터 상기 드레인 전극 방향으로 상기 질화물계 반도체 층에 형성된 리세스의 폭을 나타낸다.
여기에서, 상기 게이트 전극의 에지란 상기 게이트 전극과 상기 질화물계 반도체 층이 접하는 면에서 상기 게이트 전극의 모서리를 지칭한다.
본 발명의 일 실시 예에 따르면, 상기 리세스의 길이(Lr)는 상기 게이트 전극과 상기 드레인 전극 사이 거리의 9% 이상 11% 이하로 하며, 바람직하게는 10%로 한다. 상기 리세스의 깊이(Dr)는 상기 캡층의 두께를 초과하여 상기 캡층의 두께 및 상기 장벽층의 두께의 합 미만이 되도록 한다. 즉, 상기 게이트 전극과 상기 드레인 전극 사이의 거리를 Lgd라고 하고, 상기 캡층의 두께를 Dc, 상기 장벽층의 두께를 Db라고 했을 때, 상기 제1 길이(Lr) 및 상기 제1 깊이(Dr)는 0.09×Lgd≤Lr≤0.11×Lgd 및 Dc＜Dr＜Dc+Db이 되도록 한다.
본 발명의 일 실시 예에 따르면, 구체적으로 상기 게이트 전극과 상기 드레인 전극 사이의 거리 Lgd=20㎛, 상기 캡층의 두께 Dc=3㎚, 상기 장벽층의 두께 Db=30㎚ 일 때, 상기 리세스의 길이 Lr=2㎛, 깊이 Dr=22㎚이다.
상기 리세스의 단면 형상은 다양하게 형성될 수 있다. 예를 들어, 상기 리세스의 길이 및 깊이를 일정하게 하여 직사각형 형상으로 형성될 수 있으며, 단면 모양이 "V"와 같은 형상의 슬레이티드 리세스로 형성될 수도 있다.
상기 리세스는 에칭 공정을 통해 형성될 수 있으며, 다양한 종류의 에칭 공정을 이용할 수 있다. 예를 들어, 상기 에칭 공정은 KOH나 AZ400K을 이용한 습슥 에칭 공정이나, BCl/Cl2 gas를 이용한 플라즈마 에칭 공정을 통해 형성될 수 있다. 또한, 상기 질화물계 반도체 층의 표면에 손상을 가한 후 KOH를 이용한 에칭 공정 등이 이용될 수 있다.
본 발명에 있어서, 상기 리세스의 형성에 따른 효과는 아래의 도 4 내지 도 8에서 설명하기로 한다.
본 발명의 일 실시 예에 따르면, 상기 질화물계 반도체 층 상면에 상기 소스 전극, 드레인 전극 및 게이트 전극을 형성한 후, 산소 어닐링을 한다. 또는, 본 발명의 다른 실시 예에 따르면, 상기 게이트 전극을 형성하기 전 산소 어닐링을 하는 것을 특징으로 한다. 산소 어닐링 공정은 퍼니스 장비를 이용하여 이루어질 수 있으며, 250 내지 600℃에서 3분 내지 7분 동안 산소 분위기에서 실시할 수 있고, 바람직하게는 300℃에서 5분 동안 산소 분위기에서 실시할 수 있다.
본 발명에 따른 리세스 게이트 에지 구조의 질화물계 반도체 소자 제조 방법에 대해 산소 어닐링 공정을 함으로써 누설전류가 감소하고, 항복 전압이 증가하는 이점이 있다.
본 발명의 일 실시 예에 따르면 리세스 게이트 에지 구조의 질화물계 반도체 소자는 AlGaN/GaN 고전자 이동도 트랜지스터에 적용 가능하지만, 다양한 GaN계 고전자 이동도 트랜지스터에 적용 가능하다. 예를 들어, 메탈 반도체 전계 효과 트랜지스터, AlGaN/GaN 헤테로 접합 웨이퍼의 상면에 형성된 수평형 GaN 쇼트키 장벽 다이오드 및 수직형 GaN 벌크 쇼트키 장벽 다이오드 등 다양한 GaN계 소자에 적용 가능하다.
도 4는 역방향 바이어스 인가 시 공핍 영역(depletion region)의 분포를 도시한 단면도이다.
도 4(a)는 종래 기술에 따른 질화물계 반도체 소자를 나타내며, 도 4(b)는 본 발명에 따른 질화물계 반도체 소자를 나타낸다. 도 4에 도시된 바와 같이, 상기 종래 기술 및 본 발명에 따른 질화물계 반도체 소자에 있어서, 게이트 전극의 폭은 3㎛, 상기 게이트 전극과 드레인 전극 사이의 거리 Lgd는 20㎛, 캡층의 두께는 3㎚, 장벽층의 두께는 30㎚, 버퍼층의 두께는 3㎛, 리세스의 깊이 Dr은 22㎚ 그리고, 리세스의 길이 Lr은 2㎛로 설정한 후 결과를 비교하도록 한다.
도 4(a) 및 도 4(b)에 도시된 질화물계 반도체 소자를 비교하면, 종래기술의 경우(도 4(a)) 본 발명(도 4(b))보다 공핍 영역(depletion region)이 보다 균일하게(uniformly) 분포한다는 것을 확인할 수 있다. 따라서, 본 발명에 따른 질화물계 반도체 소자는 전계 집중(electric field concentration) 현상이 감소한다. 게이트 에지 부분에서 전계 집중 현상이 감소하기 때문에, 최대 전계(electric field)가 감소하고 따라서, 항복 전압(breakdown voltage)이 감소하게 된다.
도 5는 질화물계 반도체 소자의 항복전압 특성을 도시한 도표이다.
도 5에 도시된 바와 같이 종래기술에 따른 반도체 소자의 경우(51) 항복 전압은 962V가 되며, 본 발명에 따른 반도체 소자의 경우(52) 항복 전압은 1160V로서 약 20.58%가 증가함을 확인할 수 있다.
역방향 바이어스를 인가할 시, 종래 기술에 따른 반도체 소자는 게이트로부터 장벽층의 표면-상태(surface-state)에 발생하는 전자 트래핑(electron trapping)은 가상의 게이트 효과(virtual-gate effect)의 원인이 된다. 가상의 게이트 효과는 항복 전압 및 누설 전류 특성을 악화시킨다. 본 발명에 따른 질화물계 반도체 소자에서는, 게이트 에지 부분의 질화물계 반도체 층이 제거되기 때문에, 게이트로부터 질화물계 반도체 층의 표면에 발생하는 전자 트래핑 현상이 감소하고, 따라서 상기 가상의 게이트 효과 문제가 해결된다. 이로 인해 본 발명에 따른 질화물계 반도체 소자는 항복 전압이 증가한다.
또한, 장벽층의 두께가 부분적으로 얇아지기 때문에 에칭된 영역 즉, 리세스 아래 부분에서 분극 영역(polarization field)이 완화되며, 표면-상태(surface-state)로부터 2DEG로의 전자 트래핑이 감소하여, 역방향 누설 전류가 감소한다. 블록킹 전압(blocking voltage)이 850V일 때, 종래 기술에 따른 질화물계 반도체 소자의 경우 10mA/mm 였지만, 본 발명에 따른 질화물계 반도체 소자의 경우 1mA/mm가 되어 우수한 특성을 보인다.
도 6은 질화물계 반도체 소자의 게이트 에지 부분에서 리세스 형성 전과 후의 순방향 전류-전압 특성을 비교한 도표이다.
도 6에 도시된 바와 같이, 게이트 바이어스가 1V일 때, 종래 기술에 따른 질화물계 반도체 소자의 경우 최대 드레인 전류는 503.37 mA/mm인데 반해, 본 발명에 따른 질화물계 반도체 소자의 경우 최대 드레인 전류는 463.17 mA/mm로 감소하는 것을 확인할 수 있다. 부분적으로 에칭된 장벽층에 의해, 본 발명의 경우 종래 기술에 비하여 약 90% 가까이 드레인 전류가 감소한다. 감소한 장벽층의 두께로 인해 2DEG 밀도가 감소하며, 이로써 역방향 누설 전류 특성이 개선된다.
도 7은 질화물계 반도체 소자의 리세스 형성 전과 후의 전류-전압 특성을 도시한 도표이다.
도 7에 도시된 바와 같이, 종래 기술의 경우 최대 트랜스컨덕턴스(transconductance)가 105.1 mS/mm 인데 반해, 본 발명의 경우 최대 트랜스컨덕턴스는 101.93 mS/mm로 감소한다. 또한, gm max 방법으로 측정한 문턱 전압(threshold voltage)의 경우, 종래 기술은 -3.9V인데 반해, 본 발명은 -4.1V로서 약 0.2V 만큼의 전압 이동이 발생한다. 에칭된 영역에 의해, 본 발명의 공핍 영역은 동일한 게이트 바이어스 상에서 2DEG에 쉽게 접근할 수 있다.
도 8은 표면 전계 특성을 모의 실험하여 도시한 도표이다.
도 8에 도시된 도표는 본 발명에 따른 질화물계 반도체 소자와 동일한 구조에 대해 ISE-TCAD 소프트웨어를 이용하여 전계 완화(electric field relaxation)에 대한 2차원 모의 실험 결과를 도시한 도표이다. 상기 모의 실험 결과값을 다음의 표 1에 나타낸다.
상기 모의 실험에서는 리세스된 장벽층에 대하여, 게이트-드레인 전극 사이의 길이의 10%에 해당하는 길이로 장벽층에 20nm 깊이로 리세스를 설정했다. 분극 효과(polarization effect)를 고려하여 상기 리세스 영역 하에서 2DEG의 밀도를 변화시킬 수 있다. 리세스의 깊이를 20nm로 하면, 역방향 바이어스 인가 시 본 발명의 표면 전계는 완화되며, 최대 전계 강도는 도 8에 도시된 바와 같이 감소한다.
한편, 이상에서는 본 발명의 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
Claims (9)
- 질화물계 반도체 층;
상기 질화물계 반도체 층 상면의 일 측에 형성된 소스 전극;
상기 질화물계 반도체 층 상면의 타 측에 상기 소스 전극과 이격 형성된 드레인 전극; 및
상기 질화물계 반도체 층 상면에, 상기 소스 전극과 드레인 전극 사이에 형성된 게이트 전극을 포함하며,
상기 게이트 전극과 상기 드레인 전극 사이에서, 상기 게이트 전극의 일측 하부의 상기 질화물계 반도체 층에 리세스(recess)가 형성되는 것을 특징으로 하는 질화물계 반도체 소자.
- 제1항에 있어서,
상기 질화물계 반도체 층은,
절연성의 기판;
상기 기판 상면에 형성되며, 제1 질화물계 반도체의 에피구조를 성장시키기 위해 형성되는 결정핵 생성층;
상기 결정핵 생성층 상면에 형성되며, 상기 제1 질화물계 반도체인 버퍼층; 및
상기 버퍼층 상면에 형성되며, 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2 질화물계 반도체인 장벽층을 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
- 제2항에 있어서,
상기 결정핵 생성층은 AlN으로 형성되고, 상기 버퍼층은 GaN으로 형성되며, 상기 장벽층은 AlGaN으로 형성되고,
상기 장벽층의 상면에 GaN으로 형성되는 캡층을 더 포함하는 것을 특징으로 하는 질화물계 반도체 소자.
- 제3항에 있어서,
상기 리세스의 깊이는 상기 캡층의 두께를 초과하여 상기 캡층의 두께 및 상기 장벽층의 두께의 합 미만인 것을 특징으로 하는 질화물계 반도체 소자.
- 질화물계 반도체 층을 형성하는 단계;
상기 질화물계 반도체 층 상면의 일 측에 소스 전극을 형성하는 단계;
상기 질화물계 반도체 층 상면의 타 측에 소스 전극과 이격 형성된 드레인 전극을 형성하는 단계;
상기 질화물계 반도체 층 상면에 상기 소스 전극과 드레인 전극 사이에 게이트 전극을 형성하는 단계; 및
상기 게이트 전극과 상기 드레인 전극 사이에서, 상기 게이트 전극의 일측 하부의 상기 질화물계 반도체 층에 리세스(recess)를 형성하는 단계를 포함하는 것을 특징으로 하는 질화물계 반도체 소자 제조 방법.
- 제5항에 있어서,
상기 질화물계 반도체 층을 형성하는 단계는,
절연성의 기판 상면에 제1 질화물계 반도체의 에피구조를 성장시키기 위한 결정핵 생성층을 형성하는 단계;
상기 결정핵 생성층의 상면에 상기 제1 질화물계 반도체인 버퍼층을 형성하는 단계;
상기 버퍼층의 상면에 상기 버퍼층과의 사이에 2차원 전자 가스층을 형성하고 제2 질화물계 반도체인 장벽층을 형성하는 단계; 및
상기 장벽층의 상면에 비의도적으로 도핑되는 캡층을 형성하는 단계를 포함하는 것을 특징으로 하는 질화물계 반도체 소자 제조 방법.
- 제5항 또는 제6항에 있어서,
상기 리세스를 형성하는 단계 후,
산소 어닐링을 하는 단계를 더 포함하는 것을 특징으로 하는 질화물계 반도체 소자 제조 방법.
- 제6항에 있어서,
상기 결정핵 생성층은 AlN으로 형성되고, 상기 버퍼층은 GaN으로 형성되며, 상기 장벽층은 AlGaN으로 형성되고, 상기 캡층은 GaN으로 형성되는 것을 특징으로 하는 질화물계 반도체 소자 제조 방법.
- 제6항에 있어서,
상기 리세스의 깊이는 상기 캡층의 두께를 초과하여 상기 캡층의 두께 및 상기 장벽층의 두께의 합 미만인 것을 특징으로 하는 질화물계 반도체 소자 제조 방법.
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