KR101207701B1 - 질화물계 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 질화물계 반도체 소자에 관한 것으로, 특히 GaN계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다.

본 발명의 일 실시예에 따른 GaN계 반도체 소자는, 절연성 기판과; 상기 절연성 기판 위에 형성되며, 고저항의 질화물계 반도체로 된 버퍼층과; 상기 버퍼층 위에 형성되며, 상기 버퍼층보다 밴드갭이 더 넓은 질화물계 반도체로 된 장벽층과; 상기 장벽층 위에 형성되며, 질화물계 반도체로 된 캡층과; 상기 캡층과 접촉하는 개별적인 전극으로서, 상기 캡층의 표면 일부를 덮지 않도록 된 소스/드레인 및 게이트 전극과; 상기 소스/드레인 및 게이트 전극에 의해 노출된 상기 캡층의 표면에 형성되어 표면트랩으로의 전자주입을 억제하는 산화막 패시베이션층을 포함함을 특징으로 한다.

GaN계 반도체, 고전자 이동도 트랜지스터, 쇼트키 장벽 다이오드, 표면트랩

Description

질화물계 반도체 소자 및 그 제조방법{GaN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1은 본 발명의 제1 실시예에 따른, AlGaN/GaN 고전자이동도 트랜지스터(HEMT)의 구조를 나타낸 단면도,

도 2는 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 전달특성을 비교하여 나타낸 도면,

도 3은　 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 2DEG 농도변화를 나타낸 도면,

도 4는 SiO₂ 패시베이션 후 AlGaN/GaN HEMT의 전류-전압 특성을 나타낸 도면,

도 5는 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 누설전류 특성을 비교하여 나타낸 도면,

도 6은 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 오프상태 항복전압 특성을 비교하여 나타낸 도면,

도 7은 패시베이션 전, SiO₂ 패시베이션 후 및 실리콘 질화막(Si₃N₄) 패시베 이션 후의 AlGaN/GaN HEMT의 항복전압특성을 나타낸 도면,

도 8은 본 발명의 제2 실시예에 따른, 수평형 GaN 쇼트키 장벽 다이오드의 구조를 나타낸 도면,

도 9는 본 발명의 제3 실시예에 따른, 수직형 GaN 쇼트키 장벽 다이오드의 구조를 나타낸 도면.

본 발명은 질화물계 반도체 소자 및 그 제조방법에 관한 것으로, 특히 GaN계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다.

최근 와이드 밴드-갭 물질인 질화갈륨(GaN), 탄화규소(SiC) 등이 전력용 전기시스템에서 각광받고 있다. 특히, GaN은 높은 임계전압, 높은 전자이동도, 높은 전자포화속도 등 여타의 반도체 물질에 비해 우수한 물질적 특성을 가지고 있어 고주파, 고전력 및 고온 분야의 반도체 소자로 널리 이용되고 있다.

한편, AlGaN/GaN 헤테로 구조는 AlGaN과 GaN 사이의 전도대역(conduction band)의 불연속성 및 압전효과(piezoelectric effect)에 의한 높은 이차원 전자가스(two-dimensional electron gas; 2DEG) 농도를 갖는다.

이에 따라 AlGaN/GaN 헤테로 구조 위에 제작되는 고전자 이동도 트랜지스터 (high electron mobility transistor, HEMT) 및 수평형 쇼트키 장벽 다이오드(Schottky barrier diode)는 높은 이차원 전자가스농도(10¹³cm^-2) 및 높은 임계전계를 가지므로 고전압 스위치 및 고주파 증폭기분야에서 널리 연구되고 있다.

그러나, AlGaN/GaN 헤테로 구조 위에 제작되는 HEMT나 쇼트키 장벽 다이오드는 표면 트랩(surface trap)으로 인해 소자의 전기적 특성이 열화되는 문제점이 있다. 즉, 전계에 의하여 AlGaN/GaN 헤테로 구조의 표면 트랩에 전자가 주입(injection)되면 2DEG 채널공핍(depletion), 순방향전류 감소, 표면누설전류 증가 및 트래핑 효과(trapping effect) 등이 발생되며, 결국 GaN 소자의 표면트랩은 소자의 전기적 특성에 악영향을 미친다.

종래에는 주로 실리콘 질화막(Si₃N₄)을 이용한 패시베이션 방법이, GaN 소자의 표면트랩으로 인한 문제점을 해결하기 위해 이용되고 있다. 실리콘 질화막 패시베이션은 질화물 반도체인 GaN 소자의 물질의 연속성 측면에서 주로 이용되며, 특히 GaN 소자의 순방향 특성 및 출력전력을 개선하는데 효과적이다.

그러나, 실리콘 질화막으로 패시베이션 된 GaN 소자의 항복전압은 높지 않다. 반면, GaN 소자가 전력용 반도체 소자에 이용되기 위해서는 높은 항복전압 및 낮은 누설전류를 가져야 한다. 결국, 전력용 GaN 소자에 실리콘 질화막 페이베이션 방법을 적용하는 것은 적합하지 않다.　　　　　

따라서, 본 발명의 목적은 질화물계 반도체 소자의 항복전압특성을 획기적으로 개선하고 누설전류를 감소시키는 질화물계 반도체 소자 및 그 제조방법을 제공함에 있다.

본 발명의 다른 목적은 전력용 GaN 소자에 적합한 절연막 페이베이션 방법을 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 질화물계 반도체 소자는, 절연성 기판과; 상기 절연성 기판 위에 형성되며, 질화물계 반도체로 된 버퍼층과; 상기 버퍼층 위에 형성되며, 상기 버퍼층과의 사이에 2차원 전자가스층을 형성하는 장벽층과; 상기 장벽층 위에 상기 장벽층의 적어도 일부가 노출되도록 형성된 통전용의 제1 콘택과; 상기 제1 콘택에 의해 노출된 상기 장벽층 위에 형성되어 표면트랩으로의 전자주입을 억제하는 패시베이션층을 포함함을 특징으로 한다.

바람직하게는, 상기 제1 콘택은 서로 이격 배치된 제1 전극과 제2 전극을 포함하며, 상기 제1 전극과 상기 제2 전극과의 사이에 배치된 제3 전극을 더 포함함을 특징으로 한다.

바람직하게는, 상기 장벽층은 상기 버퍼층보다 밴드갭이 더 넓은 질화물계 반도체 물질로 구성됨을 특징으로 한다.

바람직하게는, 상기 버퍼층과 상기 장벽층은 AlGaN/GaN 헤테로 구조임을 특징으로 한다.

또한, 상기 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 GaN계 반도 체 소자의 제조방법은, 절연성 기판 위에 적층구조의 질화물계 반도체로 된 에피택셜층을 형성하는 과정과; 상기 적층구조의 에피택셜층의 최상층 표면의 적어도 일부가 노출되도록 통전용의 제1 콘택을 형성하는 과정과; 상기 제1 콘택에 의해 노출된 상기 에피택셜층의 최상층 표면 위에, 표면트랩으로의 전자주입을 억제하는 패시베이션층을 형성하는 과정을 포함함을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

도 1은 본 발명에 따른 GaN계 반도체 소자의 일 실시예를 나타낸 것으로, AlGaN/GaN 고전자이동도 트랜지스터(HEMT)(100)의 단면도이다.

도 1을 참조하면, 본 발명에 따른 AlGaN/GaN 고전자이동도 트랜지스터(HEMT)(100)는, 사파이어(Al2O3), 탄화규소(SiC) 등의 절연기판(101) 위에 차례로 형성된 AlN 결정핵 생성층(102), 비도핑 GaN 버퍼층(103), AlGaN 장벽층(104) 및 GaN 캡층(105)과; GaN 캡층(105) 위에 서로 이격 배치된 소스 전극(106) 및 드레인 전극(107)과; 소스 전극(106)과 드레인 전극(107) 사이에 형성된 게이트 전극(108) 과; 게이트 전극(108)과 소스 전극(106) 사이의 GaN 캡층(105) 상부 및 게이트 전극(108)과 드레인 전극(107) 사이의 GaN 캡층(105) 상부에 형성된 SiO₂ 패시베이션층(109)을 포함한다.

AlN 결정핵 생성층(102)은 절연성 기판으로 사용되는 사파이어 기판(101)과 그 위에 성장되는 GaN계 반도체 사이의 결정격자의 부정합으로 인한 결함을 최소화하기 위한 것이다.

비도핑 GaN 버퍼층(103)과 AlGaN 장벽층(204)은 헤테로 구조(hetero-structure)로써, AlGaN 은 GaN보다 밴드갭이 더 넓으며,　 비도핑 GaN 버퍼층(103)과 AlGaN 장벽층(104) 사이에 이차원 전자가스(two-dimensional electron gas;2DEG) 농도를 갖는 채널을 형성한다. 2DEG는 높은 전자 이동도와 높은 캐리어 농도를 가지며, HEMT가 낮은 순방향 전압강하와 높은 항복 전압을 갖도록 한다.

GaN캡층(105)은 도핑되지 않으며, 항복전압개선 및 표면누설전류감소를 위한 에피층이다.

소스 전극(106) 및 드레인 전극(107)은 오믹메탈로 Ti/Al/Ni/Au의 합금으로 형성되며, 게이트 전극(108)은 쇼트기 메탈로 Pt/Mo/Ti/Au 로 형성되는 것이 바람직하다.

실리콘 산화막(SiO₂) 패시베이션층(109)은 게이트 전극(108)과 소스 전극(106) 사이의 GaN 캡층(105) 상부 및 게이트 전극(108)과 드레인 전극(107) 사이의 GaN 캡층(105) 상부에 형성되며, 표면트랩(surface traps)으로의 전자주입을 억제 하고 2DEG 농도를 증가시켜 순방향 특성을 개선한다.

상기 구조를 갖는, AlGaN/GaN 고전자이동도 트랜지스터(HEMT)의 제조공정은 다음과 같다.

다시 도 1을 참조하면, 먼저, C-평면 사파이어(sapphire) 기판(101) 위에 40um 두께의 AlN을 결정핵 생성층(102)으로 성장시키고, 3um 두께의 반-절연 GaN 층을 버퍼층(103)으로 성장시킨다. 버퍼층(103) 위에 33nm 두께의 도핑되지 않은 AlGaN 장벽층(104)을 증착하고, 5nm 두께의 도핑되지 않은 GaN 캡층(105)이 높은 항복전압과 낮은 누설전류 특성을 위해 증착된다.

소스 전극(106) 및 드레인 전극(107)으로 사용될 오믹메탈은, 진공 전자총 증착기(e-gun evaporator)를 이용하여 순차적으로 증착한다. 오믹접합을 위한 다층메탈로는 Ti/Al/Ni/Au가 각각 200Å /800Å /200Å /1000Å 두께로 적층된 구조이며, 리프트-오프 기술로 패턴 형성한다. 패턴 형성 후 오믹접합의 저항감소를 위해　 N2 분위기, 880℃에서 RTA를 사용하여 30초간 어닐링(annealing)한다.

게이트 전극(108)은, GaN 캡층(105) 위에 쇼트키 접합 메탈로써 Pt/Mo/Ti/Au를 각각 50Å /200Å /200Å /3500Å 두께로 증착한 후, 리프트-오프 기술로 패턴 형성한다.

소스/드레인 전극(106,107) 및 게이트 전극(108) 형성 후, 10:1 BOE(buffer oxide etchant)를 이용한 식각공정으로 GaN 캡층(105) 위에 형성된 자연산화막(native oxide)을 제거한다.

자연산화막 제거 후, 유도결합 플라즈마 화학기상증착법(inductively coupled plasma-chemical vapor deposition: ICP-CVD)을 이용하여 노출된 GaN 캡층(105) 위에 3000Å 두께의 SiO₂층(109)을 증착한다. SiO₂층(109)은 N₂O, SiH₄ 및 He를 이용하여 300℃, 35mtorr에서 RF 400W로 증착한 다음, CF4/O2 플라즈마를 이용한 식각공정에 의해 패턴 형성된다.

유도결합 플라즈마-화학기상증착법(IPC-CVD)은 PECVD에 비해 높은 원격 플라즈마 밀도를 가지며 반도체 이온손상을 감소시킨다. 만일, 플라즈마를 이용한 GaN 소자의 패시베이션 공정 중 반도체에 이온손상이 발생하면 AlGaN/GaN 헤테로 구조의 채널(2DEG)에 심각한 열화가 발생하게 된다. 따라서, 본 발명에서는 유도결합 플라즈마-화학기상증착법(IPC-CVD)에 의해 SiO₂ 패시베이션층(109)을 형성함으로써 반도체 이온손상을 최소화할 수 있다.

도 2는 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 전달특성을 비교하여 나타낸 도면이다.

도 2에서, 전류가 1mA/mm가 흐를 때의 게이트 전압을 문턱전압으로 정의하며, 패시베이션 전, 후의 문턱전압 값은 -3.4V로 동일하다. 또한, 패시베이션 전, 소자의 최대 트랜스컨덕턴스는 71.3mS/mm이며, 드레인 전류(VG=0V일 때)는 185.7mA/mm이다. 패시베이션 후, 소자의 최대 트랜스컨덕턴스는 87.4mS/mm이며, 드레인 전류(VG=0V일 때)는 242.1mA/mm이다. 즉, 패시베이션 전에 비해 패시베이션 후에 소자의 최대 트랜스컨덕턴스와 드레인 전류가 각각 증가하며, 이는 실리콘 산화막 패시베이션 막이 표면트랩으로의 전자주입을 억제하기 때문으로 이해된다.

AlGaN/GaN HEMT의 순방향 및 역방향 특성은 표면트랩으로 인한 영향을 크게 받는다. 표면트랩에 전자가 주입되면 소자의 채널 내 2DEG 농도가 감소하여 순방향 특성이 열화된다. 소자가 역방향 바이어스 시 표면트랩으로의 전자주입은 누설전류의 원인이며 항복전압을 감소시킨다. 따라서, 실리콘 산화막 패시베이션 이후 채널 내 2DEG 농도 증가는 소자의 순방향 특성을 개선하는 요인이다.

도 3은　 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 2DEG 농도변화를 나타낸 도면으로, SiO₂ 패시베이션 후에 2DEG 농도는 패시베이션 전에 비해 3.6~13.8%정도 증가함을 알 수 있다.

도 4는 SiO₂ 패시베이션 후 AlGaN/GaN HEMT의 전류-전압 특성을 나타낸 도면으로, 소자의 게이트 전압을 -4V부터 2V까지 1V씩 증가시키면서(1V/step) 소자의 드레인 전류를 측정한 것이다.

도 4를 참조하면, 패시베이션 전의 소자는 게이트 전압이 -1V보다 클 때부터 드레인 전류가 감소하는 전류붕괴(current collapse) 현상이 발견된다. 전류붕괴현상은 표면트랩으로 전자가 주입되어 가상 음의 게이트 효과(virtual negative gate effect)로 인한 것이며, SiO₂ 패시베이션은 전류붕괴현상을 억제시킴을 알 수 있다. 소자의 최대 드레인 전류는 SiO₂ 패시베이션 후 67%만큼 증가된다. 즉, SiO₂ 패시베이션은 GaN 소자의 순방향 특성개선에 효과적임을 알 수 있다.

도 5는 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 누설전류 특성을 비교하여 나타낸 도면으로, 패시베이션 전에 비해 SiO₂ 패시베이션 후 소자의 누설전류가 1/100로 감소함을 알 수 있다. 이는 SiO₂ 패시베이션막이 표면트랩으로의 전자주입을 억제하기 때문으로 이해된다.

도 6은 SiO₂ 패시베이션 전, 후 AlGaN/GaN HEMT의 오프상태 항복전압 특성을 비교하여 나타낸 도면이다.

도 6에서, SiO₂ 패시베이션 후에 소자의 오프상태 항복전압이 282V에서 445V로 증가한다. SiO₂ 패시베이션 전의 소자는 역방향 상태에서 누설전류가 전압에 따라 점진적으로 증가하는 소프트 항복(soft breakdown)이 발생한다. 반면, SiO₂ 패시베이션 후의 소자는 역방향 상태에서 항복전압 이내에서 누설전류를 낮게 유지하는 하드 항복(hard breakdown)이 발생한다. SiO₂ 패시베이션 전 소자의 누설전류는 주로 표면누설전류이며, SiO₂ 패시베이션 후 소자의 누설전류는 주로 채널 내 이온화충돌(impact ionization)로 인한 것이다.

도 5 및 도 6을 통해 알 수 있는 바와 같이, SiO₂ 패시베이션은 GaN 소자의 순방향 특성뿐만 아니라 누설전류감소 및 항복전압개선에도 효과적이다.

도 7은, 패시베이션 전, SiO₂ 패시베이션 후 및 실리콘 질화막(Si₃N₄) 패시베이션 후의 AlGaN/GaN HEMT의 항복전압특성을 나타낸 도면이다.

도 7을 참조하면, 패시베이션 전의 소자는 역방향 게이트-드레인 전압이 증 가함에 따라 누설전류가 급격히 증가하여 전력용 소자에 적합하지 않음을 알 수 있다. Si₃N₄로 패시베이션 된 소자는 역방향 게이트-드레인 전압이 200V가 될 때까지 항복전압을 유지하는 것에 비해, SiO₂ 로 패시베이션 된 소자는 역방향 게이트-드레인 전압이 450V가 될 때까지 항복전압을 유지한다. 즉, SiO₂ 패시베이션이 Si₃N₄ 패시베이션에 비해 항복전압개선 및 누설전류억제 측면에서 우수함을 알 수 있다. 이는 SiO₂ 패시베이션이 Si₃N₄ 패시베이션에 비해 표면트랩으로의 전자주입을 억제하는 효과가 더 크며, 이에 따라 표면누설전류 감소 효과가 크기 때문이다.

도 7의 측정에 사용된 AlGaN/GaN HEMT는 게이트-드레인 전극 사이의 간격이 5um이며, 게이트-드레인 전극 사이의 간격을 증가시키면 소자의 항복전압은 증가되며 상용 소자에 이용되는 600V 또는 1200V 규격에 맞출 수 있다.

표 1은 SiO₂ 패시베이션 후 및 Si₃N₄ 패시베이션 후의 AlGaN/GaN HEMT의 전기적 특성 변화를 정리하여 나타낸 것이다.

	Si3N4 패시베이션	SiO2 패시베이션
순방향 드레인 전류의 증가	17.7% ~ 34.8%	20.3% ~ 35.1%
패시베이션 전 후 누설전류 비율	0.8% ~ 28.9%	0.1% ~ 1.3%

표 1에서, 패시베이션 후 소자의 순방향 전류 상승률은 Si₃N₄ 패시베이션 후 17.7% ~ 34.8% 이며, SiO₂ 패시베이션 후 20.3% ~ 35.1%로 서로 비슷하다. 즉, Si₃N₄ 패시베이션과 SiO₂ 패시베이션은 GaN 소자의 순방향 특성개선 능력은 비슷함을 알 수 있다.

그러나, 패시베이션 전 소자의 누설전류대 패시베이션 후 소자의 누설전류의 비율은 SiO₂ 패시베이션 후는 1.3% 이내로써 Si₃N₄ 패시베이션 후의 28.9%에 비해 월등히 개선됨을 알 수 있다.

한편, 본 발명은 전술한 AlGaN/GaN HEMT 소자 외에 여타의 GaN 반도체 소자에 적용할 수 있다. 예를 들면, HEMT 소자와 제조과정이 유사한 수평형 GaN 쇼트키 장벽 다이오드(도 8),　 수직형 GaN 쇼트키 장벽 다이오드(도 9)에 SiO₂ 패시베이션할 수 있다. 동작원리 및 효과는 AlGaN/GaN HEMT에 대해 전술한 것과 동일하므로, 본 실시예의 설명에서는 구조에 대해서만 개략적으로 설명한다.

도 8은 수평형 GaN 쇼트키 장벽 다이오드에 SiO₂ 패시베이션을 적용한 단면도이다. 상기 수평형 GaN 쇼트키 장벽 다이오드(200)는 사파이어(Al₂O₃), 탄화규소(SiC) 등의 절연기판(201) 위에 차례로 형성된 AlN 결정핵 생성층(202), 비도핑 GaN 버퍼층(203), AlGaN 장벽층(204) 및 GaN 캡층(205)과; GaN 캡층(205) 위에 서로 이격 배치된 애노드 전극(206) 및 캐소드 전극(207)과; 애노드 전극(206)과 캐소드 전극(207) 사이의 상기 GaN 캡층(205) 상부에 형성된 SiO₂ 패시베이션층(209)을 포함한다.

도 9는 수직형 GaN 쇼트키 장벽 다이오드에 SiO₂ 패시베이션을 적용한 단면도이다. 상기 수직형 GaN 쇼트키 장벽 다이오드(300)는 GaN 반도체층(301)의 일측 및 타측에 각각 애노드 전극(302)과 캐소드 전극(303)을 구비하며, 애노드 전극(302)이 콘택된 GaN 반도체층(301)의 상부에 SiO₂ 패시베이션층(304)을 포함한다.

　한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 GaN 소자의 표면에 실리콘 산화막 패시베이션층을 형성함으로써 GaN 소자의 표면트랩으로의 전자주입을 억제하여 소자의 순방향 특성 및 역방향 특성을 개선할 수 있다. 따라서, 본 발명은 마이크로 증폭기나 고전압 스위치로 사용되는 GaN 소자의 전기적 특성 개선에 유용하게 적용될 수 있다.

또한, 본 발명은 유도결합 플라즈마-화학기상증착법(ICP-CVD)에 의해 실리콘 산화막 패시베이션층을 형성함으로써 패시베이션 공정 중 플라즈마 이온으로 인한 반도체의 손상을 최대한 억제할 수 있다.

Claims (25)

1. 절연성 기판과;

   상기 절연성 기판 위에 형성된 비도핑된 GaN 버퍼층과;

   상기 비도핑된 GaN 버퍼층 위에 형성되며, 상기 비도핑된 GaN 버퍼층과의 사이에 2차원 전자가스층을 형성하는 AlGaN 장벽층과;

   상기 AlGaN 장벽층 위에 형성된 비도핑된 GaN 캡층과;

   상기 비도핑된 GaN 캡층 위에 상기 비도핑된 GaN 캡층의 적어도 일부가 노출되도록 형성된 통전용의 제1 콘택과;

   상기 제1 콘택에 의해 노출된 상기 비도핑된 GaN 캡층 위에 형성되어 표면트랩으로의 전자주입을 억제하는 SiO₂ 패시베이션층을 포함함을 특징으로 하는 질화물계 반도체 소자.
2. 삭제
3. 삭제
4. 제 1 항에 있어서, 상기 제1 콘택은

   서로 이격 배치된 제1 전극과 제2 전극을 포함함을 특징으로 하는 질화물계 반도체 소자.
5. 제 4 항에 있어서, 상기 제1 콘택은

   상기 제1 전극과 상기 제2 전극과의 사이에 배치된 제3 전극을 더 포함함을 특징으로 하는 질화물계 반도체 소자.
6. 제 1 항에 있어서, 상기 절연성 기판의 배면에 형성된 제2 콘택을 더 포함함을 특징으로 하는 질화물계 반도체 소자.
7. 제 1 항에 있어서, 상기 절연성 기판과 비도핑된 GaN 버퍼층과의 사이에 형성된 결정핵 생성층을 더 포함함을 특징으로 하는 질화물계 반도체 소자.
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. 제 4 항에 있어서, 상기 제1 전극은 오믹메탈로 구성되며 상기 제2 전극은 쇼트키메탈로 구성됨을 특징으로 하는 질화물계 반도체 소자.
13. 제 5 항에 있어서, 상기 제1 전극과 상기 제2 전극은 오믹메탈로 구성되며, 상기 제 3 전극은 쇼트키메탈로 구성됨을 특징으로 하는 질화물계 반도체 소자.
14. 제 6 항에 있어서, 상기 제1 콘택은 쇼트키메탈로 구성되며, 상기 제2 콘택은 오믹메탈로 구성됨을 특징으로 하는 질화물계 반도체 소자.
15. 절연성 기판과;

    상기 절연성 기판 위에 형성된 비도핑된 GaN 버퍼층과;

    상기 비도핑된 GaN 버퍼층 위에 형성된 AlGaN 장벽층과;

    상기 AlGaN 장벽층 위에 형성된 비도핑된 GaN 캡층과;

    상기 비도핑된 GaN 캡층과 접촉하는 개별적인 전극으로서, 상기 비도핑된 GaN 캡층의 표면 일부를 덮지 않도록 된 소스/드레인 및 게이트 전극과;

    상기 소스/드레인 및 게이트 전극에 의해 노출된 상기 비도핑된 GaN 캡층의 표면에 형성되어 표면트랩으로의 전자주입을 억제하는 SiO₂ 패시베이션층을 포함함을 특징으로 하는 질화물계 반도체 소자.
16. 삭제
17. 절연성 기판 위에 비도핑된 GaN 버퍼층을 형성하는 과정과;

    상기 비도핑된 GaN 버퍼층 위에 AlGaN 장벽층을 형성하는 과정과;

    상기 AlGaN 장벽층 위에 비도핑된 GaN 캡층을 형성하는 과정과;

    상기 비도핑된 GaN 캡층의 적어도 일부가 노출되도록 통전용의 제1 콘택을 형성하는 과정과;

    상기 제1 콘택에 의해 노출된 상기 비도핑된 GaN 캡층 위에, 표면트랩으로의 전자주입을 억제하는 SiO₂ 패시베이션층을 형성하는 과정을 포함함을 특징으로 하는 질화물계 반도체 소자의 제조방법.
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20. 제 17 항에 있어서, 상기 절연성 기판과 상기 비도핑된 GaN 버퍼층과의 결정격자 정합이 용이하도록 상기 절연성 기판 위에 결정핵 생성층을 형성하는 과정을 더 포함함을 특징으로 하는 질화물계 반도체 소자의 제조방법.
21. 제 17 항에 있어서, 상기 제1 콘택을 형성하는 과정은,

    상기 비도핑된 GaN 캡층 위에 리프트-오프 공정에 의한 오믹메탈을 형성하는 단계와;

    상기 비도핑된 GaN 캡층 위에 리프트-오프 공정에 의한 쇼트키메탈을 형성하는 단계를 포함함을 특징으로 하는 질화물계 반도체 소자의 제조방법.
22. 제 17 항에 있어서, 상기 절연성 기판의 배면에 제2 콘택을 형성하는 과정을 더 포함함을 특징으로 하는 질화물계 반도체 소자의 제조방법.
23. 제 17 항에 있어서, 상기 SiO₂ 패시베이션층을 형성하는 과정은 유도결합 플라즈마 화학기상증착법(inductively coupled plasma-chemical vapor deposition: ICP-CVD)에 의해 이루어짐을 특징으로 하는 질화물계 반도체 소자의 제조방법.
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25. 제 17 항에 있어서, 상기 SiO₂ 패시베이션층을 형성하는 과정 전에 상기 비도핑된 GaN 캡층 위에 형성된 자연산화막을 제거하는 과정을 더 포함함을 특징으로 하는 질화물계 반도체 소자의 제조방법.

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