JP2005260172A - 半導体装置及び半導体レーザ装置の製造方法 - Google Patents

Abstract

【課題】エッチングによる半導体層への残存ダメージがなく、高周波特性及び高出力特性に優れた半導体装置及び半導体レーザ装置を容易に得ることを可能とする。
【解決手段】基板１の上にIII-Ｖ族窒化物半導体からなる半導体層１１を積層し、半導体層１１をエッチングすることによりゲートリセス５ａを形成する。その後、半導体層１１の上にシリコン膜６を堆積し、シリコン膜６と共に半導体層１１を熱処することにより半導体層１１に生じるエッチングダメージを回復させる。これにより高周波特性及び高出力特性が改善されたIII-Ｖ族窒化物系電子デバイスを用意に製造することが可能となる。
【選択図】 図１

Description

本発明は、III-Ｖ族窒化物半導体よりなる半導体装置及び半導体レーザ装置の製造方法に関するものである。

III-Ｖ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及び一般式がＡｌ_XＧａ_yＩｎ_zＮ（ｘ＋ｙ＋ｚ＝１）で表されるアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）の混晶物は、その物理的特徴である大きいバンドギャップ及び直接遷移型バンド構造を利用した光学素子への応用のみならず、破壊電界及び飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。

特に、半絶縁性基板上にエピタキシャル成長したＡｌ_xＧａ_1-xＮ（０＜Ｘ≦１）層とＧａＮ層との界面に現れる二次元電子ガス（２Dimensional Electron Gas；以下２ＤＥＧという）を利用するヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor；以下、ＨＦＥＴという。）や、ヘテロバイポーラトランジスタ（Hetero-junction Bipolar Transistor；以下、ＨＢＴという。）は、高出力高周波デバイスとして開発が進められている。

ＨＦＥＴについては、キャリア供給層であるｎ型ＡｌＧａＮ障壁層からの電子の供給に加え、自発分極であるピエゾ分極の効果による電荷供給があり、その電子密度は１０¹³ｃｍ^-2を超え、ＡｌＧａＡｓ系ＦＥＴと比べ１桁程度大きい等の特徴を有している。さらにIII-Ｖ族窒化物半導体の大きいバンドギャップ（ＧａＮの場合３．４ｅＶ）によって、耐圧特性も高くなる。

このように高耐圧、高電流密度の特性が期待できることから、ＨＦＥＴ及びＨＢＴを中心とするIII-Ｖ族窒化物半導体の電子デバイスは、超高速素子として、あるいは従来素子より小さい素子寸法の大出力素子への応用が検討されている。

以上のようにIII-Ｖ族窒化物半導体の電子デバイスは、超高速及び高出力素子として有望であるが、実際に超高速及び高出力素子を実現するためには様々な工夫が必要である。

上記の超高速及び高出力素子を実現するための問題点として、エッチングによる半導体層へのダメージなどが挙げられる。リセス構造又はメサ構造などデバイス特性を向上させるために、様々なエッチング工程が行われるが、このエッチング工程は、半導体層へのダメージというデメリットも含んでいる。このデメリットを低減する方法として、低ダメージエッチング等がこれまでも知られている。

この低ダメージエッチングの従来技術例としては、例えば、ゲートリセス形成領域におけるキャップ層の表面に電気陰性度が大きい元素であるフッ素を吸着させ、水洗処理を行ってフッ素吸着領域に酸化層を生成させ且つそれを除去することによってゲートリセスを形成し、その後、ゲートリセスにゲート電極を形成する方法（特許文献１を参照。）等が挙げられる。
特開２００２−１７６０６５号公報

上記従来技術によってエッチングによる半導体層へのダメージは低減される。しかし、間違いなく残存ダメージがあり、デバイス特性の劣化防止という観点からは不充分である。

そこで、本発明は、エッチングによる半導体層への残存ダメージがなく、高周波特性及び高出力特性に優れた半導体装置及び半導体レーザ装置を容易に得ることができる半導体装置の製造方法を実現することを目的とする。

上記目的を達成するために本発明に係る半導体装置及び半導体レーザ装置の製造方法は、III-Ｖ族窒化物半導体層をエッチングする工程の後に、III-Ｖ族窒化物半導体層の上に保護膜を堆積する工程及び熱処理を行う工程を含むダメージ回復工程を有する構成とする。

具体的には、本発明に係る第１の半導体装置の製造方法は、基板の上にIII-Ｖ族窒化物半導体からなる半導体層を積層する半導体層積層工程と、半導体層をエッチングするエッチング工程と、エッチング工程の後に、半導体層の上に保護膜を堆積し、半導体層と保護膜を熱処するダメージ回復工程とを備えていることを特徴とする。

第１の半導体装置の製造方法によれば、エッチング工程後に、III-Ｖ族窒化物半導体層の上に保護膜を堆積し、熱処理を行うダメージ回復工程により、エッチング工程において生じたダメージを回復させることができる。エッチングによりIII-Ｖ族窒化物半導体層はダメージを受け、そのシート抵抗が上昇する。しかし、ダメージ回復工程によりIII-Ｖ族窒化物半導体層のダメージを十分に回復させ、シート抵抗の値をエッチング前の値に戻すことができる。また、III-Ｖ族窒化物半導体層が本来持つ欠陥を回復させることも可能になる。このため、エッチングダメージの無い、高周波特性及び高出力特性に優れた半導体装置を容易に製造することが可能となる。

第１の半導体装置の製造方法において、保護膜の堆積と熱処理を同時に行うことが好ましい。このような構成にすることにより工程を簡便化することができ、性能劣化の無い半導体装置を容易に製造することが可能となる。

第１の半導体装置の製造方法において、保護膜は、シリコンからなることが好ましく、シリコンを含む酸化膜又はシリコンを含む窒化膜であってもよい。さらに、熱処理は、２００℃以上且つ１２００℃未満の温度で行うことが好ましい。これによりキャップ抜け等を生じることなく確実にダメージを回復することができる。

第１の半導体装置の製造方法は、ダメージ回復工程の後に、保護膜をフッ酸と硝酸との混合溶液を用いて剥離する剥離工程をさらに備えていることが好ましい。これによりダメージ回復後に再びIII-Ｖ族窒化物半導体層にダメージを与えることなく保護膜を容易に除去することができる。

本発明の第１の半導体装置の製造法において、保護膜は、マグネシウムからなることが好ましい。またこの場合、熱処理は、１００℃以上且つ６５０℃未満の温度で行うことが好ましく、ダメージ回復工程の後に、保護膜を硫酸を用いて剥離する剥離工程をさらに備えていることが好ましい。

このような構成とすることにより、ｐ型にドープされた半導体層のダメージを確実に回復させることができる。

さらに、第１の半導体装置の製造法は、半導体層積層工程の後に、半導体層の上に絶縁膜を堆積する絶縁膜堆積工程をさらに備え、エッチング工程は、半導体層及び絶縁膜をエッチングする工程であることが好ましい。

このような構成とすることにより、絶縁膜のエッチング工程によって生じたダメージを確実に回復させることができる。また、絶縁膜は、酸窒化シリコン膜、シリコン酸化膜、シリコン窒化膜、酸化アルミニウム膜又は窒化アルミニウム膜であることが好ましい。

本発明の第１の半導体装置の製造方法において、半導体層積層工程は、それぞれがIII-Ｖ族窒化物半導体からなる動作層、障壁層及びキャップ層を積層する工程を含み、エッチング工程は、キャップ層の一部を障壁層が露出するまでエッチングすることにより、ゲートリセス部を形成するゲートリセス形成工程を含むことが好ましい。

この構成により、リセス構造を形成する際にIII-Ｖ族窒化物半導体層に生じるエッチングダメージを確実に回復させることができる。従って、ゲートリセスを有する高周波特性及び高出力特性に優れた半導体装置を容易に製造することが可能となる。

さらに、ゲートリセス形成工程は、ゲートリセス部の底面における障壁層の一部をエッチングすることにより、第２のゲートリセス部を形成する工程を含むことが好ましい。

この構成により、ダブルリセス構造を形成する際にIII-Ｖ族窒化物半導体層に生じるエッチングダメージを確実に回復させることができる。

また、キャップ層におけるオーミック電極形成領域を障壁層が露出するまでエッチングすることにより、オーミック電極形成領域にリセス構造を形成する工程をさらに備えていることが好ましい。

本発明の第１の半導体装置の製造方法において、エチング工程は、半導体層の一部をエッチングすることにより、素子分離領域を形成する工程を含むことが好ましい。

この好ましい構成によれば、素子分離領域を形成する工程においてIII-Ｖ族窒化物半導体層に生じるダメージを確実に回復させることができ、デバイス間の分離特性の劣化の無い、高周波特性及び高出力特性に優れた半導体素子を容易に製造することが可能となる。

本発明の第１の半導体装置の製造方法において、エッチング工程は、III-Ｖ族窒化物半導体層及び基板をエッチングすることによりビアホールを形成する工程を含むことが好ましい。

この構成により、ビアホールを形成する際のダメージを回復させることができる。従って、ビア部から素子へのリーク電流の発生を押さえた、高周波特性及び高出力特性に優れた半導体装置を容易に製造することが可能となる。

本発明の半導体装置の製造方法において、ダメージ回復工程は、熱処理を酸素を含むガス雰囲気中において行うことにより、保護膜から絶縁膜を形成する絶縁膜形成工程を含むことが好ましい。

この好ましい構成によれば、ダメージを回復させると共に、絶縁膜を形成することができるので、絶縁膜を有する高周波特性及び高出力特性に優れた半導体装置を容易に製造することが可能となる。

また、酸素を含むガスは、酸素、酸化窒素若しくは酸化二窒素の単体ガス又はこれらのうち少なくとも１つを含む混合ガスであることが好ましい。

絶縁膜形成工程により形成される絶縁膜は、ゲート絶縁膜であっても、素素子分離領域を保護する絶縁保護膜であっても、ビアホールの壁面を保護する絶縁保護膜であってもよい。

本発明に係る第２の半導体装置の製造方法は、基板の上に、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層と、ｎ型半導体層の上に形成されたｐ型半導体層とを含む半導体層を積層する半導体層積層工程と、半導体層をエッチングすることによりｐ型半導体層の一部を露出させるエッチング工程と、エッチング工程の後に、ｐ型半導体層を含む半導体層の上にマグネシウムからなる保護膜を堆積し、堆積された保護膜と共に半導体層を熱処理するダメージ回復工程とを備えていることを特徴とする。

第２の半導体装置の製造方法によれば、ＨＢＴのベース電極形成領域の形成工程において生じるエッチングダメージを回復することができ、高周波特性及び高出力特性に優れたＨＢＴを確実に得ることが可能となる。

本発明に係る第３の半導体装置の製造方法は、基板板の上に、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層と、ｎ型半導体層の上に形成されたｐ型半導体層とを含む半導体層を積層する半導体層積層工程と、半導体層をエッチングすることによりｎ型半導体層の一部を露出させるエッチング工程と、エッチング工程の後に、ｎ型半導体層を含む半導体層の上にシリコンからなる保護膜を堆積し、堆積された保護膜と共に半導体層を熱処理するダメージ回復工程とを備えていることを特徴とする。

第３の半導体装置の製造方法によれば、ＨＢＴのコレクタ電極形領域の形成工程において生じるエッチングダメージを回復することができ、高周波特性及び高出力特性に優れたＨＢＴを確実に得ることが可能となる。

本発明に係る第４の半導体装置の製造方法は、基板の上に、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層と、ｎ型半導体層の上に形成されたｐ型半導体層とを含む半導体層を積層する半導体層積層工程と、半導体層をエッチングすることによりｐ型半導体層の一部及びｎ型半導体層の一部を露出させるエッチング工程と、半導体層のダメージを回復するダメージ回復工程とを備え、該ダメージ回復工程は、ｐ型半導体層の上にマグネシウムからなる第１の保護膜を堆積する第１の保護膜堆積工程と、第１の保護膜を含む半導体層の上にシリコンからなる第２の保護膜を堆積する第２の保護膜堆積工程と、第１の保護膜及び第２の保護膜と共に半導体層を熱処理する熱処理工程とを含むことを特徴とする。

第４の半導体装置の製造方法によれば、一度の熱処理工程によってコレクタ電極の形成領域及びベース電極の形成領域の形成工程において生じるエッチングダメージを確実に回復することができる。

本発明に係る第１の半導体レーザ装置の製造方法は、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層、活性層及びｐ型半導体層を含む半導体層を順次積層する半導体層積層工程と、ｐ型半導体層をエッチングすることにより、ｐ型半導体層に断面が凸状のリッジ部を形成するエッチング工程と、エッチング工程の後に、シリコンからなる保護膜を堆積し、堆積した保護膜と共にｐ型半導体層に対して熱処理を行うダメージ回復工程とを備えていることを特徴とする。

第１の半導体レーザ装置の製造方法によれば、リッジ部がｐ型にドープされた半導体レーザ装置のエッチングダメージを回復することができ、発光特性が大きく改善された半導体レーザ装置を製造することが可能となる。

本発明に係る第２の半導体レーザ装置の製造方法は、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層、活性層及びｐ型半導体層を含む半導体層を順次積層する半導体層積層工程と、ｎ型半導体層をエッチングすることにより、ｎ型半導体層に断面が凸状のリッジ部を形成するエッチング工程と、エッチング工程の後に、シリコンからなる保護膜を堆積し、堆積した保護膜と共にｎ型半導体層に対して熱処理を行うダメージ回復工程とを備えていることを特徴とする。

第２の半導体レーザ装置の製造方法によれば、リッジ部がｎ型にドープされた半導体レーザ装置のエッチングダメージを回復することができ、発光特性が大きく改善された半導体レーザ装置を製造することが可能となる。

本発明によれば、III-Ｖ族窒化物系電子デバイスの超高速及び高出力特性を実現する場合に問題となるエッチング時のダメージを回復させることができ、これにより高周波特性及び高出力特性が改善されたIII-Ｖ族窒化物系電子デバイスを容易に製造することが可能となる。

（第１の実施形態）
本発明に係る第１の実施形態について図１を参照しながら説明する。

図１（ａ）から図１（ｄ）は本実施形態に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。

図１（ａ）に示すように、有機化学気相堆積法（Metal organic Chemical Vapor Deposition、以下ＭＯＣＶＤ法という）又は分子線エピタキシ法（Molecular Beam Epitaxy、以下ＭＢＥ法という）によりＳｉＣ、Ａｌ₂Ｏ₃、Ｓｉ又はＧａＡｓ等からなる基板１の上に、厚さが２００ｎｍのＡｌＮ又はＧａＮ等からなるバッファ層２、厚さが２μｍのｉ型ＧａＮ層からなる動作層３、厚さが２５ｎｍのＡｌＧａＮからなる障壁層４及び厚さが３０ｎｍのｎ⁺型ＧａＮからなるキャップ層５を順次堆積し、III-Ｖ族窒化物半導体層１１を積層する。

次に、図１（ｂ）に示すように、エッチング工程としてキャップ層５のゲート電極形成予定部分をエッチングし障壁層４を露出させ、ゲートリセス部５ａを形成する。

続いて、図１（ｃ）に示すように、ダメージ回復工程としてゲートリセス部５ａが形成されたIII-Ｖ族窒化物半導体層１１の上にシリコン（Ｓｉ）膜６を１００ｎｍ堆積し、窒素（Ｎ₂）雰囲気中において１０００℃で３０分間の熱処理を行う。

その後、Ｓｉ膜６をウエットエッチング（フッ酸：硝酸＝１：１）により剥離する。Ｓｉ膜６をウエットエッチングを用いて剥離することにより、III-Ｖ族窒化物半導体層１１に再びダメージが入ることを防止できる。

さらに、図１（ｄ）に示すように、キャップ層５の上に通常の電子線蒸着法（以下ＥＢ蒸着法という）及びリフトオフ工程等を用いた方法によりオーミック電極であるソース電極７及びドレイン電極８を形成し、ゲートリセス構造５ｂの一部に通常のＥＢ蒸着法及びリフトオフ工程等を用いた方法によりゲート電極９を形成し、半導体装置すなわちＦＥＴを得る。

本実施形態の半導体装置の製造方法によれば、エッチング工程前に４００Ω／□であるIII-Ｖ族窒化物半導体層１１のシート抵抗が、エッチング工程後は１１５０Ω／□に上昇する。しかし、ダメージ回復工程後にはエッチング工程前の４００Ω／□に回復する。

図２は、熱処理温度とIII-Ｖ族窒化物半導体層のシート抵抗との関係を示している。図２に示すように、ダメージ回復工程における熱処理温度が高くなるに従い、III-Ｖ族窒化物半導体層のシート抵抗は減少し、ダメージ回復効果が大きくなる。シート抵抗の値から見た実用上好ましい熱処理温度は２００℃以上の温度であり、さらに好ましくは５００℃以上、より好ましくは８００℃以上の温度である。また、熱処理温度の上限はデバイスの熱による劣化、保護膜の融点等によって決定されるが、シリコンを保護膜として使用する場合には１２００℃未満であることが好ましい。

本実施形態の半導体装置の製造方法において、熱処理雰囲気のガスは特に限定されず、窒素又はヘリウム等の不活性ガスのみならず酸素等を用いてもよい。

なお、Ｓｉ膜６を２００℃以上且つ１２００℃未満の温度範囲で堆積させることにより保護膜の堆積と同時に熱処理を行うことが可能である。

以上説明したように、本実施形態の半導体装置の製造方法によれば、リセス構造を形成する際にIII-Ｖ族窒化物半導体層に生じるエッチングダメージを回復させることができるため、高周波特性及び高出力特性に優れたIII-Ｖ族窒化物系の半導体装置を得ることができる。

なお、本実施形態において、Ｓｉ膜６を剥離する際のエッチング液であるフッ酸と硝酸の混合比率を１：１としたが、これに限らず、通常のウエットエッチングに使用される混合比率の範囲で使用できる。

（第１の実施形態の第１変形例）
以下に、本発明に係る第１の実施形態の第１変形例について図３を参照しながら第１の実施形態との差異のみについて説明する。

図３（ａ）から図３（ｄ）は、本変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図３において図１と同一の構成要素については同一の符号を付与している。

基板上にIII-Ｖ族窒化物半導体層１１を形成する工程については、第１の実施形態と同じてあるから説明を省略する（図３（ａ））。

本変形例においては、図３（ｂ）に示すようにエッチング工程においてキャップ層５の一部を障壁層４の表面までエッチングし、ゲート電極の形成予定部分にゲートリセス部５ａを形成すると共に、オーミック電極であるソース電極及びドレイン電極の形成予定部分にオーミック掘り込み部５ｂをそれぞれ形成する。

エッチングに続いて図３（ｃ）に示すように、ダメージ回復工程としてゲートリセス部５ａ及びオーミック掘り込み部５ｂが形成されたIII-Ｖ族窒化物半導体層１１の上にＳｉ膜６を１００ｎｍ堆積し、Ｎ₂雰囲気中において１０００℃で３０分間の熱処理を行う。

その後、図３（ｄ）に示すように、Ｓｉ膜６をウエットエッチングにより除去し、ソース電極７及びドレイン電極８をオーミック掘り込み部５ｂにそれぞれ形成し、ゲート電極９をゲートリセス部５ａの一部に形成する。

本変形例の半導体装置の製造方法によれば、ゲートリセス部５ａ、オーミック掘り込み部５ｂを形成する際に、III-Ｖ族窒化物半導体層に生じるエッチングダメージを十分に回復させることが可能であり、エッチングダメージにより、１１５０Ω／□に上昇するIII-Ｖ族窒化物半導体層のシート抵抗をエッチング工程前の４００Ω／□に回復させることができる。これにより、エッチングダメージのない高周波特性及び高出力特性に優れたIII-Ｖ族窒化物系の半導体装置を得ることができる。

なお、ソース電極７及びドレイン電極８は、キャップ層５の上にまたがって形成されていてもよい。また、ゲートリセス部５ａとオーミック掘り込み部５ｂは別々にエッチングして形成してもよい。

（第１の実施形態の第２変形例）
以下に、本発明に係る第１の実施形態の第２変形例について図４を参照しながら第１の実施形態との差異のみについて説明する。

図４（ａ）から図４（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図４において図１と同一の構成要素については同一の符号を付与している。

基板上にIII-Ｖ族窒化物半導体層１１を形成した後、ゲートリセス部５ａを形成するまでの工程については、第１の実施形態と同じてあるから説明を省略する。

本変形例においては、第１の実施形態と異なり図４（ａ）に示すように、ゲートリセス部５ａを形成した後、さらにゲートリセス部５ａの底面である障壁層４の一部を１ｎｍエッチングし、第２のゲートリセス部５ｃを形成する。

エッチング工程に続いて図４（ｂ）に示すように、ダメージ回復工程としてゲートリセス部５ａ及び第２のゲートリセス部５ｃが形成されたIII-Ｖ族窒化物半導体層１１の上にＳｉ膜６を１００ｎｍ堆積し、Ｎ₂雰囲気中において１０００℃で３０分間の熱処理を行う。

その後、図４（ｃ）に示すように、Ｓｉ膜６をウエットエッチングにより除去し、ソース電極７及びドレイン電極８をキャップ層５の上に形成し、ゲート電極９を第２のゲートリセス部５ｃに形成する。これによりゲート電極部が二段にリセスされたダブルリセス構造のＦＥＴを得ることができる。

本変形例によればIII-Ｖ族窒化物半導体層へのダメージがより顕著になるダブルリセス構造を形成する際に、III-Ｖ族窒化物半導体層に生じるエッチングダメージを十分に回復させることが可能であり、高周波特性及び高出力特性に優れたIII-Ｖ族窒化物系の半導体装置を得ることができる。

なお、本実施形態において第２のゲートリセス構造５ｄの深さを１ｎｍとしたが、ｉ型ＧａＮ層３と障壁層４との界面に２ＤＥＧが形成される範囲内の任意の深さにすることができる。

また、ゲート電極９は、ゲートリセス部５ａ及び第２のゲートリセス部５ｃにまたがって形成されていてもよい。

（第１の実施形態の第３変形例）
以下に、本発明に係る第１の実施形態の第３変形例について図５を参照しながら第１の実施形態との差異についてのみ説明する。

図５（ａ）から図５（ｄ）は本変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。

基板上にIII-Ｖ族窒化物半導体層１１を形成した後、ゲートリセス部５ａを形成する工程については、第１の実施形態と同じてあるから説明を省略する。

本変形例においては、図５（ａ）に示すように、ダメージ回復工程としてゲートリセス部５ａが形成されたIII-Ｖ族窒化物半導体層１１の上にＳｉ膜６を１００ｎｍ堆積した後、酸化二窒素（Ｎ₂Ｏ）雰囲気中において１０００℃で３０分間の熱処理を行う。これにより図５（ｂ）に示すように、Ｓｉ膜６から絶縁膜である酸窒化シリコン膜１６が形成される。

本変形例においては、図５（ｃ）に示すように、オーミック電極であるソース電極７及びドレイン電極８の形成予定部分のみ酸窒化シリコン膜１６をウエットエッチングにより剥離し、ゲートリセス部５ａ等に形成された酸窒化シリコン膜１６はそのまま残して電極の形成を行う。

これにより図５（ｄ）に示すようなゲート電極９が酸窒化シリコン膜１６の上に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）を得ることができる。

本変形例の半導体製造方法によればリセス構造を形成する際に、III-Ｖ族窒化物半導体層に生じるエッチングダメージを十分に回復させることができるだけでなく、ダメージ回復工程によってゲート絶縁膜を形成することができるため、新たな工程を増やすことなくＭＩＳＦＥＴを容易に作成することが可能である。

なお、本変形例においても熱処理は、第１の実施形態と同様の温度範囲で行うことが可能である。また、熱処理雰囲気のガスは、Ｎ₂Ｏ以外に酸素又は酸化窒素等の単体ガス、若しくはこれらを構成要素として含む混合ガスを用いてもよい。また、第１の実施形態と同様にＳｉ膜を２００℃以上且つ１２００℃未満の温度範囲において堆積させることにより保護膜の堆積と熱処理を同時に行うことも可能である。

本変形例においては、ダメージ回復工程において形成された酸窒化シリコン膜１６をそのままゲート絶縁膜として用いたが、酸窒化シリコン膜１６を任意の厚みに薄膜化してからゲート電極９を形成してもよい。

（第１の実施形態の第４変形例）
以下に、本発明に係る第１の実施形態の第４変形例について図６を参照しながら第１の実施形態の第２変形例との差異のみについて説明する。

図６（ａ）から図６（ｄ）は本変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図６において図４と同一の構成要素については同一の符号を付与している。

基板上にIII-Ｖ族窒化物半導体層１１を形成した後、第２のゲートリセス部５ｃを形成するまでの工程については、第１の実施形態の第２変形例と同じてあるから説明を省略する。

本変形例においては、第１の実施形態の第２変形例と異なり図６（ａ）に示すように、ダメージ回復工程としてゲートリセス部５ａ及び第２のゲートリセス部５ｃを形成したIII-Ｖ族窒化物半導体層１１の上にＳｉ膜６を１００ｎｍ堆積した後、Ｎ₂Ｏ雰囲気中において１０００℃で３０分間の熱処理を行う。Ｎ₂Ｏ雰囲気中において熱処理を行うことによってＳｉ膜６から絶縁膜である酸窒化シリコン膜１６が形成される（図６（ｂ））。

さらに、図６（ｃ）に示すように、ソース電極７及びドレイン電極８の形成予定部分のみウエットエッチングにより酸窒化シリコン膜１６を剥離し、他の部分に形成された酸窒化シリコン膜１６はそのまま残して、ソース電極７及びドレイン電極並びにゲート電極９の形成を通常の工程により行う。

本変形例においては図６（ｄ）に示すような、ダブルリセス構造のＭＩＳＦＥＴが得られる。

本変形例の半導体製造方法によればIII-Ｖ族窒化物半導体層へのダメージがより顕著になるダブルリセス構造を形成する際に、III-Ｖ族窒化物半導体層に生じるエッチングダメージを十分に回復させることができるだけでなく、ダメージ回復工程によってゲート絶縁膜を形成することができるため、新たな工程を増やすことなく容易にＭＩＳＦＥＴを作成することが可能である。

なお、本変形例においてゲート電極９をゲートリセス部と第２のゲートリセス部にまたがるように設けたが、第２のゲートリセス部にのみ設けてもよい。

また、第２のゲートリセス部５ｃの深さは、第１の実施形態の第２変形例と同様にｉ型ＧａＮ層３と障壁層４との界面に２ＤＥＧが形成される範囲内の任意の深さにすることができる。

（第１の実施形態の第５変形例）
以下に、本発明に係る第１の実施形態の第５変形例について図７を参照しながら第１の実施形態との差異のみについて説明する。

図７（ａ）から図７（ｅ）は本変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図７において図１と同一の構成要素については同一の符号を付与している。

図７（ａ）に示すように、ＭＯＣＶＤ法又はＭＢＥ法によりＳｉＣ、Ａｌ₂Ｏ₃、Ｓｉ又はＧａＡｓ等からなる基板１の上に、厚さが２００ｎｍのＡｌＮ又はＧａＮ等からなるバッファ層２、厚さが２μｍのｉ型ＧａＮ層からなる動作層３及び厚さが２５ｎｍのＡｌＧａＮからなる障壁層４を順次堆積し、III-Ｖ族窒化物半導体層１１を積層する。

続いて本変形例においては、図７（ｂ）に示すように、III-Ｖ族窒化物半導体層１１の上にさらに化学気相法（ＣＶＤ法）により厚さが１００ｎｍの窒化シリコン膜１５を堆積する。

次に、エッチング工程として図７（ｃ）に示すようにＣＨＦ₃のガス雰囲気中で窒化シリコン膜１５をドライエッチングし、オーミック電極形成予定部分及びゲート電極形成予定部分の窓明けを行う。

その後、図７（ｄ）に示すようにダメージ回復工程として、Ｓｉ膜６を１００ｎｍ堆積し、Ｎ₂雰囲気中において１０００℃で３０分間の熱処理を行う。

そして、Ｓｉ膜６をウエットエッチングにより剥離した後、障壁層４の上に、例えばチタン（Ｔｉ）５０ｎｍとアルミ（Ａｌ）２００ｎｍとが積層されたソース電極７及びドレイン電極８並びに例えばニッケル（Ｎｉ）５０ｎｍと金（Ａｕ）５００ｎｍとが積層されたゲート電極９を形成し、図７（ｅ）に示すようなＦＥＴを得る。

本変形例の半導体装置の製造方法によれば、絶縁膜をＣＨＦ₃等のガスによりドライエッチングする際にIII-Ｖ族窒化物半導体層に生じるダメージを回復させることができる。

なお、本変形例においては、絶縁膜に窒化シリコン膜を用いたが、シリコン酸化膜、酸窒化シリコン膜、酸化アルミニウム膜、又は窒化アルミニウム膜等を同様に用いることができる。また、エッチングガスは、絶縁膜の種類に応じて、ＣＦ₄、Ｃｌ₂、ＣＨＦ₃、ＢＣｌ₃又はＳｉＣｌ₄等を用いることができる。

本変形例においては、障壁層４の上面にゲート電極９を形成したが、障壁層４をさらにエッチングしてゲートリセス構造を形成してもよい。

（第２の実施形態）
以下に、本発明に係る第２の実施形態について図８を参照しながら説明する。

図８（ａ）から（ｄ）は本実施形態に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。

図８（ａ）に示すように、ＭＯＣＶＤ法又はＭＢＥ法によりＳｉＣ、Ａｌ₂Ｏ₃、Ｓｉ又はＧａＡｓ等の基板１の上に、厚さが２００ｎｍのＡｌＮ又はＧａＮ等からなるバッファ層２２、厚さが２μｍのｉ型ＧａＮからなる動作層２３、厚さが２５ｎｍのＡｌＧａＮからなる障壁層２４及び厚さが３０ｎｍのｎ⁺型ＧａＮからなるキャップ層２５を順次堆積し、III-Ｖ族窒化物半導体層３１を形成する。

次に図８（ｂ）に示すようにエッチング工程として、キャップ層２５、障壁層２４及び動作層２３の一部に対し選択的にエッチングを行い素子分離領域３１ａ及びメサ３１ｂを形成する。

エッチング工程に続いて図８（ｃ）に示すように、ダメージ回復工程として素子分離領域３１ａ及びメサ３１ｂが形成されたIII-Ｖ族窒化物半導体層３１の表面にＳｉ膜２６を１００ｎｍ堆積し、Ｎ₂雰囲気中において１０００℃で３０分間の熱処理を行う。

ウエットエッチングによりＳｉ膜２６を除去した後、通常の工程によりメサ３１ｂの上に半導体素子４１及び４２を形成する（図８（ｄ））。

なお、Ｓｉ膜２６を堆積させる前に、メサ３１ｂの上に半導体素子４１及び４２を形成する種々のエッチングを行い、素子分離領域３１ａの形成並びに半導体素子４１及び４２の形成を行う各エッチングによって生じるダメージを同時に回復させることも可能である。

このような構成においてもダメージ回復工程は有効であり、エッチングダメージによるデバイス間分離特性の劣化及び素子内リーク電流の発生を抑えることができるため、高周波特性及び高出力特性に優れたIII-Ｖ族窒化物系の半導体装置を容易に得ることが可能となる。

（第２の実施形態の一変形例）
以下に、本発明に係る第２の実施形態の変形例について図９を参照しながら第２の実施形態との差異のみについて説明する。

図９（ａ）及び図９（ｂ）は本発明の第２の実施形態の変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図９において図８と同一の構成要素については同一の符号を付与している。

基板上にIII-Ｖ族窒化物半導体層３１を形成した後、Ｓｉ膜２６を堆積するまでの工程については、第２の実施形態と同じてあるから説明を省略する。

本変形例においては、第２の実施形態と異なり図９（ａ）に示すように、Ｓｉ膜２６の堆積後の熱処理を、Ｎ₂Ｏ雰囲気中において１０００℃で３０分間行い、Ｓｉ膜２６から絶縁膜であるシリコン酸窒化膜３６を形成する。

その後、メサ３１ｂの上に形成されたシリコン酸窒化膜３６を除去し、通常の工程により半導体素子４１および４２を形成する。素子分離領域３１ａにはシリコン酸窒化膜３６が残されており素子分離領域３１ａの絶縁保護膜として機能する（図９（ｂ））。

本変形例の半導体製造方法によれば、エッチングダメージによるデバイス間分離特性の劣化及び素子内リーク電流の発生を押さえることができ、また、回復に用いたマスクを絶縁保護膜とすることによりさらなる分離特性の向上、及びリーク電流が低減された半導体装置を実現することができる。

（第３の実施形態）
以下に、本発明に係る第３の実施形態について図１０を参照しながら説明する。

図１０（ａ）から図１０（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。

図１０（ａ）に示すように、ＭＯＣＶＤ法又はＭＢＥ法によりＳｉＣ、Ａｌ₂Ｏ₃、Ｓｉ又はＧａＡｓ等の基板５１の上に、厚さ２００ｎｍのＡｌＮ又はＧａＮ等からなるバッファ層５２、厚さ１５ｎｍのｎ型キャリア密度の小さいＧａＮ層すなわちｉ型ＧａＮ層５３、厚さ５００ｎｍのｎ型キャリア密度の大きいＧａＮ層すなわちｎ⁺型ＧａＮからなるｎ型半導体層５４（Ｓｉ密度＝１×１０¹⁹ｃｍ^-3）、厚さ５００ｎｍのＡｌ_0.1Ｇａ_0.9Ｎ層５５、厚さ７０ｎｍのｐ型キャリア密度の大きいＧａＮ層すなわちｐ⁺型ＧａＮからなるｐ型半導体層５６（Ｍｇ密度＝４×１０¹⁹ｃｍ^-3）及び厚さ３０ｎｍのＡｌ_0.25Ｇａ_0.75Ｎ層５７を順次形成しIII-Ｖ族窒化物半導体層６１を形成する。なお、Ａｌ_0.25Ｇａ_0.75Ｎ層５７はｎ⁺型にドープされている（Ｓｉ密度＝２×１０¹⁷ｃｍ^-3）。

次に、図１０（ｂ）に示すように、Ａｌ_0.25Ｇａ_0.75Ｎ層５７を塩素系のガスを用いてドライエッチングし、ｐ型半導体層５６の一部を露出させる。続いて、ダメージ回復工程としてｐ型半導体層５６の露出部分を含むIII-Ｖ族窒化物半導体層６１の上にマグネシウム（Ｍｇ）膜６７を１００ｎｍ堆積し、Ｎ₂雰囲気中において５００℃で３０間の熱処理を行う。

その後、図１０（ｃ）に示すように、Ｍｇ膜６７をＨ₂ＳＯ₄等の溶液を用いて剥離し、さらにＡｌ_0.1Ｇａ_0.9Ｎ層５５、ｐ型半導体層５６を塩素系のガスを用いてドライエッチングすることによりｎ型半導体層５４の一部を露出させる、続いて、Ａｌ_0.25Ｇａ_0.75Ｎ層５７、ｐ型半導体層５６及びｎ型半導体層５４の表面に通常のＥＢ蒸着法及びリフトオフ工程等を用いた方法により電極５９を形成し、バイポーラー型トランジスタ（ＢＪＴ）を得る。

なお、熱処理はＳｉを保護膜とした場合と同様に、処理温度が高いほど効果が高くなるが、１００℃以上の温度において処理すれば実用上十分な効果が得られ、より好ましくは２００℃以上、さらに好ましくは５００℃以上の温度で処理すればよい。また、処理温度の上限はＭｇの融点（６５０℃）未満であればよい。また、熱処理雰囲気のガスは特に限定されず、窒素又はヘリウム等の不活性ガスのみならず酸素等を用いてもよい。

なお、Ｍｇ膜６７を１００℃以上６５０℃未満の温度で堆積させることにより保護膜の堆積と熱処理を同時に行うことも可能であり、Ｍｇ膜６７をｐ型半導体層５６の露出部分のみに堆積させ、熱処理を行ってもよい。

本実施形態の半導体装置の製造方法によれば、エッチングダメージによって生じるｐ型半導体層５６へのコンタクト抵抗の劣化を回復させることが可能であり、エッチングダメージの無い高周波特性及び高出力特性に優れたIII-Ｖ族窒化物半導体装置を得ることができる。

（第３の実施形態の第１変形例）
以下に、本発明に係る第３の実施形態の第１変形例について図１１を参照しながら第３の実施形態との差異のみについて説明する。

図１１（ａ）及び図１１（ｂ）は本変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図１１において図１０と同一の構成要素については同一の符号を付与している。

基板上にIII-Ｖ族窒化物半導体層６１を形成する工程については、第３の実施形態と同じてあるから説明を省略する。

本変形例においては、図１１（ａ）に示すようにＡｌ_0.25Ｇａ_0.75Ｎ層５７、ｐ型半導体層５６及びＡｌ_0.1Ｇａ_0.9Ｎ層５５を塩素系のガスを用いてドライエッチングすることによりｎ型半導体層５４の一部を露出させる。続いて、ダメージ回復工程としてｎ型半導体層５４の露出部分を含むIII-Ｖ族窒化物半導体層６１の上にＳｉ膜６６を１００ｎｍ堆積し、Ｎ₂雰囲気中において１０００℃で３０分間の熱処理を行う。

その後、図１１（ｂ）に示すように、Ｓｉ膜６６をウエットエッチングにより除去し、さらにＡｌ_0.25Ｇａ_0.75Ｎ層５７を塩素系ガスを用いてドライエッチングすることによりｐ型半導体層５６の一部を露出させる。続いて、通常の電子線蒸着法及びリフトオフ工程等を用いた方法によりＡｌ_0.25Ｇａ_0.75Ｎ層５７、ｐ型半導体層５６及びｎ型半導体層５４の表面に電極５９を形成する。

本変形例の半導体装置の製造方法によれば、エッチングダメージによって生じるｎ型半導体層５４へのコンタクト抵抗の劣化を回復させることが可能であり、エッチングダメージの無い高周波特性及び高出力特性に優れたIII-Ｖ族窒化物半導体装置を得ることができる。

なお、Ｓｉ膜６６を除去する前に第３の実施形態と同様にしてｐ型半導体層の一部を露出させ、Ｍｇを用いてダメージ回復を行えば、ｐ型半導体層へのダメージを同時に回復することができる。

（第３の実施形態の第２変形例）
以下に、本発明に係る第２の実施形態の第２変形例について図１２を参照しながら第３の実施形態との差異のみについて説明する。

図１２（ａ）から図１２（ｃ）は本変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図１２において図１０と同一の構成要素については同一の符号を付与している。

基板上にIII-Ｖ族窒化物半導体層６１を形成する工程については、第３の実施形態と同じてあるから説明を省略する。

図１２（ａ）に示すように、Ａｌ_0.25Ｇａ_0.75Ｎ層５７を塩素系のガスを用いてドライエッチングすることによりｐ型半導体層５６の一部を露出させ、さらにｐ型半導体層５６及びＡｌ_0.1Ｇａ_0.9Ｎ層５５をエッチングすることによりｎ型半導体層５４の一部を露出させる。

本変形例においては図１２（ｂ）に示すように、ｐ型半導体層５６の露出部分のみにＭｇ膜６７を１００ｎｍ堆積し、続いて、Ｍｇ膜６７が堆積されている部分を含めてIII-Ｖ族窒化物半導体層６１の上にＳｉ膜６６を１００ｎｍ堆積し、Ｎ₂雰囲気中において１０００℃で３０分間の熱処理を行う。

なお、熱処理は２００℃以上１２００℃未満の温度で行うことが好ましい。本変形例において、Ｍｇ膜６７はＳｉ膜６６で覆われているため、Ｍｇ膜６７の融点以上に温度を上げてもキャップ抜けは生じない。

その後、図１２（ｃ）に示すように、Ｓｉ膜６６及びＭｇ膜６７を剥離し、通常の電子線蒸着法とリフトオフ工程等を用いた方法によりＡｌ_0.25Ｇａ_0.75Ｎ層５７、ｐ型半導体層５６及びｎ型半導体層５４の表面に電極５９を形成する。

本変形例の半導体装置の製造方法によれば、エッチングダメージによって生じるｎ型半導体層５４及びｐ型半導体層５６へのコンタクト抵抗の劣化を同時に回復させることができ、プロセスの簡便化及びトータル特性の向上が可能となる。

また、Ｍｇ膜を１００℃以上６５０℃未満の温度範囲で堆積させ、Ｓｉ膜を２００℃以上１２００℃未満の温度範囲で堆積させることによりＭｇ膜及びＳｉ膜の熱処理工程を省略することが可能である。

また、Ｓｉ膜６６は、ｎ型半導体層５４、Ａｌ_0.25Ｇａ_0.75Ｎ層５７の上のみに堆積させてもよい。なお、エッチングの順序は任意に入れ替えても同様の効果が得られる。

（第４の実施形態）
以下に、本発明に係る第４の実施形態について図１３を参照しながら説明する。

図１３（ａ）から図１３（ｆ）は本実施形態に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。

図１３（ａ）に示すように、ＭＯＣＶＤ法又はＭＢＥ法によりＳｉＣ、Ａｌ₂Ｏ₃、Ｓｉ又はＧａＡｓ等の基板８１の上に、厚さ２００ｎｍのＡｌＮ又はＧａＮ等からなるバッファ層８２、厚さ２μｍのｉ型ＧａＮからなる動作層８３、厚さ２５ｎｍのＡｌＧａＮからなる障壁層８４及び厚３０ｎｍのｎ⁺型ＧａＮからなるキャップ層８５順次堆積し、III-Ｖ族窒化物半導体層９１を形成する。

次に、エッチング工程としてキャップ層８５及び障壁層層８４及び動作層８３の一部を塩素系のガスを用いてドライエッチングし、素子分離領域９１ａ及びメサ９１ｂを形成する。さらに、メサ９１ｂの表面層であるキャップ層８５の一部を塩素系のガスを用いてドライエッチングすることにより障壁層８４露出させ、ゲートリセス部８５ａを形成する。続いて、素子分離領域９１ａの底面をエッチングにより掘り込み、動作層８３から基板８１の途中までのビアホール９２ａを形成する（図１３（ｂ））。

エッチング工程に続いて、ダメージ回復工程としてメサ９１ｂ、ゲートリセス８５ａ及びビアホール９２ａが形成されたIII-Ｖ族窒化物半導体層９１の表面にＳｉ膜８６を１００ｎｍ堆積する。

さらに、Ｎ₂Ｏ雰囲気中において１０００℃で３０分間の熱処理を行い、Ｓｉ膜８６から絶縁膜である酸窒化シリコン膜９６を形成する（図１３（ｃ））。

図１３（ｄ）に示すように、ビアホール９２ａ内を除いて酸窒化シリコン膜９６をウエットエッチングにより剥離し、ゲートリセス部８５ａの一部にゲート電極８９を形成し、キャップ層８５の上にソース電極８７及びドレイン電極８８を形成する。この際にソース電極８７はビアホール９２ａを覆うように形成する。

その後、図１３（ｅ）に示すように基板８１を裏面から研磨し、ビアホール９２ａを裏面に貫通させる。続いて、図１３（ｆ）に示すように金めっきを用いて基板８１の裏面に電極９０を形成し、ビアホール９２ａに形成されたビアプラグ９２ｂを通してソース電極８７と電極９０とが電気的に接続されたＦＥＴを得る。

本実施形態の半導体装置の製造方法によれば、ダメージ回復工程によりエッチングダメージを回復させると共にビア部を絶縁膜で保護するため、エッチングダメージによって生じるビア部から素子へのリーク電流を低減させることができ、高周波特性及び高出力特性に優れたIII-Ｖ族窒化物系の半導体装置を得ることが可能である。

なお、本実施形態のエッチング工程においてエッチングの順番を入れかえてもよい。また、本実施形態に示した構造は、ＢＪＴにも適用することが可能である。さらに、ダメージ回復工程において形成された絶縁膜９６を、ゲート電極８９の脇等の部分に保護膜として残してもよい。

（第４の実施形態の一変形例）
以下に、本発明に係る第４の実施形態の一変形例について図１４を参照しながら説明する。

図１４（ａ）から図１４（ｃ）は本変形例に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。なお、図１４において図１３と同一の構成要素については同一の符号を付与している。

基板上にIII-Ｖ族窒化物半導体層９１を形成した後、絶縁膜である酸窒化シリコン膜９６を形成する工程までについては、第４の実施形態と同じてあるから説明を省略する。

図１４（ａ）に示すように、本変形例においてはオーミック電極形成予定部分の酸窒化シリコン膜９６のみをウエットエッチングにより剥離し、酸窒化シリコン膜９６に覆われたゲートリセス部８５ａの一部にゲート電極８９を形成し、キャップ層８５の上にソース電極８７及びドレイン電極８８を形成する。この際にソース電極８７はビアホール９２ａを覆うように形成する。

その後、図１４（ｂ）に示すように基板８１を裏面から研磨し、ビアホール９２ａを裏面に貫通さる。続いて、図１４（ｃ）に示すように金めっきを用いて基板８１の裏面に電極９０を形成し、ビアホール９２ａに形成されたビアプラグ９２ｂを通してソース電極８７と電極９０とが電気的に接続されたＭＩＳＦＥＴを得る。

本変形例の半導体装置の製造方法によれば、ダメージ回復工程を行うと共にビア部を絶縁膜により保護するため、エッチングダメージにより発生するビア部から素子へのリーク電流に起因する性能劣化を防止することができ、高周波特性及び高出力特性に優れたIII-Ｖ族窒化物半導体装置を得ることができる。また、同時にリセス構造部の回復、ＭＩＳＦＥＴ化を兼ねることによりプロセスの簡便化等を実現することができる。

なお、本実施形態に示した構造は、ＢＪＴにも適用することが可能である。

（第５の実施形態）
以下に、本発明に係る第５の実施形態について図１５を参照しながら説明する。

図１５（ａ）から図１５（ｅ）は本実施形態に係る半導体装置の製造方法について工程順に断面構成を模式的に示している。

図１５（ａ）に示すように、ＭＯＣＶＤ法又はＭＢＥ法によりＳｉＣ、Ａｌ₂Ｏ₃、Ｓｉ又はＧａＡｓ等からなる基板１６２の上に、厚さが２μｍのｎ型にドープされたＧａＮからなるバッファ層１６３と、厚さが１μｍのｎ型にドープされたＡｌ_0.15Ｇａ_0.85Ｎからなるｎ型クラッド層１６４と、厚さが３ｎｍのＩｎ₀．₁Ｇａ₀．₉Ｎからなる活性層１６５と、厚さが１．２μｍのｐ型のＡｌ_0.15Ｇａ_0.85Ｎからなるｐ型クラッド層１６６と、厚さが５０ｎｍのｐ型にドープされたＧａＮからなるｐ型コンタクト層１６７を順次堆積して、III-Ｖ族窒化物半導体層１７１を形成する。

ここで、活性層１６５は、窒化ガリウムからなる障壁層と窒化インジウムガリウムからなる井戸層とを２〜１０組程度含む多重量子井戸構造であることが好ましい。

次に、図１５（ｂ）に示すように、塩素系のガスを用いたドライエッチングによりｐ型クラッド層１６６を１００ｎｍ程度残して掘り込みを行ってリッジ部１６６ａを形成する。

続いて、図１５（ｃ）に示すように、ダメージ回復工程として、リッジ部１６６ａを含むIII-Ｖ族窒化物半導体層１７１の上にＭｇ膜１７７を１００ｎｍ堆積し、Ｎ₂雰囲気中において６００℃で３０分間の熱処理を行う。

熱処理後、図１５（ｄ）に示すように、Ｍｇ膜を硫酸等の溶液を用いたウエットエッチングにより剥離し、ｐ型コンタクト層１６７の上に例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）及び金（Ａｕ）の積層体からなるｐ側オーミック電極１６８を通常のフォトリソグラフィ工程及びＥＢ蒸着法等により形成する。なお、ダメージ回復工程においてｐ型コンタクト層１６７の上に形成されたＭｇ膜１６７をそのまま電極として用いることも可能である。

さらに図１５（ｅ）に示すように基板１６２をその厚みが１５０μｍになるまで研磨し、その後、基板１６２のバッファ層１６３と反対側の面上に例えばＴｉ及びＡｌの積層体からなるｎ側オーミック電極１６１を通常のフォトリソグラフィ工程及びＥＢ蒸着法等を用いて形成する。

本実施形態の半導体装置の製造方法によれば、エッチングダメージによるコンタクト抵抗の上昇及び結晶構造の崩れ等を回復させることができ、発光特性が大きく改善したIII-Ｖ族窒化物半導体レーザ装置を容易に製造することができる。

なお、本実施形態においては、ｐ型クラッドがリッジ部を有する半導体レーザ装置の製造方法について示したが、ｎ型とｐ型を入れ替えたｎ型クラッドがリッジ部を有する半導体レーザ装置を製造する場合には、ｎ型クラッドをエッチングした後、保護膜としてＳｉ膜を堆積し、熱処理を行うことにより同等のダメージ回復効果が得られる。

本発明に係る各実施形態及び各変形例において保護膜であるＳｉ膜及びＭｇ膜の膜厚を１００ｎｍとしたが、これに限らず、III-Ｖ族窒化物半導体層表面から熱処理の際に窒素が抜けるキャップ抜けを防止でき、熱処理後に容易に剥離できる厚みであればよく、保護膜の厚みは、１０ｎｍ以上且つ２００ｎｍ以下の範囲において同様の効果が得られる。

本発明に係る半導体装置及び半導体レーザ装置の製造方法は、III-Ｖ族窒化物系電子デバイスの超高速及び高出力特性を実現する場合に問題となるエッチング時のダメージを回復させることができ、これにより高周波特性及び高出力特性が改善されたIII-Ｖ族窒化物系電子デバイスを容易に製造することが可能となるため、III-Ｖ族窒化物半導体よりなる半導体装置及び半導体レーザ装置の製造方法等として有用である。

（ａ）から（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 熱処理温度とシート抵抗との関係を示すグラフである。 （ａ）から（ｄ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｃ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｄ）は本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｄ）は本発明の第１の実施形態の第４変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｅ）は本発明の第１の実施形態の第５変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｃ）は本発明の第３の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｆ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｃ）は本発明の第４の実施形態の一変形例に係る半導体装置の製造方法の各工程を示す模式的な断面図である。 （ａ）から（ｅ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す模式的な断面図である。

符号の説明

１ 基板
２ バッファ層
３ 動作層
４ 障壁層
５ キャップ層
５ａ ゲートリセス部
５ｂ オーミック掘り込み部
５ｃ 第２のゲートリセス部
６ シリコン膜
７ ソース電極
８ ドレイン電極
９ ゲート電極
１１ III-Ｖ族窒化物半導体層
１５ 窒化シリコン膜
１６ 酸窒化シリコン膜
２１ 基板
２２ バッファ層
２３ 動作層
２４ 障壁層
２５ キャップ層
２６ シリコン膜
２７ ソース電極
２８ ドレイン電極
２９ ゲート電極
３１ III-Ｖ族窒化物半導体層
３１ａ 素子分離領域
３１ｂ メサ
３６ 酸窒化シリコン膜
４１ 半導体素子
４２ 半導体素子
５１ 基板
５２ バッファ層
５３ ｉ型ＧａＮ層
５４ ｎ型半導体層
５５ Ａｌ_0.1Ｇａ_0.9Ｎ層
５６ ｐ型半導体層
５７ Ａｌ_0.25Ｇａ_0.75Ｎ層
５９ 電極
６１ III-Ｖ族窒化物半導体層
６６ シリコン膜
６７ マグネシウム膜
８１ 基板
８２ バッファ層
８３ 動作層
８４ 障壁層
８５ キャップ層
８５ａ ゲートリセス部
８６ シリコン膜
８７ ソース電極
８８ ドレイン電極
８９ ゲート電極
９０ 電極
９１ III-Ｖ族窒化物半導体層
９１ａ 素子分離領域
９１ｂ メサ
９２ａ ビアホール
９２ｂ ビアプラグ
９６ 酸窒化シリコン膜
１６１ ｎ側オーミック電極
１６２ 基板
１６３ バッファ層
１６４ ｎ型クラッド層
１６５ 活性層
１６６ ｐ型クラッド層
１６６ａ リッジ部
１６７ ｐ型コンタクト層
１６８ ｐ側オーミック電極
１７７ マグネシウム膜

Claims (26)

1. 基板の上にIII-Ｖ族窒化物半導体からなる半導体層を積層する半導体層積層工程と、
   前記半導体層をエッチングするエッチング工程と、
   前記エッチング工程の後に、前記半導体層の上に保護膜を堆積し、堆積された保護膜と共に前記半導体層を熱処理するダメージ回復工程とを備えていることを特徴とする半導体装置の製造方法。
2. 前記保護膜の堆積と前記熱処理を同時に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記保護膜は、シリコンからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記保護膜は、シリコンを含む酸化膜又はシリコンを含む窒化膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
5. 前記熱処理は、２００℃以上且つ１２００℃未満の温度で行うことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
6. 前記ダメージ回復工程の後に、前記保護膜をフッ酸と硝酸との混合溶液を用いて剥離する剥離工程をさらに有していることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
7. 前記保護膜は、マグネシウムからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
8. 前記熱処理は、１００℃以上且つ６５０℃未満の温度で行うことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記ダメージ回復工程の後に、前記保護膜を硫酸を用いて剥離する剥離工程をさらに備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
10. 前記半導体層積層工程の後に、前記半導体層の上に絶縁膜を堆積する絶縁膜堆積工程をさらに備え、
    前記エッチング工程は、前記半導体層及び前記絶縁膜をエッチングする工程であることを特徴とする請求項１から９のいずれか１項に記載の半導体装置の製造方法。
11. 前記絶縁膜は、酸窒化シリコン膜、シリコン酸化膜、シリコン窒化膜、酸化アルミニウム膜又は窒化アルミニウム膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記半導体層積層工程は、それぞれがIII-Ｖ族窒化物半導体からなる動作層、障壁層及びキャップ層を積層する工程を含み、
    前記エッチング工程は、前記キャップ層の一部を前記障壁層が露出するまでエッチングすることにより、ゲートリセス部を形成するゲートリセス形成工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
13. 前記ゲートリセス形成工程は、前記ゲートリセス部の底面における前記障壁層の一部をエッチングすることにより、第２のゲートリセス部を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記キャップ層におけるオーミック電極形成領域を前記障壁層が露出するまでエッチングすることにより、前記オーミック電極形成領域にリセス構造を形成する工程をさらに備えていることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
15. 前記エッチング工程は、前記半導体層の一部をエッチングすることにより、素子分離領域を形成する工程を含むことを特徴とする請求項３又は１２から１４のいずれか１項に記載の半導体装置の製造方法。
16. 前記エッチング工程は、前記III-Ｖ族窒化物半導体層及び前記基板をエッチングすることによりビアホールを形成する工程を含むことを特徴とする請求項３又は１２から１５のいずれか１項に記載の半導体装置の製造方法。
17. 前記ダメージ回復工程は、前記熱処理を酸素を含むガス雰囲気中において行うことにより、前記保護膜から絶縁膜を形成する絶縁膜形成工程を含むことを特徴とする、請求項３又は１２から１６のいずれか１項に記載の半導体装置の製造方法。
18. 前記酸素を含むガスは、酸素、酸化窒素若しくは酸化二窒素の単体ガス又はこれらのうち少なくとも１つを含む混合ガスであることを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記絶縁膜形成工程により形成される前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項１７又は１９に記載の半導体装置の製造方法。
20. 前記絶縁膜形成工程により形成される前記絶縁膜は、素子分離領域を保護する絶縁保護膜であること特徴とする請求項１７又は２０に記載の半導体装置の製造方法。
21. 前記絶縁膜形成工程により形成される前記絶縁膜は、ビアホールの壁面を保護する絶縁保護膜であることを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
22. 基板の上に、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層と、前記ｎ型半導体層の上に形成されたｐ型半導体層とを含む半導体層を積層する半導体層積層工程と、
    前記半導体層をエッチングすることにより前記ｐ型半導体層の一部を露出させるエッチング工程と、
    前記エッチング工程の後に、前記ｐ型半導体層を含む前記半導体層の上にマグネシウムからなる保護膜を堆積し、堆積された保護膜と共に前記半導体層を熱処理するダメージ回復工程とを備えていることを特徴とする半導体装置の製造方法。
23. 基板の上に、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層と、前記ｎ型半導体層の上に形成されたｐ型半導体層とを含む半導体層を積層する半導体層積層工程と、
    前記半導体層をエッチングすることにより前記ｎ型半導体層の一部を露出させるエッチング工程と、
    前記エッチング工程の後に、前記ｎ型半導体層を含む前記半導体層の上にシリコンからなる保護膜を堆積し、堆積された保護膜と共に前記半導体層を熱処理するダメージ回復工程とを備えていることを特徴とする半導体装置の製造方法。
24. 基板の上に、それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層と、前記ｎ型半導体層の上に形成されたｐ型半導体層とを含む半導体層を積層する半導体層積層工程と、
    前記半導体層をエッチングすることにより前記ｐ型半導体層の一部及び前記ｎ型半導体層の一部を露出させるエッチング工程と、
    前記半導体層のダメージを回復するダメージ回復工程とを備え、
    前記ダメージ回復工程は、前記ｐ型半導体層の上にマグネシウムからなる第１の保護膜を堆積する第１の保護膜堆積工程と、
    前記保護膜を含む前記半導体層の上にシリコンからなる第２の保護膜を堆積する第２の保護膜堆積工程と、
    前記第１の保護膜及び前記第２の保護膜と共に前記半導体層を熱処理する熱処理工程とを含むことを特徴とする半導体装置の製造方法。
25. それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層、活性層及びｐ型半導体層を含む半導体層を順次積層する半導体層積層工程と、
    前記ｐ型半導体層をエッチングすることにより、前記ｐ型半導体層に断面が凸状のリッジ部を形成するエッチング工程と、
    前記エッチング工程の後に、マグネシウムからなる保護膜を堆積し、堆積した保護膜と共に前記ｐ型半導体層に対して熱処理を行うダメージ回復工程とを備えていることを特徴とする半導体レーザ装置の製造方法。
26. それぞれがIII-Ｖ族窒化物半導体からなり、ｎ型半導体層、活性層及びｐ型半導体層を含む半導体層を順次積層する半導体層積層工程と、
    前記ｎ型半導体層をエッチングすることにより、前記ｎ型半導体層に断面が凸状のリッジ部を形成するエッチング工程と、
    前記エッチング工程の後に、シリコンからなる保護膜を堆積し、堆積した保護膜と共に前記ｎ型半導体層に対して熱処理を行うダメージ回復工程とを備えていることを特徴とする半導体レーザ装置の製造方法。
    
    

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