JP2012028581A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】電流コラプスを抑制することが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、ＦＥＴのチャネル層を含む窒化物半導体層１１の上面にＳｉ層２０を形成する工程と、Ｓｉ層２０を形成する工程において、又はＳｉ層２０を形成する工程の後に、熱処理を行う工程と、Ｓｉ層２０を形成する工程の後にＳｉ層の上面にＳｉＮ層２２を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、窒化物半導体層１１上の酸素をゲッタリングすることができ、電流コラプスを抑制することが可能となる。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に窒化物半導体層を有する半導体装置の製造方法に関する。
ＧａＮ（窒化ガリウム）等の窒化物半導体を用いた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）等のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果型トランジスタ）等の半導体装置は、高周波用出力増幅用素子として用いられることがある。特許文献１には、屈折率の異なるＳｉＮ（窒化シリコン）膜を形成して、半導体層表面の不純物を除去する発明が開示されている。
特開２００９−２００３０６号公報
従来の技術では、半導体層表面に存在する、酸素等の不純物に電子等のキャリアが捕獲され、電流コラプス等が発生することがある。電流コラプスが発生すると、半導体装置の出力が低下する。本発明は上記課題に鑑み、電流コラプスを抑制することが可能な半導体装置の製造方法を提供することを目的とする。
本発明は、ＦＥＴのチャネル層を含む窒化物半導体層の上面にシリコン層を形成する工程と、前記シリコン層を形成する工程において、又は前記シリコン層を形成する工程の後に、熱処理を行う工程と、前記シリコン層を形成する工程の後に、前記シリコン層の上面に絶縁層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、電流コラプスを抑制することが可能となる。
上記構成において、前記Ｓｉ層を形成する工程は、厚さ１ｎｍ以上、１０ｎｍ以下の前記Ｓｉ層を形成する工程である構成とすることができる。この構成によれば、電流コラプス抑制の効果を得ることができ、かつシリコン層が導電性を有することを抑制することができる。
上記構成において、前記絶縁層を形成する工程は、前記シリコン層を形成する工程の後であって前記熱処理を行う工程の前に行われる構成とすることができる。この構成によれば、シリコン層に酸素が付着することが抑制され、より効率的に電流コラプスを抑制することが可能となる。
上記構成において、前記絶縁層は、窒化シリコン層であり、前記シリコン層を形成する工程と、前記窒化シリコン層を形成する工程とは、同じ装置を用いて行う工程である構成とすることができる。この構成によれば、工程を簡略化することができる。また、酸素がシリコン層に取り込まれることも抑制される。
上記構成において、前記シリコン層を行う工程の後に、前記窒化物半導体層の上面にオーミック電極を形成する工程を有し、前記オーミック電極を形成する工程は、前記オーミック電極のアニールを行う工程を含み、前記熱処理を行う工程は、前記オーミック電極のアニールを行う工程である構成とすることができる。この構成によれば、工程を簡略化することができる。
上記構成において、前記熱処理を行う工程は、前記シリコン層を形成する際に加えられる熱によって熱処理を行う工程である構成とすることができる。この構成によれば、工程を簡略化することができる。また、酸素がシリコン層に取り込まれることも抑制される。
上記構成において、前記熱処理を行う工程は、酸素を含まない雰囲気中で熱処理を行う工程である構成とすることができる。この構成によれば、酸素がシリコン層に取り込まれることが抑制される。
本発明によれば、電流コラプスを抑制することが可能な半導体装置の製造方法を提供することができる。
図１（ａ）から図１（ｃ）は、実施例１に係る半導体装置が有するＦＥＴの製造方法を例示する断面図である。 図２（ａ）及び図２（ｂ）は、実施例１に係る半導体装置が有するＦＥＴの製造方法を例示する断面図である。 図３（ａ）及び図３（ｂ）は、実験の結果を示す図である。
図面を用いて、本発明の実施例について説明する。
上記のように、電流コラプスは、電子等が半導体層表面の不純物、特に酸素に捕獲されることにより発生する。実施例１では、半導体層の表面にＳｉ層（シリコン層）を形成し、酸素をＳｉによりゲッタリングする。実施例１に係る半導体装置の製造方法について説明する。図１（ａ）から図２（ｂ）は、実施例１に係る半導体装置が有するＦＥＴの製造方法を例示する断面図である。なお、各層の厚さは模式的に示したものである。
図１（ａ）に示すように、基板１０、バリア層１２、チャネル層１４、電子供給層１６、及びキャップ層１８からなる半導体基板を準備する。バリア層１２、チャネル層１４、電子供給層１６及びキャップ層１８を、窒化物半導体層１１とする。基板１０は例えばＳｉＣ（炭化シリコン）、Ｓｉ（シリコン）やサファイア等からなる。バリア層１２は、例えば厚さ３００ｎｍのＡｌＮ（窒化アルミニウム）からなる。チャネル層１４は例えば厚さ１０００ｎｍのｉ−ＧａＮ（窒化ガリウム）からなる。電子供給層１６は、例えば厚さ２０ｎｍのＡｌＧａＮ（窒化アルミニウムガリウム）からなる。キャップ層１８は、例えば厚さ５ｎｍのｎ−ＧａＮからなる。キャップ層１８上に、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により、例えば厚さ１〜１０ｎｍのＳｉ層２０（シリコン層）、及び例えば厚さ２０ｎｍのＳｉＮ層２２（絶縁層）を形成する。より詳細には、Ｓｉ層２０を形成する工程の後にＳｉＮ層２２を形成する工程を行う。ＳｉＮ層２２の屈折率は例えば２．０５〜２．４５である。屈折率はＳｉＮの原子組成比と相関がある。ＳｉＮも酸素をゲッタリングする性質を有するため、ＳｉＮ層２２はＳｉリッチであることが好ましい。このことは、後述するＳｉＮ層２４についても同じである。
ここで、プラズマＣＶＤ法の条件について説明する。まずＳｉ層２０の成長条件について説明する。
装置：平行平板型プラズマＣＶＤ装置
炉内温度：２５０〜３５０℃
気圧：０．８〜１．０Ｔｏｒｒ（１０６．６４〜１３３．３Ｐａ）
電力：２５〜７５Ｗ
材料及び流量：
ＳｉＨ４（モノシラン）：Ｎ２：Ｈｅ＝３〜６：２００〜６００：５００〜９００ｓｃｃｍ
（５．０７×１０−３〜１０．１４×１０−３：３３８×１０−３〜１０１４×１０−３：８４５×１０−３〜１５２０．９×１０−３Ｐａ・ｍ３／ｓｅｃ）
次にＳｉＮ層２２の成長条件について説明する。装置、炉内温度、気圧及びパワーは、既述したものと同じであるため省略する。
材料及び流量：
ＳｉＨ４：ＮＨ３（アンモニア）：Ｎ２：Ｈｅ＝３〜６：０〜２：２００〜６００：５００〜９００ｓｃｃｍ
（５．０７×１０−３〜１０．１４×１０−３：０〜３．３８×１０−３：３３８×１０−３〜１０１４×１０−３：８４５×１０−３〜１５２０．９×１０−３Ｐａ・ｍ３／ｓｅｃ）
図１（ｂ）に示すように、ＳｉＮ層２２上にレジスト２１を形成し、Ｓｉ層２０及びＳｉＮ層２２のパターニングを行う。パターニングにより露出したキャップ層１８上に、ソース電極２６及びドレイン電極２８を形成する。ソース電極２６及びドレイン電極２８は、例えば下から順にＴｉ／ＡｌやＴａ／Ａｌ等の金属を積層してなるオーミック電極である。ソース電極２６及びドレイン電極２８を形成する工程は、良好なオーミック接触を得るため、例えば４００〜８００℃の温度、Ｎ２雰囲気中で熱処理を行う工程（アニール工程）を含む。言い換えれば、オーミック電極を形成する工程は、オーミック電極をアニールする工程を含む。つまり、Ｓｉ層２０を形成する工程の後に、熱処理を行う。またＳｉＮ層２２を形成する工程は、Ｓｉ層２０を形成する工程の後で、熱処理を行う工程の前に行われる。
図１（ｃ）に示すように、例えばプラズマＣＶＤ法により、キャップ層１８、ＳｉＮ層２２、ソース電極２６及びドレイン電極２８上に、例えば厚さ４０ｎｍのＳｉＮ層２４を形成する。ＳｉＮ層２４の屈折率は例えば２．０５〜２．４５である。ＳｉＮ層２４の成長条件は、ＳｉＮ層２２の成長条件と同じであるため説明を省略する。
図２（ａ）に示すように、ＳｉＮ層２４上にレジスト２３を形成し、Ｓｉ層２０、ＳｉＮ層２２及び２４をパターニングする。パターニングにより露出したキャップ層１８上にゲート電極３０を形成する。ゲート電極３０は、例えば下から順にＮｉ／Ａｌ等の金属を積層してなる。
図２（ｂ）に示すように、ＳｉＮ層２４上にレジスト（図示せず）を形成し、ＳｉＮ層２４をパターニングする。パターニングにより露出したソース電極２６及びドレイン電極２８上に配線層３２を形成する。配線層３２は、例えばＡｕ等の金属からなる。以上で、実施例１に係る半導体装置が有するＦＥＴの製造方法は終了する。なお実施例１では、半導体装置としてＧａＮ等の窒化物半導体を用いたＨＥＭＴについて説明したが、半導体装置はこれに限定されるものではない。
実施例１によれば、窒化物半導体層１１上にＳｉ層２０を形成する工程の後、熱処理を行うことにより、窒化物半導体層１１上の酸素がゲッタリングされる。チャネル層１４の電子を捕獲する酸素がゲッタリングされるため、電流コラプスの発生が抑制される。
次に半導体装置の特性を測定した実験について説明する。実験では、Ｓｉ層２０を形成しなかった比較例と、Ｓｉ層２０を形成して熱処理を行った実施例１とで、特性を比較した。
まずサンプルについて説明する。実施例１に係る半導体装置の製造方法は、図１（ａ）から図２（ｂ）に例示したものである。比較例に係る半導体装置の製造方法は、Ｓｉ層２０を形成する工程を行わないものである。Ｓｉ層２０の厚さは５ｎｍである。ＳｉＮ層２２の厚さは２５ｎｍ、ＳｉＮ層２４の厚さは４５ｎｍである。ＳｉＮ層２２及び２４それぞれの屈折率は、２．２である。ゲート電極３０の幅（ゲート幅）は１ｍｍ、長さ（ゲート長）は０．９μｍとした。なお幅方向は図２（ｂ）の奥行き方向であり、長さ方向は図２（ｂ）の横方向である。
次に測定方法について説明する。ドレイン−ソース間電圧Ｖｄｓ＝０Ｖ，ゲート−ソース間電圧Ｖｇｓ＝０Ｖとした場合、及びＶｄｓ＝５０Ｖ，Ｖｇｓ＝−３Ｖのピンチオフ状態の場合、それぞれの場合にＶｄｓ及びＶｇｓのパルス信号を入力した際の、各サンプルのＤＣ特性を３端子法で測定した。信号の電圧は、−２Ｖ〜２Ｖまで０．４Ｖ刻みで変動させた。信号のパルス幅は４μｓｅｃ、デューティー比は１％とした。
図３（ａ）及び図３（ｂ）は、実験の結果を示す図である。図３（ａ）は比較例の測定結果、図３（ｂ）は実施例１の測定結果、をそれぞれ表す。横軸はドレイン−ソース間電圧、縦軸はドレイン−ソース間電流である。図中の破線はＶｄｓ＝０Ｖ，Ｖｇｓ＝０Ｖの場合の測定結果、実線はＶｄｓ＝５０Ｖ，Ｖｇｓ＝−３Ｖの場合の測定結果を表す。破線と実線との差異が大きいほど、電流コラプスが強く発生している。
図３（ｂ）に示すＳｉ層２０を形成した実施例１の方が、図３（ａ）に示す比較例よりも、破線と実線との差異が小さい。このことから、Ｓｉ層２０を形成した後、熱処理を行うことで、電流コラプスが抑制されていることが分かった。
Ｓｉ層２０が薄すぎると、酸素のゲッタリングが十分に行われない。その一方でＳｉ層２０が厚すぎると、Ｓｉ層２０が導電性を有する可能性が大きくなる。Ｓｉ層２０が導電性を有すると、半導体装置の特性が変動する恐れがある。ゲッタリングの効果を十分に得ることができ、かつＳｉ層２０が導電性を有することを抑制するためには、Ｓｉ層２０の厚さは１〜１０ｎｍが好ましく、さらに好ましくは１〜５ｎｍが好ましい。
図１（ａ）に示すように、実施例１では、Ｓｉ層２０を形成する工程と、ＳｉＮ層２２を形成する工程とは、同じプラズマＣＶＤ装置を用い、また半導体基板をプラズマＣＶＤ装置に投入してから取り出さずに、一連の工程として行う。このため、工程を簡略化することにより、半導体装置の低コスト化が可能となる。またＳｉ層２０が外気に暴露され、酸素がＳｉ層２０に取り込まれることも抑制される。なお、Ｓｉ層２０を形成する工程とＳｉＮ層２２を形成する工程とは、一連の工程でなく、別々の工程としてもよい。
熱処理を行う工程は、例えば筒型の炉を用いて、３００℃以上の温度で、３０分程度の時間、半導体基板の熱処理を行う工程である。温度が低いとゲッタリングが十分に行われない可能性がある。その一方で、温度が高すぎると、窒化物半導体層１１の結晶が破壊される可能性がある。このため温度は４００〜８００℃が好ましく、さらに好ましくは４５０〜７００℃が好ましい。
実施例１では、熱処理を行う工程は、オーミック電極（ソース電極２６及びドレイン電極２８）を形成する工程に含まれるオーミック電極をアニールする工程である。このため、熱処理を行う工程を簡略化することができる。なお、熱処理を行う工程は、オーミック電極を形成する工程に含まれず、さらに別の工程において熱処理を行ってもよい。
また、熱処理を行う工程は、Ｓｉ層２０を形成する際に加えられる熱によって熱処理を行う工程でもよい。例えばＳｉ層２０を形成する工程を熱ＣＶＤ法により行う場合、Ｓｉ層２０を形成する工程は熱処理を行う工程を含む。具体的には材料としてＳｉＨ４及びＮ２を用い、７００〜８００℃の温度下で、Ｓｉ層２０を成長させる。このとき、Ｓｉ層２０は、形成と同時に熱処理され、ゲッタリングが行われる。これにより、工程が簡略化され、かつ酸素がＳｉ層２０に取り込まれることも抑制される。なお、Ｓｉ層２０を形成する工程やオーミック電極を形成する工程が熱処理を行う工程（アニール工程）を含み、かつさらに別の工程において熱処理を行ってもよい。
実施例１ではＳｉ層２０の上にＳｉＮ層２２及び２４を形成している。このため、Ｓｉ層２０上に酸素の付着が抑制される。この結果、より効率的に電流コラプスを抑制することが可能となる。またＳｉＮ層以外に、例えばＡｌＮ層等、他の絶縁層を用いてもよい。ただし、絶縁層は、電流コラプスの原因となる酸素を含まないことが好ましい。
さらに、ＳｉＮ層２２及び２４等の絶縁層が形成されなくとも、Ｓｉ層２０への不純物の混入が抑制されればよい。例えば、Ｓｉ層２０を形成した後、Ｎ２雰囲気中のように、Ｓｉの酸化が抑制される環境下で熱処理を行えばよい。
窒化物半導体層１１は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ以外の窒化物半導体から形成してもよい。窒化物半導体とは、窒素を含む半導体であり、例えばＩｎＮ（窒化インジウム）、ＩｎＧａＮ（窒化インジウムガリウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、及びＡｌＩｎＧａＮ（窒化アルミニウムインジウムガリウム）等がある。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
基板 １０
窒化物半導体層 １１
バリア層 １２
チャネル層 １４
電子供給層 １６
キャップ層 １８
Ｓｉ層 ２０
ＳｉＮ層 ２２，２４
ソース電極 ２６
ドレイン電極 ２８
ゲート電極 ３０
配線層 ３２

Claims (7)

  1. ＦＥＴのチャネル層を含む窒化物半導体層の上面にシリコン層を形成する工程と、
    前記シリコン層を形成する工程において、又は前記シリコン層を形成する工程の後に、熱処理を行う工程と、
    前記シリコン層を形成する工程の後に、前記シリコン層の上面に絶縁層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記Ｓｉ層を形成する工程は、厚さ１ｎｍ以上、１０ｎｍ以下の前記Ｓｉ層を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記絶縁層を形成する工程は、前記シリコン層を形成する工程の後であって前記熱処理を行う工程の前に行われることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記絶縁層は、窒化シリコン層であり、
    前記シリコン層を形成する工程と、前記窒化シリコン層を形成する工程とは、同じ装置を用いて行う工程であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  5. 前記シリコン層を行う工程の後に、前記窒化物半導体層の上面にオーミック電極を形成する工程を有し、
    前記オーミック電極を形成する工程は、前記オーミック電極のアニールを行う工程を含み、
    前記熱処理を行う工程は、前記オーミック電極のアニールを行う工程であることを特徴とする請求項１から４いずれか一項記載の半導体装置の製造方法。
  6. 前記熱処理を行う工程は、前記シリコン層を形成する際に加えられる熱によって熱処理を行う工程であることを特徴とする請求項１から４いずれか一項記載の半導体装置の製造方法。
  7. 前記熱処理を行う工程は、酸素を含まない雰囲気中で熱処理を行う工程であることを特徴とする請求項１から６いずれか一項記載の半導体装置の製造方法。
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