CN105552125A

CN105552125A - 半导体结构及其制造方法

Info

Publication number: CN105552125A
Application number: CN201410608814.3A
Authority: CN
Inventors: 郭威宏; 林素芳; 周以伦; 傅毅耕
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2014-10-31
Filing date: 2014-10-31
Publication date: 2016-05-04

Abstract

本发明公开一种半导体结构及其制造方法。所述半导体结构包括硅基板、栅极电极、漏极、以及源极。硅基板具有至少一凹部，所述凹部包括(111)晶面。栅极电极位于所述凹部旁的所述硅基板上。漏极位于所述栅极电极旁的所述凹部内，其中所述漏极是选择性成长于所述凹部内的宽能隙材料。源极则是相对所述漏极而位于所述栅极电极旁的所述硅基板内。因为漏极是宽能隙材料，所以能解决硅金属氧化物半导体场效应晶体管(MOSFET)器件的漏极端引入的势垒降低(DIBL)效应。

Description

半导体结构及其制造方法

技术领域

本发明涉及一种半导体技术工艺，且特别是涉及一种半导体结构及其制造方法。

背景技术

硅工艺的金属氧化物半导体场效应晶体管(MOSFET)在半导体业中占有举足轻重的地位。现今在超大型集成电路中应用，为了提高制作工艺密度，需将器件缩小，因而造成器件短通道效应(ShortChannelEffect)的发生。

在深次微米器件中，短通道效应为一重要的课题，像器件临界电压值(ThresholdVoltage，Vth)会因通道缩短而下降(Roll-off)、漏极端引入的势垒降低(DrainInduceBarrierLowing，DIBL)效应，以及器件较易发生穿通效应(Punch-Through)都是常见的短通道效应。其中，DIBL的影响是当栅极电压小于Vth时，p型硅基板在n+源极与漏极之间会形成一位势垒，并限制电子由源极流向漏极。

为了改善短通道效应，环型注入(PocketImplant)结构是一种普遍采用的方式。不过，当通道长度过短时，漏极电压增加将减少位势垒高度，这是两者太过接近时，在表面区域由漏极至源极的电场穿透所导致。此势垒降低效应使得由漏极至源极的电子注入大量增加，造成次临界电流增加。因此，目前亟需解决上述SiMOSFET器件DIBL效应。

发明内容

本发明的目的在于提供一种半导体结构，可解决硅金属氧化物半导体场效应晶体管(MOSFET)器件的DIBL效应。

本发明的又一目的在于提供一种半导体结构，可同时解决DIBL效应的问题并在同一芯片整合不同器件。

本发明的另一目的在于提供一种半导体结构的制造方法，可在同一芯片整合不同器件并防止DIBL效应。

为达上述目的，本发明提供一种半导体结构包括硅基板、栅极电极、漏极、以及源极。硅基板具有至少一凹部，所述凹部包括(111)晶面。栅极电极位于所述凹部旁的所述硅基板上。漏极位于所述栅极电极旁的所述凹部内，其中所述漏极是选择性成长于所述凹部内的宽能隙材料。源极则是相对所述漏极而位于所述栅极电极旁的所述硅基板内。

在本发明的一实施例中，上述凹部还包括位于相对漏极的所述栅极电极旁的所述硅基板内，且所述源极是选择性成长于所述凹部内的宽能隙材料。

本发明又提供一种半导体结构，包括基板、位于所述基板上的外延结构、位于所述外延结构上的氧化硅层、硅层、栅极电极、漏极以及源极。所述硅层位于氧化硅层上并与所述氧化硅层构成硅堆叠层，且所述硅堆叠层具有至少一开口露出外延结构。栅极电极位于所述开口旁的所述硅层上，且漏极位于所述栅极电极旁的所述开口内，其中所述漏极是自所述开口内的所述外延结构选择性成长的宽能隙材料。源极则是相对漏极而位于所述栅极电极旁的所述硅层内。

在本发明的又一实施例中，上述开口还包括位于相对漏极的所述栅极电极旁的所述硅层内，且所述源极是选择性成长于所述开口内的宽能隙材料。

在本发明的各个实施例中，上述宽能隙材料包括氮化镓、碳化硅或能隙大于1.7eV的材料。

在本发明的各个实施例中，上述宽能隙材料的厚度为0.1μm-2μm。

本发明另提供一种半导体结构的制造方法，包括在基板上形成外延结构，在所述外延结构上形成氧化硅层，然后接合绝缘体上硅层基板与所述外延结构上的所述氧化硅层，其中所述绝缘体上硅层基板是由第一硅层、绝缘中间层与第二硅层所构成，所述氧化硅层是与所述第一硅层接触。完全去除绝缘体上硅层基板的所述绝缘中间层与所述第二硅层，再于所述第一硅层中形成源极掺杂区与漏极掺杂区。去除部分所述第一硅层与所述氧化硅层，以形成穿过所述漏极掺杂区的第一开口，并露出所述外延结构。自所述第一开口内的所述外延结构选择性成长宽能隙材料作为漏极，再于所述源极掺杂区与所述漏极掺杂区之间形成栅极电极。

在本发明的另一实施例中，上述制造方法还包括去除部分第一硅层与氧化硅层的同时，形成穿过源极掺杂区的第二开口，并露出所述外延结构。然后，自所述第二开口内的所述外延结构选择性成长宽能隙材料作为源极。

在本发明的另一实施例中，上述制造方法还包括去除部分第一硅层与氧化硅层的同时，形成露出外延结构的氮化物器件区域。

在形成所述栅极电极后，在所述氮化物器件区域形成氮化物器件。。

在本发明的另一实施例中，选择性成长上述宽能隙材料的方法包括有机金属化学气相沉积法。

基于上述，本发明由于利用选择性成长宽能隙材料于漏极区域，所以能解决SiMOSFET的DIBL效应。另外，本发明能在解决SiMOSFET的DIBL效应的同时，将Si与GaN器件整合在同一芯片(Chip)上。这种器件结构可以充分利用到宽能隙材料的优点，如高耐压、低导通电阻及适合高温操作，并且可以形成有潜力的功率器件。

为让本发明的上述特征能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1为本发明的一实施例的一种半导体结构的剖面示意图；

图2A至图2D为图1的半导体结构中的漏极的制作流程示意图；

图3为本发明的又一实施例的一种半导体结构的剖面示意图；

图4A至图4F为本发明的另一实施例的一种半导体结构的制作流程剖面示意图。

符号说明

100、200：硅基板

102、206、：凹部

104：(111)晶面

106、312、428、430：栅极电极

108、314、424：漏极

110、316：源极

112、322、432、436：源极电极

114、324、434、438：漏极电极

202、422：硬掩模

204、420：区域

208：氧化层

210：宽能隙材料

300、400：基板

302、402：外延结构

304、404：氧化硅层

306：硅层

308：硅堆叠层

310、418：开口

318、426：栅绝缘层

320、416：漏极掺杂区

406：绝缘体上硅层基板

408：第一硅层

410：绝缘中间层

412：第二硅层

414：源极掺杂区

具体实施方式

图1是依照本发明的一实施例的一种半导体结构的剖面示意图。

请参照图1，本实施例的半导体结构包括硅基板100，且硅基板100具有至少一凹部102，所述凹部包括(111)晶面104。凹部102旁的硅基板100上有栅极电极106。漏极108位于所述栅极电极106旁的所述凹部102内，源极110则是相对漏极108位于栅极电极106旁的硅基板100内，其中源极110例如掺杂区。所述漏极108是选择性成长于凹部102内的宽能隙材料，譬如氮化镓(GaN)、碳化硅(SiC)或其他能隙大于1.7eV的材料。因为漏极108部分是选择性成长的宽能隙材料，所以能解决硅金属氧化物半导体场效应晶体管(MOSFET)器件的漏极端引入的势垒降低(DIBL)效应。上述宽能隙材料的厚度例如0.1μm-2μm。

上述漏极108的详细制造工艺可参照图2A至图2D所示，但本发明并不限于此。

在图2A中显示有硅(100)基板200，并且在硅(100)基板200上形成有硬掩模202。这层硬掩模202例如氧化硅层，且形成方式例如化学气相沉积法(CVD)，厚度则约数十至数百纳米。然后，可通过光刻法将预定形成漏极的区域204暴露出来，这个区域204的间距约数微米。

接着，在图2B中，利用如KOH溶液的湿式蚀刻剂蚀刻出硅(100)基板200，直到形成开口206，且开口206具有<111>和<-1-11>的晶面，然后将硬掩模202去除。上述开口206的深度约为0.1μm-2μm。

然后，在图2C中，通过如电子束(e-beam)蒸镀的方式选择性蒸镀氧化层208，其厚度例如100纳米左右，只有硅(100)基板200的<111>与<100>的晶面露出。

之后，如图2D所示，可通过如有机金属化学气相沉积(MOCVD)设备执行外延侧向成长(Epitaxiallateralovergrowth)，在硅(100)基板200上选择性成长宽能隙材料210。而且，当硅(100)基板200为p型基板，宽能隙材料210可为n型宽能隙材料，掺质浓度例如10¹⁹/cm³或其掺杂浓度介于10¹⁷/cm³-10²²/cm³。另一方面，当硅(100)基板200为n型基板，宽能隙材料210可为p型宽能隙材料，其掺杂浓度介于10¹⁷/cm³-10²⁰/cm³。

后续的制造工艺可以包括将硅(100)基板200的漏极以外的宽能隙材料210去除，再制作半导体结构的其余构件，如图1中的源极电极112、漏极电极114等。在其他实施例中，形成凹部102时还可在相对漏极108的栅极电极106旁的所述硅基板内也形成另一凹部，并且与漏极108同时选择性成长宽能隙材料作为源极110，应可进一步防止DIBL效应。

图3是依照本发明的又一实施例的一种半导体结构的剖面示意图。

请参照图3，本实施例的半导体结构包括基板300、位于基板300上的外延结构302、位于外延结构302上的氧化硅层304、氧化硅层304上的硅层306(其与氧化硅层304构成硅堆叠层308)、栅极电极312、漏极314以及源极316。上述硅堆叠层308具有至少一开口310露出外延结构302，漏极314就是自开口310内的外延结构302选择性成长的宽能隙材料，譬如氮化镓或碳化硅或其他能隙大于1.7eV的材料，且宽能隙材料的厚度为0.1μm-2μm。上述栅极电极312位于开口310旁的硅层306上，且源极316是相对漏极314而位于栅极电极312旁的硅层306内。

在本实施例中，上述源极316例如掺杂区；或者，在形成开口310时在预定形成源极316的硅堆叠层308内形成另一开口，并且与漏极314同时选择性成长宽能隙材料作为源极316。此外，栅极电极312和硅层306之间可设置栅绝缘层318，并且在漏极314与源极316上形成相接触的漏极电极324和源极电极322。

图4A至图4F是依照本发明的另一实施例的一种半导体结构的制作流程剖面示意图。

请参照图4A，本实施例的方法是先在基板400上形成外延结构402，其中基板400例如硅(111)基板或蓝宝石(Sapphire)基板，且所述外延结构402可为单层或多层结构，譬如从基板400依序成长的AlN成核(nucleation)层、GaN是缓冲(buffer)层、未掺杂氮化镓(u-GaN)层、u-AlGaN层以及u-GaN盖(cap)层，这种外延结构402为具有二维电子气(2DEG)的氮化镓异质外延结构。随后，在外延结构402上形成氧化硅层404，其沉积方式例如CVD，且厚度约为0.5μm-2μm。

然后，请参照图4B，接合绝缘体上硅层基板406与外延结构403上的氧化硅层404，其中绝缘体上硅层基板406是由第一硅层408、绝缘中间层410与第二硅层412所构成，且氧化硅层404是与第一硅层408接触。第一硅层408例如是Si(100)层。上述接合方式例如，先将氧化硅层404与第一硅层408互相接触，在炉管真空环境中以熔融胶合(fusionbond)方式做晶片接合，条件为850℃-950℃，1-2小时。

请参照图4C，完全去除绝缘体上硅层基板的绝缘中间层(410)与第二硅层(412)，只留下第一硅层408。然后，在第一硅层408中形成源极掺杂区414与漏极掺杂区416。举例来说，可利用BF2离子注入，剂量(dose)为1×10¹⁵cm^-2-5×10¹⁵cm^-2、能量(energy)10keV-20keV；接着通过快速热过程(rapidthermalprocess,RTP)进行活化制作工艺。

然后，请参照图4D，去除部分第一硅层408与氧化硅层404，以形成穿过漏极掺杂区416的开口418，并露出所述外延结构402，此时可露出预定制作氮化物器件的区域420内的外延结构402。而且为了去除第一硅层408与氧化硅层404，可先在第一硅层408上形成硬掩模422，这层硬掩模202例如通过CVD形成的氧化硅层。然后，可通过光刻法定义硬掩模202，将预定去除的部位(开口418和区域420)露出。接着利用如CHF₃气体的干式蚀刻剂进行蚀刻，直到外延结构402的表面露出。

请参照图4E，自开口418内的外延结构402选择性成长宽能隙材料作为漏极424，其方法例如以有机金属化学气相沉积法选择性成长p型氮化镓材料之类的宽能隙材料。在其他实施例中，源极区域也可以采用选择性成长的宽能隙材料，其步骤可以在图4D去除部分第一硅层408与氧化硅层404时，就先形成穿过源极掺杂区414的开口，然后在图4E的过程中，选择性成长宽能隙材料作为源极。在完成宽能隙材料的形成后，将硬掩模202去除，再通过干式氧化法(dryoxidation)形成栅绝缘层426。然后，在源极掺杂区414与漏极掺杂区416之间形成栅极电极428，同时可选择在区域420内也形成栅极电极430。

另外，在图4E的过程中，也可在形成栅绝缘层426后，同时制作出源极、漏极与栅极的(金属)电极，请参照图4F。可先将源极掺杂区414与漏极424上方的部分栅绝缘层426用如CHF₃气体的干式蚀刻剂去除，再通过蒸镀或溅镀的方式形成源极电极432和436、漏极电极434和438与栅极电极428和430，其中前述(金属)电极譬如Ti/Al、Ni/Au或无Au之类的金属材料,或者与源极电极432和436、漏极电极434和438形成欧姆接触电极与栅极电极428和430形成肖特基(Schottky)接触电极的金属电极材料。

综上所述，本发明利用选择性成长(SelectivelyAreaGrowth)方式，成长宽能隙材料于漏极区域，而达到降低DIBL效应的功效。同时，在制造过程中还可整合硅器件与氮化镓系的器件在同一个芯片上，能增加半导体结构的应用面。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims

1.一种半导体结构，其特征在于，所述半导体结构包括：

硅基板，具有至少一凹部，所述凹部包括(111)晶面；

栅极电极，位于所述凹部旁的所述硅基板上；

漏极，位于所述栅极电极旁的所述凹部内，其中所述漏极是选择性成长于所述凹部内的宽能隙材料；以及

源极，相对所述漏极而位于所述栅极电极旁的所述硅基板内。

2.如权利要求1所述的半导体结构，其特征在于，所述凹部还包括位于相对所述漏极的所述栅极电极旁的所述硅基板内，且所述源极是选择性成长于所述凹部内的宽能隙材料。

3.一种半导体结构，其特征在于，所述半导体结构包括：

基板；

外延结构，位于所述基板上；

氧化硅层，位于所述外延结构上；

硅层，位于所述氧化硅层上并与所述氧化硅层构成硅堆叠层，且所述硅堆叠层具有至少一开口露出所述外延结构；

栅极电极，位于所述开口旁的所述硅层上；

漏极，位于所述栅极电极旁的所述开口内，其中所述漏极是自所述开口内的所述外延结构选择性成长的宽能隙材料；以及

源极，相对所述漏极而位于所述栅极电极旁的所述硅层内。

4.如权利要求3所述的半导体结构，其特征在于，所述开口还包括位于相对所述漏极的所述栅极电极旁的所述硅层内，且所述源极是选择性成长于所述开口内的宽能隙材料。

5.如权利要求1-4中任一所述的半导体结构，其特征在于，所述宽能隙材料包括氮化镓、碳化硅或能隙大于1.7eV的材料。

6.如权利要求1-4中任一所述的半导体结构，其特征在于，所述宽能隙材料的厚度为0.1μm-2μm。

7.一种半导体结构的制造方法，其特征在于，所述方法包括：

在基板上形成外延结构；

在所述外延结构上形成氧化硅层；

接合绝缘体上硅层基板与所述外延结构上的所述氧化硅层，其中所述绝缘体上硅层基板是由第一硅层、绝缘中间层与第二硅层所构成，所述氧化硅层是与所述第一硅层接触；

完全去除所述绝缘体上硅层基板的所述绝缘中间层与所述第二硅层；

在所述第一硅层中形成源极掺杂区与漏极掺杂区；

去除部分所述第一硅层与所述氧化硅层，以形成穿过所述漏极掺杂区的第一开口，并露出所述外延结构；

自所述第一开口内的所述外延结构选择性成长宽能隙材料作为漏极；以及

在所述源极掺杂区与所述漏极掺杂区之间形成栅极电极。

8.如权利要求7所述的半导体结构的制造方法，还包括：

去除部分所述第一硅层与所述氧化硅层时，形成穿过所述源极掺杂区的第二开口，并露出所述外延结构；以及

自所述第二开口内的所述外延结构选择性成长宽能隙材料作为源极。

9.如权利要求7所述的半导体结构的制造方法，还包括：

去除部分所述第一硅层与所述氧化硅层时，形成露出所述外延结构的氮化物器件区域；以及

在形成所述栅极电极后，在所述氮化物器件区域形成氮化物器件。

10.如权利要求7-9中任一所述的半导体结构的制造方法，其特征在于，选择性成长所述宽能隙材料的方法包括有机金属化学气相沉积法。