CN103915337A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，该方法包括以下步骤：在半导体衬底上形成电子渡越层；在所述电子渡越层上形成电子供应层；在所述电子供应层上形成盖层；在所述盖层上形成保护层，所述保护层包括开口部，通过所述开口部暴露一部分所述盖层；以及利用湿法工艺在所述盖层的暴露面上形成氧化膜。本发明提供的半导体器件及其制造方法能够抑制半导体器件的Id-Vg特性中的迟滞。

Description

半导体器件及其制造方法
技术领域
实施例涉及一种半导体器件及其制造方法。
背景技术
在化合物半导体元件中，高压和高能器件针对其诸如高饱和电子速度或宽带隙等特性的应用而正活跃地发展。关于化合物半导体元件，多个关于场效应晶体管尤其是高电子迁移率晶体管（HEMT）的报告已经出版。关于HEMT，以AlGaN（铝镓氮）为电子供应层的AlGaN/GaN（氮化镓）HEMT广为人知。在AlGaN/GaN HEMT中，因AlGaN与GaN之间的晶格常数不同导致的畸变（distortion）发生在AlGaN中。由于由畸变引起的压电极化而获得高浓度的二维电子气，使得能够利用AlGaN/GaN HEMT实现高能器件
[专利文献1]日本专利特许公开No.2007-88275
[专利文献2]日本专利特许公开No.2008-205175
[专利文献3]日本专利特许公开No.2008-226907
[专利文献4]日本专利特许公开No.2009-231395
发明内容
[技术问题]
针对诸如化合物半导体元件等半导体器件的Id-Vg特性存在这样的问题，在栅电压升高工艺中与栅电压降低工艺中产生的不同漏电流值中发生的迟滞的问题。本实施例的目标是提供一种技术，抑制半导体器件的Id-Vg特性中的迟滞。
[技术手段]
根据实施例的方案，一种制造半导体器件的方法，包括以下步骤：在半导体衬底上形成电子渡越层；在所述电子渡越层上形成电子供应层；在所述电子供应层上形成盖层；在所述盖层上形成保护层，所述保护层包括开口部，通过所述开口部暴露一部分所述盖层；以及利用湿法工艺在所述盖层的暴露面上形成氧化膜。
根据实施例的方案，一种制造半导体器件的方法，包括以下步骤：在半导体衬底上形成电子电子渡越层；在所述电子渡越层上形成电子供应层；在所述电子供应层上形成盖层；形成穿透所述盖层到达所述电子供应层的内部的沟槽；在所述盖层上形成保护层，所述保护层包括开口部，所述开口部暴露所述沟槽通过；以及利用湿法工艺在所述沟槽中的电子供应层的暴露面和盖层的暴露面上形成氧化膜。
[技术效果]
根据实施例，能够抑制半导体器件的Id-Vg特性中的迟滞。
附图说明
图1是根据第一实施例的半导体器件1的剖视图；
图2是示出在半导体衬底2上形成缓冲层3、电子渡越层4、电子供应层5和盖层6的工艺的示意图；
图3是示出在电子渡越层4、电子供应层5和盖层6中形成元件隔离区7的工艺的示意图；
图4是示出在盖层6上形成保护层8的工艺的示意图；
图5是示出在保护层8上形成抗蚀剂图案31的工艺的示意图；
图6是示出在保护层8中形成开口部32的工艺的示意图；
图7是示出在保护层8上去除抗蚀剂图案31的工艺的示意图；
图8是示出在盖层6的暴露面上形成氧化膜9的工艺的示意图；
图9是示出在保护层8上和在开口部32中形成栅绝缘膜10的工艺的示意图；
图10是示出在栅绝缘膜10上形成金属膜41和在金属膜41上形成抗蚀剂图案42的工艺的示意图；
图11是示出在栅绝缘膜10上形成栅极11的工艺的示意图；
图12是示出在保护层8和钝化层12中形成接触孔43、44的工艺的示意图；
图13是根据第二实施例的半导体器件1的剖视图；
图14是示出在半导体衬底2上形成缓冲层3、电子渡越层4、电子供应层5和盖层6的工艺的示意图；
图15是示出在盖层6上形成抗蚀剂图案52的工艺的示意图；
图16是示出在电子供应层5和盖层6中形成凹部51的工艺的示意图；
图17是示出在电子渡越层4、电子供应层5和盖层6上形成元件隔离区7的工艺的示意图；
图18是示出在盖层6上和在凹部51中的电子供应层5上形成保护层8的工艺的示意图；
图19是示出在保护层8上形成抗蚀剂图案61的工艺的示意图；
图20是在保护层8中形成开口部62的工艺的示意图；
图21是示出去除保护层8上的抗蚀剂图案61的工艺的示意图；
图22是示出在电子供应层5和盖层6的暴露面上形成氧化膜9的工艺的示意图；
图23是示出在保护层8上和在开口部62中形成栅绝缘膜10的工艺的示意图；
图24是示出根据第二实施例的半导体器件1的Id-Vg特性的测量结果和根据比较性示例的半导体器件的Id-Vg特性的测量结果的示意图；
图25是示出根据第二实施例的半导体器件1的线性区的Id-Vg特性的测量结果和根据比较性示例的半导体器件的线性区的Id-Vg特性的测量结果的示意图；
图26是示出Id-Vg波（正向）的Vth与ΔVth之间的关系的示意图；
图27是示出导通电阻与ΔVth之间的关系的示意图；
图28是示出根据第二实施例的半导体器件1的剖面透射电镜（TEM）示意图；以及
图29是示出利用电子能量损失谱（EELS）技术从对n-AlGaN层和AlN膜的测量获得的光谱的示意图。
其中，附图标记说明如下：
1   半导体器件
2   半导体衬底
3   缓冲层
4   电子渡越层
5   电子供应层
6   盖层
7   元件隔离区
8   保护层
9   氧化膜
10  栅绝缘膜
11  栅极
12  钝化层
13  源极
14  漏极
21  第一栅绝缘膜
22  第二栅绝缘膜
31、42、52  抗蚀剂图案
32、62  开口部
51  凹部
具体实施方式
现在将参考附图描述根据本实施例的半导体器件及其制造方法。在下面的第一和第二实施例中的构造是示例性的，根据本实施例的半导体器件及其制造方法不限于第一和第二实施例中的构造。
[第一实施例]
下面将描述根据第一实施例的半导体器件1和制造半导体器件1的方法。在第一实施例中，将具有高电子迁移率晶体管（HEMT）结构化合物半导体元件（其是半导体器件的一个示例）作为示例而进行描述。图1是根据第一实施例的半导体器件1的剖视图。半导体器件1包括半导体衬底2、缓冲层3、电子渡越层4、电子供应层5、盖层6、元件隔离区7、保护层8、氧化膜9、栅绝缘膜10、栅极11、钝化层12、源极13和漏极14。
例如半导体衬底2是硅衬底或碳化硅衬底。例如缓冲层3是AlxGa（1-x）N层（其中，x大于零并且小于或等于1）。不限于上述的层，缓冲层3还可以是AlN（氮化铝）层、InGaN（铟镓氮）层或GaN层。缓冲层3具有提高电子渡越层4的结晶度的功能。在第一实施例中，可以省略缓冲层3的形成。
例如电子渡越层4是GaN层。电子渡越层4可以是InGaN层或InAlGaN层。GaN层可以是n型掺杂的n-GaN层或未掺杂的i-GaN层。InGaN层可以是n-InGaN层或i-InGaN层。InAlGa层可以是n-InAlGaN层或i-InAlGaN层。
例如电子供应层5是n-Al（1-x）GaN（其中，x=0.15至0.25）层。电子供应层5还可以是n-InGaN层或n-InAlGaN（铟铝镓氮）层。例如盖层6是n-GaN层或i-GaN层。在盖层6上，氧化膜9形成在盖层6与栅绝缘膜10互相接触的部分中。换句话说，盖层6在盖层6与栅绝缘膜10的界面处具有氧化膜9。栅绝缘膜10具有第一栅绝缘膜21和第二栅绝缘膜22。例如第一栅绝缘膜21是AlN膜。例如第二栅绝缘膜22是SiN膜。例如钝化层12是SiO（氧化硅）层或SiN（氮化硅）层。
下面将描述根据第一实施例的半导体器件1的制造方法。在根据第一实施例的半导体器件1的制造方法中，首先，如图2所示，例如利用MOCVD（金属有机化学气相沉积）技术或MBE（分子束外延）技术在半导体衬底2上形成缓冲层3。例如，通过在半导体衬底2上生长AlGaN晶体而在半导体衬底2上形成具有大于或等于1μm并且小于或等于3μm（例如2.6μm）的厚度的缓冲层3。
接下来如图2所示，例如利用MOCVD技术或者MBE技术在缓冲层3上形成电子渡越层4。例如，通过在缓冲层3上生长i-GaN晶体而在缓冲层3上形成具有大于或等于0.9μm并且小于或等于1.5μm（例如1.1μm）的厚度的电子渡越层4。
然后如图2所示，例如利用MOCVD技术或者MBE技术在电子渡越层4上形成电子供应层5。例如通过在电子渡越层4上生长n-AlGaN（其中，Al的组份大于或等于15%并且小于或等于20%）晶体，在电子渡越层4上形成，具有大于或等于15nm并且小于或等于25nm（例如20nm）的厚度的电子供应层5。
接下来如图2所示，例如利用MOCVD技术或者MBE技术在电子供应层5上形成盖层6。例如，通过在电子供应层5上生长n-GaN晶体而在电子供应层5上形成具有大于或等于2nm并且小于或等于5nm（例如2nm）的厚度的盖层6。
然后如图3所示，元件隔离区7形成在电子渡越层4、电子供应层5和盖层6中。例如，通过对电子渡越层4、电子供应层5和盖层6执行离子注入以破坏电子渡越层4、电子供应层5和盖层6的晶体，在电子渡越层4、电子供应层5和盖层6中形成元件隔离区7。例如，可以在下面的条件下连续地注入离子。
-离子种类:Ar（氩），加速能量:170keV，剂量:5E13/cm2
-离子种类:Ar，加速能量:100keV，剂量:1E13/cm2
B（硼）也可以被用作离子种类。
接下来如图4所示，保护层8（即，绝缘层）形成在盖层6上。例如利用CVD技术在盖层6上形成厚度大于或等于200nm并且小于或等于300nm的SiN膜，保护层8被形成在盖层6上。
然后如图5所示，在保护层8上形成在预定区域中具有开口的抗蚀剂图案31。预定区域可以是形成栅极11的区域或者形成一部分栅极11的区域。例如，在保护层8上涂覆抗蚀剂（感光材料）通过光刻形成抗蚀剂图案31。
接下来如图6所示，通过以抗蚀剂图案31作为掩模，以诸如HF（氢氟酸）等化学液湿蚀刻保护层8，在保护层8中形成开口部32，通过开口部32暴露一部分盖层6的顶表面。盖层6的顶表面是盖层6的与保护层8接触的一个表面。作为图4至图6示出的工艺的结果，形成具有开口部32的保护层8，通过开口部32暴露一部分盖层6。
然后，采用诸如SPM（硫酸-过氧化氢混合物）等的去膜溶液来湿蚀刻该抗蚀剂图案31，如图7所示，保护层8上的抗蚀剂图案31被去除。
这里，在图6和图7示出的工艺中，示出了采用诸如HF等的化学液湿蚀刻保护层8和采用诸如SPM等的去膜溶液湿蚀刻抗蚀剂图案31的示例。不限于该示例，可以通过以抗蚀剂图案31作为掩模干蚀刻（各向异性蚀刻）保护层8而在保护层8中形成通过其暴露一部分盖层6的开口部32。保护层8上的抗蚀剂图案31也可以通过灰化去除。如果对保护层8和抗蚀剂图案31执行湿蚀刻工艺，会减少对通过保护层8的开口部32暴露的盖层6的暴露面（下文中称之为盖层6的暴露面）的伤害。因此优选对保护层8和抗蚀剂图案31执行湿蚀刻工艺
接下来，通过采用诸如HF等的化学液对盖层6的暴露面执行清洗工艺来去除形成在盖层6的暴露面上的自然氧化膜。当采用诸如SPM等去膜溶液去除盖层6上的抗蚀剂图案31时，自然氧化膜形成在盖层6的暴露面上。形成在盖层6的暴露面上的自然氧化膜可以包括杂质。
然后，如图8所示，通过采用化学液在盖层6的暴露面上执行湿法工艺，氧化膜9形成在盖层6的暴露面上。氧化膜9是GaO（氧化镓）膜。例如可以采用APM（氨水-过氧化氢混合物）、SPM、HPM（盐酸-过氧化氢混合物）和H3PO4（磷酸）中的任意一种对盖层6的暴露面执行湿法工艺。
如果有任何自然氧化膜形成在盖层6的暴露面上，在盖层6的暴露面上就难以形成具有均匀膜质量的氧化膜9。如上所述，通过对盖层6的暴露面执行清洗工艺，去除形成在盖层6的暴露面上的自然氧化膜。因此，可以在盖层6的暴露面上形成具有均匀膜质量的氧化膜9。
接下来如图9所示，栅绝缘膜10形成在保护层8上和开口部32中。详细地，栅绝缘膜10形成在保护层8的顶面和侧面上以及在盖层6的暴露面上形成的氧化膜9上。
栅绝缘膜10具有第一栅绝缘膜21和第二栅绝缘膜22。例如第一栅绝缘膜21是AlN膜。例如，利用ALD（原子层沉积）技术，以大于或等于380℃并且小于430℃（例如380℃）的温度形成具有大于或等于10nm并且小于或等于40nm（例如20nm）的厚度的AlN膜。通过使用ALD技术，能够形成具有优异的阶梯覆盖率（step coverage）的AlN膜。作为对ALD技术的取代，AlN膜也可以采用CVD技术形成。例如第二栅绝缘膜22是SiN层。例如，可以利用CVD技术形成具有大于或等于10nm并且小于或等于40nm（例如20nm）的厚度的SiN层。这里，在第一实施例中，可以省略栅绝缘膜22的形成。然后，为了除气的目的，以大于或等于500℃并且小于或等于700℃的温度执行热处理。
接下来如图10所示，利用气相沉积技术在栅绝缘膜10上形成金属膜41。如图10所示，金属膜41嵌入在开口部32中。金属膜41可以是Ti、TiN、TaN、Al等的层状膜。例如，可以利用气相沉积技术形成厚度为50nm的TaN和厚度大于或等于200nm并且小于或等于400nm（例如400nm）的Al的层状膜，金属膜41形成在栅绝缘膜10上。
然后，如图10所示，在金属膜41上形成抗蚀剂图案42。例如，在金属膜41上涂覆抗蚀剂并通过光刻形成抗蚀剂图案42。
接下来，以抗蚀剂图案42作为掩模执行干蚀刻，使得可以部分地去除栅绝缘膜10和金属膜41。结果是，如图11所示，栅极11形成在栅绝缘膜10上。保护层8起到阻挡干蚀刻的蚀刻阻挡层的作用。如果有任何抗蚀剂图案42残存，则去除抗蚀剂图案42。抗蚀剂图案42可以采用诸如SPM等的去膜溶液去除，或者抗蚀剂图案42可以通过灰化去除。
然后，例如通过采用CVD技术形成具有大于或等于200nm并且小于或等于400nm的厚度的SiO膜而在保护层8和栅极11上形成钝化层12。还可以通过形成SiN膜而在保护层8和栅极11上形成钝化层12。这里，在钝化层12中，在已经形成栅极11的部分与没有形成栅极11的部分之间形成有台阶。为了使钝化层12中的台阶得以平坦化，可以形成旋涂玻璃（spin-on-glass）材料膜。为了平坦化钝化层12中的台阶，还可以利用CMP（化学机械研磨）技术来平坦化钝化层12，以。
接下来在钝化层12上形成抗蚀剂图案。然后，以形成在钝化层12上的抗蚀剂图案作为掩模执行干蚀刻，使得保护层8和钝化层12被部分去除。通过部分去除保护层8和钝化层12，如图12所示，在保护层8和钝化层12中形成接触孔43、44。如果有任何形成在钝化层上的抗蚀剂图案残存，则去除抗蚀剂图案。抗蚀剂图案可以采用诸如SPM等的去膜溶液去除或者抗蚀剂图案可以通过灰化去除。
然后，利用气相沉积技术在接触孔43、44中嵌入厚度为25nm的Ti和厚度大于或等于200nm并且小于或等于400nm（例如300nm）的Al。通过在接触孔43中嵌入Ti和Al，在接触孔43中形成源极13。通过在接触孔44中嵌入Ti和Al，在接触孔44中形成漏极14。通过执行上述的工艺，制造如图1所示的半导体器件1。
[第二实施例]
下面将描述根据第二实施例的半导体器件1及其制造方法。在第二实施例中，具有高电子迁移率晶体管（HEMT）结构的化合物半导体元件（其是半导体器件的一个示例）将作为示例被描述。第一实施例与第二实施例的区别在于在电子供应层5和盖层6中形成凹部（凹陷部分）51并且在电子供应层5和盖层6上形成氧化膜9。因此，接下来关于第二实施例的描述重点在于上述区别之处。
图13是根据第二实施例的半导体器件1的剖视图。半导体器件1包括半导体衬底2、缓冲层3、电子渡越层4、电子供应层5、盖层6、元件隔离区7、保护层8、氧化膜9、栅绝缘膜10、栅极11、钝化层12、源极13和漏极14。
例如半导体衬底2是硅衬底或碳化硅衬底。例如缓冲层3是AlxGa（1-x）N层（其中，x大于零并且小于或等于1）。不限于上述的层，缓冲层3还可以是AlN（氮化铝）层、InGaN（铟镓氮）层或GaN层。缓冲层3具有提高电子渡越层4的结晶度的功能。在第二实施例中，可以省略缓冲层3的形成。
例如电子渡越层4是GaN层。电子渡越层4可以是InGaN层或InAlGaN层。GaN层可以是n型掺杂的n-GaN层或未掺杂的i-GaN层。InGaN层可以是n-InGaN层或an i-InGaN层。InAlGa层可以是n-InAlGaN层或i-InAlGaN层。
例如电子供应层5是n-Al（1-x）GaN（其中，x=0.15至0.25）层。例如盖层6是n-GaN层或i-GaN层。电子供应层5和盖层6具有穿透盖层6并且到达电子供应层5的内部的凹部51。凹部51是沟槽的一个示例。
在电子供应层5上，在电子供应层5与栅绝缘膜10互相接触的部分中形成氧化膜9。在盖层6上，在盖层6与栅绝缘膜10互相接触的部分中形成氧化膜9。换句话说，在电子供应层5和盖层6与绝缘膜10的界面处具有氧化膜9。栅绝缘膜10具有第一栅绝缘膜21和第二栅绝缘膜22。例如第一栅绝缘膜21是AlN膜。例如第二栅绝缘膜22是SiN（氮化硅）膜。例如钝化层12是SiO层或SiN层。
下面将描述根据第二实施例的半导体器件1的制造方法。在根据第二实施例的半导体器件1的制造方法中，首先，如图14所示，例如利用MOCVD（金属有机化学气相沉积）技术或MBE（分子束外延）技术在半导体衬底2上形成缓冲层3。例如，通过在半导体衬底2上生长AlGaN晶体，在半导体衬底2上形成具有大于或等于1μm并且小于或等于3μm（例如2.6μm）的厚度的缓冲层3。
接下来如图14所示，例如利用MOCVD技术或者MBE技术在缓冲层3上形成电子渡越层4。例如，通过在缓冲层3上生长i-GaN晶体，在缓冲层3形成具有大于或等于0.9μm并且小于或等于1.5μm（例如1.1μm）的厚度的电子渡越层4上。
然后如图14所示，例如利用MOCVD技术或者MBE技术在电子渡越层4上形成电子供应层5。例如，通过在电子渡越层4上生长n-AlGaN（其中，Al的组份大于或等于15%并且小于或等于20%）晶体，在电子渡越层4上形成具有大于或等于15nm并且小于或等于25nm（例如20nm）的厚度的电子供应层5。
接下来如图14所示，例如利用MOCVD技术或者MBE技术在电子供应层5上形成盖层6。例如，通过在电子供应层5上生长n-GaN晶体，在电子供应层5上形成具有大于或等于2nm并且小于或等于5nm（例如2nm）的厚度的盖层6。
然后，如图15所述，在盖层6上形成在预订区域具有开口的抗蚀剂图案52。预订区域可以是形成栅极11的区域或者形成一部分栅极的区域。例如，在盖层6上涂覆抗蚀剂通过光刻形成抗蚀剂图案52。
接下来，以抗蚀剂图案52作为掩模执行干蚀刻，如图16所示，使得在电子供应层5和盖层6的预定区域中形成凹部51。例如，在干蚀刻中，使用诸如Cl2和SFx等的氯气作为蚀刻气体。电子供应层5和盖层6的预定区域可以是形成栅极11的区域或者形成一部分栅极的区域。例如，为了留存电子供应层5的大于或等于2nm并且小于和等于7nm的量，电子供应层5和盖层6可以被蚀刻大于或等于15nm并且小于和等于20nm的量。
然后去除抗蚀剂图案52。可以采用诸如SPM等的去膜溶液去除抗蚀剂图案52或者通过灰化去除抗蚀剂图案52。
然后如图17所示，在电子渡越层4、电子供应层5和盖层6上形成元件隔离区7。例如，通过对电子渡越层4、电子供应层5和盖层6执行离子注入以破坏电子渡越层4、电子供应层5和盖层6的晶体，在电子渡越层4、电子供应层5和盖层6中形成元件隔离区7。例如，可以在下面的条件下连续地注入离子。
-离子种类:Ar（氩），加速能量:170keV，剂量:5E13/cm2
-离子种类:Ar，加速能量:100keV，剂量:1E13/cm2
B（硼）也可以被用作离子种类。
然后如图18所示，在盖层6和凹部51中的电子供应层5上形成保护层8（即，绝缘层）。例如，利用CVD技术在盖层6上和凹部51中的电子供应层5上形成厚度大于或等于200nm并且小于或等于300nm的SiN膜而8在盖层和凹部51中的电子供应层5上形成保护层。
然后如图19所示，在保护层8上形成在预定区域中具有开口的抗蚀剂图案61。预定区域可以是形成栅极11的区域或者形成一部分栅极11的区域。例如，在保护层8上涂覆抗蚀剂通过光刻形成抗蚀剂图案61。
接下来如图20所示，通过以抗蚀剂图案31作为掩模，以诸如HF等的化学液湿蚀刻保护层8，在保护层8中形成开口部62，通过开口部62暴露凹部51中的电子供应层5和盖层6。换句话说，在保护层8中形成开口部62，通过开口部62暴露一部分电子供应层5和盖层6。作为图18至图20示出的工艺的结果，在盖层6上形成具有开口部62的保护层8，通过开口部62暴露凹部51。
然后，采用诸如SPM等的去膜溶液湿蚀刻抗蚀剂图案61，如图21所示，保护层8上的抗蚀剂图案61被去除。
这里，在图20和图21示出的工艺中，示出了采用诸如HF等的化学液湿蚀刻保护层8和采用诸如SPM等的去膜溶液湿蚀刻抗蚀剂图案61的示例。不限于该示例，可以通过以抗蚀剂图案61作为掩模，干蚀刻保护层8而在保护层8中形成通过其暴露凹部51中的电子供应层5和盖层6的开口部62。保护层8上的抗蚀剂图案61也可以通过灰化去除。如果对保护层8和抗蚀剂图案61执行湿蚀刻工艺，会减少对通过保护层8的开口部62暴露的凹部51中的电子供应层5和盖层6的暴露面（下文中称之为凹部51中的电子供应层5和盖层6的暴露面）的伤害。因此优选对保护层8和抗蚀剂图案61执行湿蚀刻工艺
接下来，通过采用诸如HF等的化学液对凹部51中的电子供应层5和盖层6的暴露面执行清洗工艺去除形成在凹部51中的电子供应层5和盖层6的暴露面上的自然氧化膜。当采用诸如SPM等的去膜溶液去除盖层6上的抗蚀剂图案61时，自然氧化膜形成在凹部51中的电子供应层5和盖层6的暴露面上。形成在凹部51中的电子供应层5和盖层6的暴露面上的自然氧化膜可以包括杂质。
然后，如图22所示，通过采用化学液在凹部51中的电子供应层5和盖层6的暴露面上执行湿法工艺，在凹部51中的电子供应层5和盖层6的暴露面上形成氧化膜9。氧化膜9是GaO膜。例如可以采用APM、SPM、HPM和H3PO4中的任意一种对凹部51中的电子供应层5和盖层6的暴露面执行湿法工艺。
如果有任何自然氧化膜形成在凹部51中的电子供应层5和盖层6的暴露面上，在凹部51中的电子供应层5和盖层6的暴露面上就很难形成具有均匀膜质量的氧化膜9。如上所述，通过对凹部51中的电子供应层5和盖层6的暴露面执行清洗工艺去除形成在凹部51中的电子供应层5和盖层6的暴露面上的自然氧化膜。因此，可以在凹部51中的电子供应层5和盖层6的暴露面上形成具有均匀膜质量的氧化膜9。
接下来如图23所示在保护层8上和开口部62中形成，栅绝缘膜10。详细地，栅绝缘膜10被形成在保护层8的顶面和侧面上以及在凹部51中的电子供应层5和盖层6的暴露面上形成的氧化膜9上。
栅绝缘膜10具有第一栅绝缘膜21和第二栅绝缘膜22。例如第一栅绝缘膜21是AlN膜。利用ALD技术，以大于380℃并且小于430℃（例如380℃）的温度形成具有大约或等于10nm并且小于或等于40nm（例如20nm）的厚度的AlN膜。通过使用ALD技术，可以形成具有优异的阶梯覆盖率的AlN膜。作为对ALD技术的取代，AlN膜也可以采用CVD技术形成。例如第二栅绝缘膜22是SiN层。例如，可以利用CVD技术形成具有大于或等于10nm并且小于或等于40nm（例如20nm）的厚度的SiN层。这里，在第一实施例中，可以省略栅绝缘膜22的形成。然后，为了除气的目的，以大于或等于500℃并且小于或等于700℃的温度执行热处理。
在执行形成栅绝缘膜10的工艺之后，形成栅极11、钝化层12、源极13和漏极14的工艺可以以第一实施例中相同的方式执行，以制造如图13所示的半导体器件1。
在图24中，示出根据第二实施例的半导体器件1的Id-Vg特性的测量结果和根据比较性示例的半导体器件的Id-Vg特性的测量结果。在图25中，示出根据第二实施例的半导体器件1的线性区的Id-Vg特性的测量结果和根据比较性示例的半导体器件的线性区的Id-Vg特性的测量结果。图24和图25中纵坐标轴是漏电流（Id[A]），并且图24和图25中横坐标轴是栅电压（Vg）。对于根据比较性示例的半导体器件的制造没有采用化学液对凹部51中的电子供应层5和盖层6的暴露面进行湿法处理。换句话说，在根据比较性示例的半导体器件中，在凹部51中的电子供应层5和盖层6上没有形成任何氧化膜9。
关于根据第二实施例的半导体器件1，当栅电压从-4V变化至+10V时，由实线A表示漏电流的Id-Vg波（正向）。关于根据第二实施例的半导体器件1，当栅电压从+10V变化-4V至时，由实线B表示漏电流的Id-Vg波（反向）。关于根据比较性示例的半导体器件，当栅电压从-4V变化至+10V时，由虚线C表示漏电流的Id-Vg波（正向）。关于根据比较性示例的半导体器件，当栅电压从+10V变化至-4V时，由虚线D表示漏电流的Id-Vg波（反向）。
如图24和图25所示，关于根据第二实施例的半导体器件1和根据比较性示例的半导体器件的Id-Vg特性，在栅电压升高工艺中产生的迟滞具有的漏电流值不同于在栅电压降低工艺中产生的迟滞具有的漏电流值。
这里，在图24中示出的漏电流是0.5μA的情况下，栅电压被定义为Vth，并且Id-Vg波（正向）的Vth与Id-Vg波（反向）的Vth的差值被定义为ΔVth。图26是示出Id-Vg波（正向）的Vth与ΔVth之间关系的示意图。在图26中纵坐标轴是ΔVth（V），在图26中横坐标轴是Id-Vg波（正向）的Vth（V）。在图26中，关于根据第二实施例的半导体器件1的ΔVth值以黑圆形示出，而关于根据比较性示例的半导体器件的ΔVth值以黑三角形示出。在图26中，关于根据第二实施例的半导体器件1，值基于多个半导体器件1中的Id-Vg的测量结果计算多个ΔVth。在图26中，关于根据比较性示例的半导体器件，基于多个半导体器件中的Id-Vg的测量结果计算多个ΔVth值。
如图26所述，与根据比较性示例的半导体器件的Id-Vg特性中的迟滞（ΔVth）相比，根据第二实施例的半导体器件1的Id-Vg特性中的迟滞（ΔVth）得以减少。
可以相信的是，Id-Vg特性中的迟滞的发生由下面的因素（1）至（4）引起：
（1）由蚀刻电子供应层5和盖层6（形成凹部51）产生的施主（donor）；
（2）当形成保护层8时，由于膜的形成对电子供应层5和盖层6的伤害产生的施主；
（3）在电子供应层5与栅绝缘膜10之间的界面处的电子陷阱（trap）；以及
（4）在盖层6与栅绝缘膜10之间的界面处的电子陷阱。
在根据第一实施例的半导体器件1中，可以相信的是，在盖层6与栅绝缘膜10之间的界面处的电子陷阱的数量通过在盖层6的暴露面上形成氧化膜9而减少。在第一实施例中，通过对盖层6的暴露面执行清洗工艺，在盖层6的暴露面上形成具有均匀膜质量的氧化膜9。可以相信的是，通过在盖层6的暴露面上形成具有均匀膜质量的氧化膜9而减少了在盖层6与栅绝缘膜10之间的界面处的电子陷阱。
由于在盖层6与栅绝缘膜10之间的界面处的电子陷阱得以减少的事实，根据第一实施例的半导体器件1的Id-Vg特性中的迟滞被抑制。
在根据第二实施例的半导体器件1中，可以相信的是，在电子供应层5与栅绝缘膜10之间的界面处的电子陷阱通过在凹部51中的电子供应层5的暴露面上形成氧化膜9而得以减少。在第二实施例中，通过对凹部51中的电子供应层5的暴露面执行清洗工艺，在凹部51中的电子供应层5的暴露面上形成具有均匀膜质量的氧化膜9。可以相信的是，通过在凹部51中的电子供应层5的暴露面上形成具有均匀膜质量的氧化膜9而减少了在电子供应层5与栅绝缘膜10之间的界面处的电子陷阱。
在根据第二实施例的半导体器件1中，可以相信的是，通过在凹部51中的盖层6的暴露面上形成氧化膜9而减少了在盖层6与栅绝缘膜10之间的界面处的电子陷阱。在第二实施例中，通过对凹部51中的盖层6的暴露面执行清洗工艺，在凹部51中的盖层6的暴露面上形成具有均匀膜质量的氧化膜9。可以相信的是，通过在凹部51中的盖层6的暴露面上形成具有均匀膜质量的氧化膜9而减少了在盖层6与栅绝缘膜10之间的界面处的电子陷阱。
由于在电子供应层5与栅绝缘膜10之间的界面处的电子陷阱得以减少和在盖层6与栅绝缘膜10之间的界面处的电子陷阱得以减少的事实，根据第二实施例的半导体器件1的Id-Vg特性中的迟滞被抑制。
在根据第一实施例的半导体器件1中，通过以化学液在盖层6的暴露面上执行湿法工艺，在盖层6的暴露面上形成氧化膜9。例如，可以相信的是，如果通过利用气体等的干工艺或溅射工艺在盖层6的暴露面上形成氧化膜9，形成在盖层6的暴露面的氧化膜9上会产生起伏（undulation）。可以相信的是，如果形成在盖层6的暴露面的氧化膜9上产生起伏，电子供应层5与栅绝缘膜10之间的界面处的电子陷阱不会减少。
在根据第二实施例的半导体器件1中，通过利用化学液在凹部51中的电子供应层5和盖层6的暴露面上执行湿法工艺，在凹部51中的电子供应层5和盖层6的暴露面上形成氧化膜9。例如，可以相信的是，如果通过利用气体等的干工艺或溅射工艺在凹部51中的电子供应层5和盖层6的暴露面上形成氧化膜9，形成在凹部51中的电子供应层5和盖层6的暴露面上的氧化膜9上会产生起伏。可以相信的是，如果形成在凹部51中的电子供应层5和盖层6的暴露面上的氧化膜9上产生起伏，电子供应层5与栅绝缘膜10之间的界面处的电子陷阱不会减少。可以相信的是，如果在氧化膜9上产生起伏，盖层6与栅绝缘膜10之间的界面处的电子陷阱不会减少。
在第一实施例中，通过以AFM在盖层6的暴露面上执行湿法工艺，盖层6的暴露面被蚀刻。可以相信的是，通过蚀刻盖层6的暴露面而得以减少施主。由于施主减少的事实，根据第一实施例的半导体器件1的Id-Vg特性中的迟滞被抑制。在第二实施例中，通过以AFM在凹部51中的电子供应层5和盖层6的暴露面上执行化学液处理，凹部51中的电子供应层5和盖层6的暴露面被蚀刻。可以相信的是，通过蚀刻凹部51中的电子供应层5和盖层6的暴露面而得以减少施主。由于施主减少的事实，根据第二实施例的半导体器件1的Id-Vg特性中的迟滞被抑制。
在第一和第二实施例中，在形成栅绝缘膜10之后，以大于或等于500℃并且小于或等于700℃的温度执行热处理以抑制根据第一和第二实施例的半导体器件1的Id-Vg特性中的迟滞
图27是示出导通电阻与ΔVth之间的关系的示意图。图27中的纵坐标轴是导通电阻（ohm），图27中的横坐标轴是Id-Vg波（正向）的Vth。图27中，根据第二实施例的半导体器件1的导通电阻值以黑圆形表示，而根据比较性示例的半导体器件的导通电阻值以黑三角形表示。如图27所示，可以看出，在根据第二实施例的半导体器件1的导通电阻值与根据比较性示例的半导体器件的导通电阻值之间略有不同。
图28示出根据第二实施例的半导体器件2的剖面TEM（透射电镜）图像。关于根据图28所示的第二实施例的半导体器件1，电子渡越层4是GaN层，电子供应层5是n-AlGaN层，而栅绝缘膜21是AlN膜。
图29是示出利用EELS（电子能量损失谱）技术从n-AlGaN层和AlN膜的测量获得的光谱。图29中的纵坐标轴是能量损失（eV），图29中的横坐标轴是测量的强度（任意单位）（intensity（arb.units）。图29中（A）部分的As depo表示形成AlN膜之后立即通过EELS技术测量的光谱。图29中（B）部分的620℃表示形成AlN膜之后在620℃进行热处理后，通过EELS技术测量的光谱。图29中（C）部分的800℃表示形成AlN膜之后在800℃进行热处理后，通过EELS技术测量的光谱。
在图29的（A）至（C）部分中由附图标记1至6表示的光谱是在图28中由附图标记1至6表示的位置处的测量结果。如图29的（A）至（C）所示，能够看出的是，在能量损失中峰值出现在大约540eV的位置处，并且从n-AlGaN层与AlN膜之间的界面处的n-AlGaN层的表面中的二原子层以及AlN膜的最初的四原子层检测到氧。于是，还可以从通过EELS技术的测量结果看出，氧化膜9形成在电子供应层5上。进一步地，如图29的（A）至（C）部分所示，可以看出的是，在不执行热处理的情况与执行热处理的情况之间，对在n-AlGaN层与AlN膜之间的界面处的氧检测没有变化。

Claims (12)

1.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成电子渡越层；
在所述电子渡越层上形成电子供应层；
在所述电子供应层上形成盖层；
在所述盖层上形成保护层，所述保护层包括开口部，通过所述开口部暴露一部分所述盖层；以及
利用湿法工艺在所述盖层的暴露面上形成氧化膜。
2.根据权利要求1所述的制造半导体器件的方法，在形成所述氧化膜的步骤之前包括清洗所述盖层的暴露面的步骤。
3.根据权利要求1或2所述的制造半导体器件的方法，其中利用氨水-过氧化氢混合物、硫酸-过氧化氢混合物、盐酸-过氧化氢混合物和磷酸中的任意一种执行所述湿法工艺。
4.根据权利要求1或2所述的制造半导体器件的方法，其中
所述盖层包括镓，以及
所述氧化膜是氧化镓膜。
5.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成电子渡越层；
在所述电子渡越层上形成电子供应层；
在所述电子供应层上形成盖层；
形成穿透所述盖层到达所述电子供应层的内部的沟槽；
在所述盖层上形成保护层，所述保护层包括开口部，通过所述开口部暴露所述沟槽；以及
利用湿法工艺在所述沟槽中的电子供应层的暴露面和盖层的暴露面上形成氧化膜。
6.根据权利要求5所述的制造半导体器件的方法，在形成所述氧化膜的步骤之前包括清洗所述沟槽中的电子供应层的暴露面和盖层的暴露面的步骤。
7.根据权利要求5或6所述的制造半导体器件的方法，其中利用氨水-过氧化氢混合物、硫酸-过氧化氢混合物、盐酸-过氧化氢混合物和磷酸中的任意一种执行所述湿法工艺。
8.根据权利要求5或6所述的制造半导体器件的方法，其中
所述电子供应层和所述盖层包括镓，以及
所述氧化膜是氧化镓膜。
9.一种半导体器件，包括：
半导体衬底；
电子渡越层，形成在所述半导体衬底上；
电子供应层，形成在所述电子渡越层上；
盖层，形成在所述电子供应层上；以及
栅绝缘膜，形成在所述盖层上，
其中所述盖层在所述盖层与所述栅绝缘膜的界面处具有氧化膜。
10.根据权利要求9所述的半导体器件，其中
所述盖层包括镓，以及
所述氧化膜是氧化镓膜。
11.一种半导体器件，包括：
半导体衬底；
电子渡越层，形成在所述半导体衬底上；
电子供应层，形成在所述电子渡越层上；
盖层，形成在所述电子供应层上；以及
沟槽，穿透所述盖层到达所述电子供应层的内部；以及
栅绝缘膜，形成在所述沟槽中，
其中所述电子供应层和所述盖层在所述电子供应层与所述栅绝缘膜之间的界面处和所述盖层与所述栅绝缘膜之间的界面处分别具有氧化膜。
12.根据权利要求11所述的半导体器件，其中
所述电子供应层和所述盖层包括镓，以及
所述氧化膜是氧化镓膜。
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