JP6540461B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6540461B2
JP6540461B2 JP2015215088A JP2015215088A JP6540461B2 JP 6540461 B2 JP6540461 B2 JP 6540461B2 JP 2015215088 A JP2015215088 A JP 2015215088A JP 2015215088 A JP2015215088 A JP 2015215088A JP 6540461 B2 JP6540461 B2 JP 6540461B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
insulating film
cap layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015215088A
Other languages
English (en)
Other versions
JP2017085057A (ja
Inventor
牧山　剛三
剛三 牧山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2015215088A priority Critical patent/JP6540461B2/ja
Priority to US15/290,329 priority patent/US10263103B2/en
Publication of JP2017085057A publication Critical patent/JP2017085057A/ja
Application granted granted Critical
Publication of JP6540461B2 publication Critical patent/JP6540461B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/812—Single quantum well structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/602—Heterojunction gate electrodes for FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
ところで、窒化物半導体を用いた超高周波用デバイスにおいては、デバイスの高出力化を実現するために、電子供給層をＡｌＧａＮに代えて、高い自発分極を有するＩｎＡｌＮが用いられているものがある。ＩｎＡｌＮは薄くても高濃度の２次元電子ガスを誘起できることから高出力性と高周波性を併せ持つ材料として注目されている。このようなＨＥＭＴにおいては、電子供給層の上に、パッシベーション膜としてＳｉＮ等の絶縁膜が形成されている。
特開２００２−３５９２５６号公報
ところで、電子供給層がＩｎＡｌＮにより形成されており、電子供給層の上にパッシベーション膜としてＳｉＮ膜が形成されている構造のＨＥＭＴにおいて、高いドレイン電圧を印加すると、ＳｉＮ膜に電子がトラップされ、電流コラプスが発生しやすくなる。このように、電流コラプスが発生すると、高周波動作させた際のオン抵抗が高くなるため、好ましくない。尚、このようなドレイン電圧を印加することにより、ＳｉＮ膜に電子がトラップされる現象は、電子供給層がＡｌＧａＮにより形成されている場合よりも、ＩｎＡｌＮにより形成されている場合の方が顕著に生じる。
このため、電子供給層がＩｎＡｌＮにより形成され、電子供給層の上にＳｉＮ等によりパッシベーション膜が形成されている構造のＨＥＭＴにおいては、電流コラプスが抑制されているものが求められていた。
本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された電子走行層と、前記電子走行層の上にＩｎを含む窒化物半導体により形成された電子供給層と、前記電子供給層の上に窒化物半導体により形成されたキャップ層と、前記キャップ層の上に形成された絶縁膜と、前記電子走行層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、前記キャップ層の上に形成されたゲート電極と、を有し、前記キャップ層により、量子井戸が形成されており、前記キャップ層は、前記ゲート電極の直下及び前記ゲート電極と前記ドレイン電極との間に形成されており、前記絶縁膜は、前記ゲート電極と前記ドレイン電極との間においては、前記キャップ層の上に形成されており、前記ゲート電極と前記ソース電極との間においては、前記電子供給層の上に形成されていることを特徴とする。
開示の半導体装置によれば、電子供給層がＩｎＡｌＮにより形成され、電子供給層の上にＳｉＮ等によりパッシベーション膜が形成されている構造のＨＥＭＴにおいて、電流コラプスを抑制することができる。
電子供給層にＩｎＡｌＮを用いた半導体装置の構造図 図１に示す半導体装置の基板面に垂直方向のバンド図 図１に示す半導体装置の基板面方向のバンド図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の基板面に垂直方向のバンド図（１） 第１の実施の形態における半導体装置の基板面方向のバンド図（１） 図１に示す半導体装置のドレイン電圧とドレイン電流の相関図 第１の実施の形態における半導体装置のドレイン電圧とドレイン電流の相関図 第１の実施の形態における半導体装置の基板面に垂直方向のバンド図（２） 第１の実施の形態における半導体装置の基板面方向のバンド図（２） 第１の実施の形態における半導体装置の基板面に垂直方向のバンド図（３） 第１の実施の形態における半導体装置の基板面方向のバンド図（３） 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の基板面に垂直方向のバンド図（１） 第２の実施の形態における半導体装置の基板面方向のバンド図 第２の実施の形態における半導体装置の基板面に垂直方向のバンド図（２） 第２の実施の形態における半導体装置のドレイン電圧とドレイン電流の相関図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の製造方法の工程図（４） 第３の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の基板面に垂直方向のバンド図（１） 第３の実施の形態における半導体装置の基板面に垂直方向のバンド図（２） 第３の実施の形態における半導体装置のドレイン電圧とドレイン電流の相関図 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の製造方法の工程図（３） 第３の実施の形態における半導体装置の製造方法の工程図（４） 第３の実施の形態における半導体装置の製造方法の工程図（５） 第４の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の基板面に垂直方向のバンド図 第４の実施の形態における半導体装置の基板面方向のバンド図 第５の実施の形態における半導体装置の構造図（１） 第５の実施の形態における半導体装置の構造図（２） 第６の実施の形態における半導体デバイスの説明図 第６の実施の形態における電源装置の回路図 第６の実施の形態における高周波増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
最初に、電子供給層がＩｎＡｌＮにより形成され、電子供給層の上にＳｉＮ等の絶縁膜が形成されている構造の半導体装置であるＨＥＭＴについて図１に基づき説明する。この半導体装置は、図１に示されるように、基板９１０の上に、不図示のバッファ層、ｉ−ＧａＮにより形成された電子走行層９２１、ＡｌＮにより形成された中間層９２２、ＩｎＡｌＮにより形成された電子供給層９２３が積層されている。電子供給層９２３の上には、ゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されている。電子供給層９２３の上のゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されていない領域には、パッシベーション膜として、ＳｉＮ等の絶縁膜９３０が形成されている。基板９１０は、半絶縁性のＳｉＣ基板により形成されており、電子走行層９２１において、電子走行層９２１と中間層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。
図１に示す構造の半導体装置において、ドレイン電極９４３に高い電圧が印加された場合、絶縁膜９３０に電子がトラップされる。このように絶縁膜９３０に電子がトラップされると、２ＤＥＧ９２１ａの濃度が低下し、電流コラプスが発生する。ドレイン電極９４３に高い電圧を印加した場合における絶縁膜９３０への電子の注入経路としては、２つの経路が考えられる。
１つの経路は、図１の破線矢印Ａで示されるように、２ＤＥＧ９２１ａにおける電子が、中間層９２２、電子供給層９２３を通り、絶縁膜９３０に注入される経路である。これは、図２に示されるように、ＩｎＡｌＮにより形成されている電子供給層９２３とＳｉＮにより形成されている絶縁膜９３０とにおけるコンダクションバンドの底の差ΔＥｃが約０．８ｅＶと低いため生じるものと考えられる。このように、電子供給層９２３と絶縁膜９３０とのコンダクションバンドの底の差ΔＥｃが低いと、ドレイン電極９４３に高い電圧を印加した場合、２ＤＥＧ９２１ａの電子が、中間層９２２、電子供給層９２３を通り、比較的容易に絶縁膜９３０に注入される。尚、図２は、図１に示される半導体装置において、基板面に対し垂直方向におけるバンド図である。
もう一つの経路は、図１の破線矢印Ｂに示されるように、ゲート電極９４１から直接電子が絶縁膜９３０に注入される経路である。これは、図３に示されるように、絶縁膜９３０であるＳｉＮが、ＩｎＡｌＮにより形成されている電子供給層９２３の上に形成されることにより、コンダクションバンドの底が下げられることにより生じる。従って、ゲート電極９４１におけるフェルミレベルと絶縁膜９３０であるＳｉＮのコンダクションバンドの底との差Ｅｃ＿ｐａｓｓが約１．２ｅＶと低くなり、また、バリアとなる領域も薄いため、ゲート電極９４１より、絶縁膜９３０に電子が注入される。尚、図３は、図１に示される半導体装置において、基板面方向におけるバンド図である。
（半導体装置）
次に、本実施の形態における半導体装置について図４に基づき説明する。本実施の形態における半導体装置は、図４に示されるように、基板１０の上に、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３、キャップ層２４が積層されている。本実施の形態においては、電子走行層２１はｉ−ＧａＮにより形成されており、中間層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されており、キャップ層２４はＩｎＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と中間層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、基板１０は、半絶縁性のＳｉＣ基板により形成されている。ゲート電極４１はキャップ層２４の上に形成されており、ソース電極４２及びドレイン電極４３は、電子供給層２３の上に形成されている。キャップ層２４の上のゲート電極４１が形成されていない領域には、パッシベーション膜として、ＳｉＮ等の絶縁膜３０が形成されている。また、ソース電極４２及びドレイン電極４３は、電子走行層２１の上に形成してもよい。更に、電子供給層２３は、ＩｎＡｌＧａＮにより形成してもよい。
本実施の形態における半導体装置のバンド構造を図５及び図６に基づき説明する。図５は、本実施の形態における半導体装置において、基板面に対し垂直方向におけるバンド図であり、図６は、基板面方向におけるバンド図である。
本実施の形態における半導体装置は、図５に示されるように、ＩｎＧａＮにより形成されているキャップ層２４とＳｉＮにより形成されている絶縁膜３０とにおけるコンダクションバンドの底の差ΔＥｃが２．０ｅＶ程度ある。このため、絶縁膜３０と電子供給層２３との間に形成されるキャップ層２４が量子井戸となり、ドレイン電極４３に高い電圧を印加しても、キャップ層２４から絶縁膜３０に向かう障壁が高いため、２ＤＥＧ２１ａの電子が、絶縁膜３０に注入されることはない。
また、図６に示されるように、絶縁膜３０であるＳｉＮは、ＩｎＧａＮにより形成されているキャップ層２４の上に形成されることにより、コンダクションバンドの底が上げられる。このため、ゲート電極４１におけるフェルミレベルと絶縁膜３０であるＳｉＮのコンダクションバンドの底との差Ｅｃ＿ｐａｓｓが約５．０ｅＶと高くなるため、ゲート電極４１より、絶縁膜３０に電子が注入されることはない。
よって、本実施の形態における半導体装置は、ドレイン電極４３に高い電圧を印加しても、絶縁膜３０には電子が注入されないため、絶縁膜３０に電子はトラップされない。従って、２ＤＥＧ２１ａの電子の濃度が低下することはなく、電流コラプスの発生が抑制される。
（電流コラプス特性）
次に、本実施の形態における半導体装置における電流コラプス特性について説明する。図７は、図１に示す構造の半導体装置において、ソース電圧を０Ｖとし、ゲート電圧Ｖｇを変えて、ドレイン電圧を１０Ｖまで上昇させた場合と２０Ｖまで上昇させた場合とにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。また、図８は、図４に示す本実施の形態における半導体装置において、ソース電圧を０Ｖとし、ゲート電圧Ｖｇを変えて、ドレイン電圧を１０Ｖまで上昇させた場合と２０Ｖまで上昇させた場合とにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。尚、図７及び図８においては、ゲート電圧Ｖｇが、−３、−２、−１、０、＋１、＋２Ｖの場合を示している。
図７に示されるように、図１に示す構造の半導体装置においては、ドレイン電圧Ｖｄを１０Ｖまで上昇させた場合と比べて、２０Ｖまで上昇させた場合には、ドレイン電流Ｉｄが著しく減少しており、電流コラプスが発生している。このため、オン電流が減少し、オン抵抗が高くなる。これに対し、図８に示されるように、図４に示す本実施の形態における半導体装置においては、ドレイン電圧Ｖｄを１０Ｖまで上昇させた場合と比べて、２０Ｖまで上昇させた場合であっても、ドレイン電流Ｉｄの減少はあまりない。従って、電流コラプスが抑制されており、オン電流の減少はあまりなく、オン抵抗もあまり高くなることはない。
（キャップ層２４）
次に、本実施の形態における半導体装置のキャップ層２４について説明する。本実施の形態における半導体装置においては、電子供給層２３と絶縁膜３０との間に形成されるキャップ層２４は、量子井戸が形成される材料であれば、ＩｎＧａＮ以外の材料により形成してもよい。
図９及び図１０は、本実施の形態における半導体装置において、キャップ層２４をＧａＮにより形成した場合のバンド図である。図９は、この構造の半導体装置において、基板面に対し垂直方向におけるバンド図であり、図１０は、基板の面方向におけるバンド図である。
この構造の半導体装置では、図９に示されるように、ＧａＮにより形成されたキャップ層２４とＳｉＮにより形成されている絶縁膜３０とにおけるコンダクションバンドの底の差ΔＥｃが１．８ｅＶ程度ある。このため、絶縁膜３０と電子供給層２３との間に形成されるキャップ層２４が量子井戸となり、ドレイン電極４３に高い電圧を印加しても、キャップ層２４から絶縁膜３０に向かう障壁が高いため、２ＤＥＧ２１ａの電子が、絶縁膜３０に注入されることはない。
また、図１０に示されるように、絶縁膜３０であるＳｉＮは、ＧａＮにより形成されているキャップ層２４の上に形成されることにより、コンダクションバンドの底が上げられる。このため、ゲート電極４１におけるフェルミレベルと絶縁膜３０であるＳｉＮのコンダクションバンドの底との差Ｅｃ＿ｐａｓｓが約５．０ｅＶと高くなるため、ゲート電極４１より、絶縁膜３０に電子が注入されることはない。
また、図１１及び図１２は、本実施の形態における半導体装置において、キャップ層２４をＡｌ０．１Ｇａ０．９Ｎにより形成した場合のバンド図である。図１１は、この構造の半導体装置において、基板面に対し垂直方向におけるバンド図であり、図１２は、基板の面方向におけるバンド図である。
この構造の半導体装置では、図１１に示されるように、Ａｌ０．１Ｇａ０．９Ｎにより形成されたキャップ層２４とＳｉＮにより形成されている絶縁膜３０とにおけるコンダクションバンドの底の差ΔＥｃが１．６ｅＶ程度ある。このため、絶縁膜３０と電子供給層２３との間に形成されるキャップ層２４が量子井戸となり、ドレイン電極４３に高い電圧を印加しても、キャップ層２４から絶縁膜３０に向かう障壁が高いため、２ＤＥＧ２１ａの電子が、絶縁膜３０に注入されることはない。
また、図１２に示されるように、絶縁膜３０であるＳｉＮは、Ａｌ０．１Ｇａ０．９Ｎにより形成されているキャップ層２４の上に形成されることにより、コンダクションバンドの底が上げられる。このため、ゲート電極４１におけるフェルミレベルと絶縁膜３０であるＳｉＮのコンダクションバンドの底との差Ｅｃ＿ｐａｓｓが約４．５ｅＶと高くなるため、ゲート電極４１より、絶縁膜３０に電子が注入されることはない。
よって、キャップ層２４をＧａＮやＡｌ０．１Ｇａ０．９Ｎにより形成した半導体装置であっても、ドレイン電極４３に高い電圧を印加した場合に、絶縁膜３０には電子が注入されないため、絶縁膜３０には電子はトラップされない。よって、２ＤＥＧ２１ａの電子の濃度が低下することはなく、電流コラプスの発生が抑制される。
このように、本実施の形態における半導体装置においては、電子供給層２３と絶縁膜３０との間に形成されるキャップ層２４は、量子井戸が形成される材料であればよい。尚、キャップ層２４がＡｌＸＧａ１−ＸＮにより形成されている場合には、Ｘの値が０以上、０．４以下の範囲であれば、電子供給層２３と絶縁膜３０との間のキャップ層２４に量子井戸が形成される。また、キャップ層２４がＩｎＹＧａ１−ＹＮにより形成されている場合には、Ｙの値は、０．０５以上であれば、電子供給層２３と絶縁膜３０との間のキャップ層２４に量子井戸が形成されるが、結晶成長の観点から０．２以下であることが好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１３から図１６に基づき説明する。
最初に、図１３（ａ）に示すように、基板１０の上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により、窒化物半導体層を形成する。具体的には、基板１０の上に、窒化物半導体により不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３、キャップ層２４を順次積層して形成する。電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、中間層２２は厚さが約１ｎｍのｉ−ＡｌＮにより形成されており、電子供給層２３は厚さが約１２ｎｍのｉ−Ｉｎ０．１７Ａｌ０．８３Ｎにより形成されている。キャップ層２４は厚さが約８ｎｍのＩｎＧａＮにより形成されている。これにより、電子走行層２１と中間層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。尚、基板１０には、半絶縁性のＳｉＣ基板が用いられており、不図示のバッファ層は、ＧａＮやＡｌＧａＮ等により形成されている。
次に、図１３（ｂ）に示すように、基板１０の上に形成された窒化物半導体層及び基板１０の一部に素子分離領域６１を形成する。具体的には、キャップ層２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域６１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｒ等のイオンをレジストパターンの開口部における窒化物半導体層等にイオン注入することにより、素子分離領域６１を形成する。尚、素子分離領域６１を形成する際には、基板１０の一部までＡｒ等のイオンを注入してもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１３（ｃ）に示すように、キャップ層２４の上に、ソース電極４２及びドレイン電極４３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、レジストパターン７１の開口部７１ａ、７１ｂにおけるキャップ層２４及び電子供給層２３の表面の一部を除去する。具体的には、キャップ層２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、ＲＩＥ（Reactive Ion Etching）等により、レジストパターン７１が形成されていない領域、即ち、レジストパターン７１の開口部７１ａ、７１ｂにおいて露出しているキャップ層２４及び電子供給層２３の表面の一部を除去する。尚、このエッチングにおいては、電子供給層２３の表面が露出するまで窒化物半導体層を除去すればよい。また、エッチングガスとしては、塩素成分を含むガスが用いられる。
次に、図１４（ａ）に示すように、レジストパターン７１を有機溶剤等により除去した後、ソース電極４２及びドレイン電極４３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。具体的には、レジストパターン７１を有機溶剤等により除去した後、キャップ層２４の上に、再度、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。レジストパターン７２は、図に示すように、２層のレジスト層を積層することにより形成してもよい。
次に、図１４（ｂ）に示すように、レジストパターン７２が形成されている面に、真空蒸着により、Ｔｉ／Ａｌからなる金属多層膜８１を成膜する。具体的には、レジストパターン７２が形成されている面に、真空蒸着によりＴｉ膜を成膜し、成膜されたＴｉ膜の上にＡｌ膜を成膜する。本実施の形態においては、成膜されるＴｉ膜の膜厚は約２０ｎｍであり、Ａｌ膜の膜厚は約２００ｎｍである。
次に、図１４（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７２の上に形成されている金属多層膜８１をレジストパターン７２とともに、リフトオフにより除去する。これにより、レジストパターン７２の開口部７２ａ、７２ｂにおいて残存している金属多層膜８１により、ソース電極４２及びドレイン電極４３が形成される。この後、５５０℃の温度で熱処理を行うことにより、電子供給層２３とソース電極４２及びドレイン電極４３との間におけるオーミックコンタクトを確立させる。
次に、図１５（ａ）に示すように、キャップ層２４等の上に、パッシベーション膜となる絶縁膜３０を形成する。具体的には、キャップ層２４等の上に、プラズマＣＶＤ（Chemical Vapor Deposition）により、膜厚が約５０ｎｍのＳｉＮ膜を成膜することにより、絶縁膜３０を形成する。絶縁膜３０をプラズマＣＶＤにより形成する際には、原料ガスとして、例えば、シラン、アンモニア等が用いられる。成膜された絶縁膜３０は、波長６３３ｎｍにおける屈折率が、２．０であり、ストイキオメトリな膜である。
次に、図１５（ｂ）に示すように、絶縁膜３０の上に、開口部７３ａを有するレジストパターン７３を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、幅が０．１μｍの開口部７３ａを有するレジストパターン７３を形成する。
次に、図１５（ｃ）に示すように、レジストパターン７３の開口部７３ａにおける絶縁膜３０をエッチングガスとしてＳＦ６を用いたＲＩＥ等のドライエッチングにより除去する。これにより、ゲート電極４１が形成される領域に開口部３０ａを有する絶縁膜３０が形成される。この後、レジストパターン７３は有機溶剤等により除去する。
次に、図１６（ａ）に示すように、絶縁膜３０の開口部３０aを含む絶縁膜３０の上にゲート電極４１を形成するためのレジストパターン７４を形成する。このレジストパターン７４は、積層された３層の電子線レジスト層により形成されており、ゲート電極４１が形成される領域、即ち、絶縁膜３０の開口部３０ａに開口部７４ａを有している。具体的には、キャップ層２４及び絶縁膜３０の上において、電子線レジストの塗布等を繰り返すことにより３層の電子線レジスト層を形成し、電子線描画装置による描画、現像を繰り返すことにより、３層の電子線レジスト層に開口部７４ａを形成する。これにより開口部７４ａを有するレジストパターン７４を形成する。レジストパターン７４における開口部７４ａは、３層の電子線レジストの上から順に、幅が０．８μｍ、１．３μｍ、０．１５μｍとなるように形成する。
次に、図１６（ｂ）に示すように、レジストパターン７４が形成されている面に、真空蒸着により、Ｎｉ／Ａｕからなる金属多層膜８２を成膜する。具体的には、レジストパターン７４が形成されている面に、真空蒸着によりＮｉ膜を成膜し、成膜されたＮｉ膜の上にＡｕ膜を成膜する。本実施の形態においては、成膜されるＮｉ膜の膜厚は約１０ｎｍであり、Ａｕ膜の膜厚は約３００ｎｍである。
次に、図１６（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７４の上に形成されている金属多層膜８２をレジストパターン７４とともに、リフトオフにより除去する。これにより、キャップ層２４の上のレジストパターン７４の開口部７４ａにおいて残存している金属多層膜８２により、ゲート電極４１が形成される。
以上の工程により、本実施の形態における半導体装置を製造することができる。
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について図１７に基づき説明する。本実施の形態における半導体装置は、図１７に示されるように、基板１０の上に、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３、キャップ層１２４が積層されている。本実施の形態においては、電子走行層２１はｉ−ＧａＮにより形成されており、中間層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されており、キャップ層１２４はＭｇＯにより形成されている。これにより、電子走行層２１において、電子走行層２１と中間層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、基板１０は、半絶縁性のＳｉＣ基板により形成されている。ゲート電極４１はキャップ層１２４の上に形成されており、ソース電極４２及びドレイン電極４３は、電子供給層２３の上に形成されている。キャップ層１２４の上のゲート電極４１が形成されていない領域には、パッシベーション膜として、ＳｉＮ等の絶縁膜３０が形成されている。キャップ層１２４は、電子供給層２３よりもバンドギャップの広い材料により形成されており、ＢｅＳ、ＢｅＳｅ等により形成してもよいが、ＭｇＯが好ましい。尚、ソース電極４２及びドレイン電極４３は、電子走行層２１の上に形成してもよい。
本実施の形態における半導体装置のバンド構造を図１８から図２０に基づき説明する。図１８は、本実施の形態における半導体装置において、基板面に対し垂直方向におけるバンド図であり、図１９は、基板面方向におけるバンド図である。
本実施の形態における半導体装置は、図１８に示されるように、ｉ−ＧａＮにより形成されている電子走行層２１とＳｉＮにより形成されている絶縁膜３０とにおけるコンダクションバンドの底の差ΔＥｃが８．０ｅＶ程度ある。このため、ドレイン電極４３に高い電圧を印加しても、電子走行層２１から絶縁膜３０に向かう障壁が高いため、２ＤＥＧ２１ａの電子が、絶縁膜３０に注入されることはない。
本実施の形態における半導体装置においては、ＩｎＡｌＮにより形成される電子供給層２３の膜厚は約２０ｎｍであるが、電子供給層２３の膜厚が薄いと、電子走行層２１において２ＤＥＧ２１ａが生成されないため、ＨＥＭＴとして機能しない。例えば、図２０に示されるように、ＩｎＡｌＮにより形成される電子供給層２３の膜厚が約１２μｍの場合では、電子走行層２１において２ＤＥＧ２１ａが生成されないため、ＨＥＭＴとして機能しない。このため、本実施の形態における半導体装置においては、電子供給層２３の膜厚は２０ｎｍ以上が好ましい。尚、電子供給層２３の膜厚があまり厚くなりすぎると、高周波特性が低下するため、好ましくない。
また、図１９に示されるように、絶縁膜３０であるＳｉＮは、ＭｇＯにより形成されているキャップ層１２４の上に形成されることにより、コンダクションバンドの底が上げられる。このため、ゲート電極４１におけるフェルミレベルと絶縁膜３０であるＳｉＮのコンダクションバンドの底との差Ｅｃ＿ｐａｓｓが約７．０ｅＶと高くなるため、ゲート電極４１より、絶縁膜３０に電子が注入されることはない。
よって、本実施の形態における半導体装置は、ドレイン電極４３に高い電圧を印加しても、絶縁膜３０には電子が注入されないため、絶縁膜３０に電子はトラップされない。従って、２ＤＥＧ２１ａの電子の濃度が低下することはなく、電流コラプスの発生が抑制される。
（電流コラプス特性）
次に、本実施の形態における半導体装置における電流コラプス特性について説明する。図２１は、図１７に示す本実施の形態における半導体装置において、ソース電圧を０Ｖとし、ゲート電圧Ｖｇを変えて、ドレイン電圧を１０Ｖまで上昇させた場合と２０Ｖまで上昇させた場合とにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。尚、図２１においては、ゲート電圧Ｖｇが、−３、−２、−１、０、＋１、＋２Ｖの場合を示している。
図７に示されるように、図１に示す構造の半導体装置においては、ドレイン電圧Ｖｄを１０Ｖまで上昇させた場合と比べて、２０Ｖまで上昇させた場合には、ドレイン電流Ｉｄが著しく減少しており、電流コラプスが発生している。これに対し、図２１に示されるように、図１７に示す本実施の形態における半導体装置においては、ドレイン電圧Ｖｄを１０Ｖまで上昇させた場合と比べて、２０Ｖまで上昇させた場合でも、ドレイン電流Ｉｄの減少はあまりなく、電流コラプスが抑制されている。このため、オン電流の減少はあまりなく、オン抵抗もあまり高くなることはない。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２２から図２５に基づき説明する。
最初に、図２２（ａ）に示すように、基板１０の上に、ＭＯＶＰＥによるエピタキシャル成長により、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３、キャップ層１２４を順次積層して形成する。尚、本実施の形態においては、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３を窒化物半導体層と記載する場合がある。電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、中間層２２は厚さが約１ｎｍのｉ−ＡｌＮにより形成されており、電子供給層２３は厚さが約２０ｎｍのｉ−Ｉｎ０．１７Ａｌ０．８３Ｎにより形成されている。キャップ層１２４は厚さが約８ｎｍのＭｇＯにより形成されている。これにより、電子走行層２１と中間層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。尚、基板１０には、半絶縁性のＳｉＣ基板が用いられており、不図示のバッファ層は、ＧａＮやＡｌＧａＮ等により形成されている。
次に、図２２（ｂ）に示すように、基板１０の上に形成された窒化物半導体層、キャップ層１２４、基板１０の一部に素子分離領域６１を形成する。具体的には、キャップ層１２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域６１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｒ等のイオンをレジストパターンの開口部における窒化物半導体層にイオン注入することにより、素子分離領域６１を形成する。尚、素子分離領域６１を形成する際には、基板１０の一部までＡｒ等のイオンを注入してもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図２２（ｃ）に示すように、キャップ層１２４の上に、ソース電極４２及びドレイン電極４３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、レジストパターン７１の開口部７１ａ、７１ｂにおけるキャップ層１２４及び電子供給層２３の表面の一部を除去する。具体的には、キャップ層１２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、ＲＩＥ等により、レジストパターン７１が形成されていない領域、即ち、レジストパターン７１の開口部７１ａ、７１ｂにおいて露出しているキャップ層１２４及び電子供給層２３の表面の一部を除去する。尚、このエッチングにおいては、電子供給層２３の表面が露出するまで窒化物半導体層を除去すればよい。また、エッチングには、リン酸溶液や塩素成分等を含むエッチャントが用いられる。
次に、図２３（ａ）に示すように、レジストパターン７１を有機溶剤等により除去した後、ソース電極４２及びドレイン電極４３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。具体的には、レジストパターン７１を有機溶剤等により除去した後、キャップ層１２４の上に、再度、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。レジストパターン７２は、図に示すように、２層のレジスト層を積層することにより形成してもよい。
次に、図２３（ｂ）に示すように、レジストパターン７２が形成されている面に、真空蒸着により、Ｔｉ／Ａｌからなる金属多層膜８１を成膜する。具体的には、レジストパターン７２が形成されている面に、真空蒸着によりＴｉ膜を成膜し、成膜されたＴｉ膜の上にＡｌ膜を成膜する。本実施の形態においては、成膜されるＴｉ膜の膜厚は約２０ｎｍであり、Ａｌ膜の膜厚は約２００ｎｍである。
次に、図２３（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７２の上に形成されている金属多層膜８１をレジストパターン７２とともに、リフトオフにより除去する。これにより、レジストパターン７２の開口部７２ａ、７２ｂにおいて残存している金属多層膜８１により、ソース電極４２及びドレイン電極４３が形成される。この後、５５０℃の温度で熱処理を行うことにより、電子供給層２３とソース電極４２及びドレイン電極４３との間におけるオーミックコンタクトを確立させる。
次に、図２４（ａ）に示すように、キャップ層１２４等の上に、パッシベーション膜となる絶縁膜３０を形成する。具体的には、キャップ層１２４等の上に、プラズマＣＶＤにより、膜厚が約５０ｎｍのＳｉＮ膜を成膜することにより、絶縁膜３０を形成する。絶縁膜３０をプラズマＣＶＤにより形成する際には、原料ガスとして、例えば、シラン、アンモニア等が用いられる。成膜された絶縁膜３０は、波長６３３ｎｍにおける屈折率が、２．０であり、ストイキオメトリな膜である。
次に、図２４（ｂ）に示すように、絶縁膜３０の上に、開口部７３ａを有するレジストパターン７３を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、幅が０．１μｍの開口部７３ａを有するレジストパターン７３を形成する。
次に、図２４（ｃ）に示すように、レジストパターン７３の開口部７３ａにおける絶縁膜３０をエッチングガスとしてＳＦ６を用いたＲＩＥ等のドライエッチングにより除去する。これにより、ゲート電極４１が形成される領域に開口部３０ａを有する絶縁膜３０が形成される。この後、レジストパターン７３は有機溶剤等により除去する。
次に、図２５（ａ）に示すように、絶縁膜３０の開口部３０aを含む絶縁膜３０の上にゲート電極４１を形成するためのレジストパターン７４を形成する。このレジストパターン７４は、積層された３層の電子線レジスト層により形成されており、ゲート電極４１が形成される領域、即ち、絶縁膜３０の開口部３０ａに開口部７４ａを有している。具体的には、キャップ層１２４及び絶縁膜３０の上において、電子線レジストの塗布等を繰り返すことにより３層の電子線レジスト層を形成し、電子線描画装置による描画、現像を繰り返すことにより、３層の電子線レジスト層に開口部７４ａを形成する。これにより開口部７４ａを有するレジストパターン７４を形成する。レジストパターン７４における開口部７４ａは、３層の電子線レジストの上から順に、幅が０．８μｍ、１．３μｍ、０．１５μｍとなるように形成する。
次に、図２５（ｂ）に示すように、レジストパターン７４が形成されている面に、真空蒸着により、Ｎｉ／Ａｕからなる金属多層膜８２を成膜する。具体的には、レジストパターン７４が形成されている面に、真空蒸着によりＮｉ膜を成膜し、成膜されたＮｉ膜の上にＡｕ膜を成膜する。本実施の形態においては、成膜されるＮｉ膜の膜厚は約１０ｎｍであり、Ａｕ膜の膜厚は約３００ｎｍである。
次に、図２５（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７４の上に形成されている金属多層膜８２をレジストパターン７４とともに、リフトオフにより除去する。これにより、キャップ層１２４の上のレジストパターン７４の開口部７４ａにおいて残存している金属多層膜８２により、ゲート電極４１が形成される。
以上の工程により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について図２６に基づき説明する。本実施の形態における半導体装置は、図２６に示されるように、基板１０の上に、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３、キャップ層２２４が積層されている。本実施の形態においては、電子走行層２１はｉ−ＧａＮにより形成されており、中間層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されており、キャップ層２２４はＭｇＯにより形成されている。これにより、電子走行層２１において、電子走行層２１と中間層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
本実施の形態においては、キャップ層２２４は、ゲート電極４１の直下及びゲート電極４１とドレイン電極４３との間の領域に形成されており、ゲート電極４１とソース電極４２との間には、形成されてはいない。尚、基板１０は、半絶縁性のＳｉＣ基板により形成されている。ゲート電極４１はキャップ層２２４の上に形成されており、ソース電極４２及びドレイン電極４３は、電子供給層２３の上に形成されている。また、ゲート電極４１とドレイン電極４３との間におけるキャップ層２２４の上、ゲート電極４１とソース電極４２との間における電子供給層２３の上には、パッシベーション膜として、ＳｉＮ等の絶縁膜３０が形成されている。キャップ層２２４は、電子供給層２３よりもバンドギャップの広い材料により形成されており、ＢｅＳ、ＢｅＳｅ等により形成してもよいが、ＭｇＯが好ましい。
本実施の形態における半導体装置のバンド構造を図２７及び図２８に基づき説明する。図２７は、本実施の形態における半導体装置において、ゲート電極４１とソース電極４２との間における基板面に対し垂直方向におけるバンド図であり、図２８は、ゲート電極４１とドレイン電極４３との間における基板面に対し垂直方向におけるバンド図である。
図２７に示されるように、ゲート電極４１とソース電極４２との間においては、ＭｇＯ等によるキャップ層２２４が形成されていないため、電子走行層２１に生成される２ＤＥＧ２１ａの密度を高くすることができる。尚、ゲート電極４１とソース電極４２との間に印加される電圧は低いため、この間において絶縁膜３０に電子がトラップされることは殆どない。
一方、図２８に示されるように、ゲート電極４１とドレイン電極４３との間においては、ＭｇＯ等によるキャップ層２２４が形成されている。よって、ｉ−ＧａＮにより形成されている電子走行層２１とＳｉＮにより形成されている絶縁膜３０とにおけるコンダクションバンドの底の差ΔＥｃが８．０ｅＶ程度ある。このため、ドレイン電極４３に高い電圧を印加しても、電子走行層２１から絶縁膜３０に向かう障壁が高いため、２ＤＥＧ２１ａの電子が、絶縁膜３０に注入されることはない。
従って、本実施の形態における半導体装置においては、より一層、オン抵抗を低くすることができる。
（電流コラプス特性）
次に、本実施の形態における半導体装置における電流コラプス特性について説明する。図２９は、図２６に示す本実施の形態における半導体装置において、ソース電圧を０Ｖとし、ゲート電圧Ｖｇを変えて、ドレイン電圧を１０Ｖまで上昇させた場合と２０Ｖまで上昇させた場合とにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。尚、図２９においては、ゲート電圧Ｖｇが、−３、−２、−１、０、＋１、＋２Ｖの場合を示している。
図７に示されるように、図１に示す構造の半導体装置においては、ドレイン電圧Ｖｄを１０Ｖまで上昇させた場合と比べて、２０Ｖまで上昇させた場合には、ドレイン電流Ｉｄが著しく減少しており、電流コラプスが発生している。これに対し、図２９に示されるように、図２６に示す本実施の形態における半導体装置においては、ドレイン電圧Ｖｄを１０Ｖまで上昇させた場合と比べて、２０Ｖまで上昇させた場合でも、ドレイン電流Ｉｄの減少はあまりなく、電流コラプスが抑制されている。このため、オン電流の減少はあまりなく、オン抵抗もあまり高くなることはない。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３０から図３４に基づき説明する。
最初に、図３０（ａ）に示すように、基板１０の上に、ＭＯＶＰＥによるエピタキシャル成長により、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３、キャップ層２２４を順次積層して形成する。尚、本実施の形態においては、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３を窒化物半導体層と記載する場合がある。電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、中間層２２は厚さが約１ｎｍのｉ−ＡｌＮにより形成されており、電子供給層２３は厚さが約２０ｎｍのｉ−Ｉｎ０．１７Ａｌ０．８３Ｎにより形成されている。キャップ層２２４は厚さが約８ｎｍのＭｇＯにより形成されている。これにより、電子走行層２１と中間層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。尚、基板１０には、半絶縁性のＳｉＣ基板が用いられており、不図示のバッファ層は、ＧａＮやＡｌＧａＮ等により形成されている。
次に、図３０（ｂ）に示すように、基板１０の上に形成された窒化物半導体層、キャップ層２２４及び基板１０の一部に素子分離領域６１を形成する。具体的には、キャップ層２２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域６１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ａｒ等のイオンをレジストパターンの開口部におけるキャップ層２２４及び窒化物半導体層等にイオン注入することにより、素子分離領域６１を形成する。尚、素子分離領域６１を形成する際には、基板１０の一部までＡｒ等のイオンを注入してもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図３０（ｃ）に示すように、キャップ層２２４の上に、ソース電極４２及びドレイン電極４３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、レジストパターン７１の開口部７１ａ、７１ｂにおけるキャップ層２２４及び電子供給層２３の表面の一部を除去する。具体的には、キャップ層２２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部７１ａ、７１ｂを有するレジストパターン７１を形成する。この後、ＲＩＥ等により、レジストパターン７１が形成されていない領域、即ち、レジストパターン７１の開口部７１ａ、７１ｂにおいて露出しているキャップ層２２４及び電子供給層２３の表面の一部を除去する。尚、このエッチングにおいては、電子供給層２３の表面が露出するまで窒化物半導体層を除去すればよい。また、エッチングには、リン酸溶液や塩素成分等を含むエッチャントが用いられる。
次に、図３１（ａ）に示すように、レジストパターン７１を有機溶剤等により除去した後、ソース電極４２及びドレイン電極４３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。具体的には、レジストパターン７１を有機溶剤等により除去した後、キャップ層２２４の上に、再度、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部７２ａ、７２ｂを有するレジストパターン７２を形成する。レジストパターン７２は、図に示すように、２層のレジスト層を積層することにより形成してもよい。
次に、図３１（ｂ）に示すように、レジストパターン７２が形成されている面に、真空蒸着により、Ｔｉ／Ａｌからなる金属多層膜８１を成膜する。具体的には、レジストパターン７２が形成されている面に、真空蒸着によりＴｉ膜を成膜し、成膜されたＴｉ膜の上にＡｌ膜を成膜する。本実施の形態においては、成膜されるＴｉ膜の膜厚は約２０ｎｍであり、Ａｌ膜の膜厚は約２００ｎｍである。
次に、図３１（ｃ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７２の上に形成されている金属多層膜８１をレジストパターン７２とともに、リフトオフにより除去する。これにより、レジストパターン７２の開口部７２ａ、７２ｂにおいて残存している金属多層膜８１により、ソース電極４２及びドレイン電極４３が形成される。この後、５５０℃の温度で熱処理を行うことにより、電子供給層２３とソース電極４２及びドレイン電極４３との間におけるオーミックコンタクトを確立させる。
次に、図３２（ａ）に示すように、ゲート電極４１とソース電極４２との間のキャップ層２２４が除去される領域に開口部２７０ａを有するレジストパターン２７０を形成する。具体的には、キャップ層２２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１とソース電極４２との間の領域に開口部２７０ａを有するレジストパターン２７０を形成する。
次に、図３２（ｂ）に示すように、レジストパターン２７０の開口部２７０ａにおけるキャップ層２２４を除去する。具体的には、キャップ層２２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１とソース電極４２との間のキャップ層２２４が除去される領域に開口部２７０ａを有するレジストパターン２７０を形成する。この後、エッチング等により、レジストパターン２７０が形成されていない領域、即ち、レジストパターン２７０の開口部２７０ａにおいて露出しているキャップ層２２４を除去する。これにより、ゲート電極４１とソース電極４２との間の領域におけるキャップ層２２４が除去され、キャップ層２２４は、ゲート電極４１の直下及びゲート電極４１とドレイン電極４３との間に形成される。
次に、図３２（ｃ）に示すように、キャップ層２２４及び電子供給層２３等の上に、パッシベーション膜となる絶縁膜３０を形成する。具体的には、キャップ層２２４及び電子供給層２３等の上に、プラズマＣＶＤにより、膜厚が約５０ｎｍのＳｉＮ膜を成膜することにより、絶縁膜３０を形成する。絶縁膜３０をプラズマＣＶＤにより形成する際には、原料ガスとして、例えば、シラン、アンモニア等が用いられる。成膜された絶縁膜３０は、波長６３３ｎｍにおける屈折率が、２．０であり、ストイキオメトリな膜である。
次に、図３３（ａ）に示すように、絶縁膜３０の上に、開口部２７３ａを有するレジストパターン２７３を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、幅が０．１μｍの開口部２７３ａを有するレジストパターン２７３を形成する。
次に、図３３（ｂ）に示すように、レジストパターン２７３の開口部２７３ａにおける絶縁膜３０をエッチングガスとしてＳＦ６を用いたＲＩＥ等のドライエッチングにより除去する。これにより、ゲート電極４１が形成される領域に開口部３０ａを有する絶縁膜３０が形成される。この後、レジストパターン２７３は有機溶剤等により除去する。
次に、図３３（ｃ）に示すように、絶縁膜３０の上にゲート電極４１を形成するためのレジストパターン７４を形成する。このレジストパターン７４は、積層された３層の電子線レジスト層により形成されており、ゲート電極４１が形成される領域、即ち、絶縁膜３０の開口部３０ａに開口部７４ａを有している。具体的には、キャップ層２２４及び絶縁膜３０の上において、電子線レジストの塗布等を繰り返すことにより３層の電子線レジスト層を形成し、電子線描画装置による描画、現像を繰り返すことにより、３層の電子線レジスト層に開口部７４ａを形成する。これにより開口部７４ａを有するレジストパターン７４を形成する。レジストパターン７４における開口部７４ａは、３層の電子線レジストの上から順に、幅が０．８μｍ、１．３μｍ、０．１５μｍとなるように形成する。
次に、図３４（ａ）に示すように、レジストパターン７４が形成されている面に、真空蒸着により、Ｎｉ／Ａｕからなる金属多層膜８２を成膜する。具体的には、レジストパターン７４が形成されている面に、真空蒸着によりＮｉ膜を成膜し、成膜されたＮｉ膜の上にＡｕ膜を成膜する。本実施の形態においては、成膜されるＮｉ膜の膜厚は約１０ｎｍであり、Ａｕ膜の膜厚は約３００ｎｍである。
次に、図３４（ｂ）に示すように、有機溶剤等に浸漬させることにより、レジストパターン７４の上に形成されている金属多層膜８２をレジストパターン７４とともに、リフトオフにより除去する。これにより、キャップ層２２４の上のレジストパターン７４の開口部７４ａにおいて残存している金属多層膜８２により、ゲート電極４１が形成される。
以上の工程により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第２の実施の形態と同様である。
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について図３５に基づき説明する。本実施の形態における半導体装置は、図３５に示されるように、基板１０の上に、不図示のバッファ層、電子走行層２１、中間層２２、電子供給層２３、第１のキャップ層３２１、第２のキャップ層３２２が積層されている。本実施の形態においては、電子走行層２１はｉ−ＧａＮにより形成されており、中間層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されている。また、第１のキャップ層３２１はＩｎＧａＮにより形成されており、第２のキャップ層３２２はＭｇＯにより形成されている。これにより、電子走行層２１において、電子走行層２１と中間層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、基板１０は、半絶縁性のＳｉＣ基板により形成されている。ゲート電極４１は第２のキャップ層３２２の上に形成されており、ソース電極４２及びドレイン電極４３は、電子供給層２３の上に形成されている。第２のキャップ層３２２の上のゲート電極４１が形成されていない領域には、パッシベーション膜として、ＳｉＮ等の絶縁膜３０が形成されている。第１のキャップ層３２１は、第１の実施の形態と同様に、量子井戸が形成される材料であれば、ＩｎＧａＮ以外の材料により形成してもよい。また、第２のキャップ層３２２は、電子供給層２３よりもバンドギャップの広い材料により形成されており、ＢｅＳ、ＢｅＳｅ等により形成してもよいが、ＭｇＯが好ましい。
本実施の形態における半導体装置のバンド構造を図３６及び図３７に基づき説明する。図３６は、本実施の形態における半導体装置において、基板面に対し垂直方向におけるバンド図であり、図３７は、基板面方向におけるバンド図である。尚、第１のキャップ層３２１及び第２のキャップ層３２２の厚さは約８ｎｍであり、電子供給層２３の厚さは、１２ｎｍである。
図３６に示されるように、ｉ−ＧａＮにより形成されている電子走行層２１とＳｉＮにより形成されている絶縁膜３０とにおけるコンダクションバンドの底の差ΔＥｃが５．９ｅＶ程度ある。このため、ドレイン電極４３に高い電圧を印加しても、電子走行層２１から絶縁膜３０に向かう障壁が高いため、２ＤＥＧ２１ａの電子が、絶縁膜３０に注入されることはない。
また、本実施の形態における半導体装置においては、電子供給層２３の膜厚が１２ｎｍであっても、２ＤＥＧ２１ａを生成することができ、高周波特性を向上させることができる。尚、電子供給層２３の膜厚が１２ｎｍであって、ＭｇＯにより第２のキャップ層３２２のみを形成した場合のバンド図は図２０に示される。図２０に示されるように、電子供給層２３の膜厚が１２μｍの場合では、電子走行層２１において２ＤＥＧ２１ａが生成されない。本実施の形態における半導体装置においては、電子供給層２３の膜厚が１２μｍの場合であっても、２ＤＥＧ２１ａが生成されるため、高周波特性を向上させることができる。
また、図３７に示されるように、絶縁膜３０であるＳｉＮは、ＭｇＯにより形成されている第２のキャップ層３２２の上に形成されることにより、コンダクションバンドの底が上げられる。このため、ゲート電極４１におけるフェルミレベルと絶縁膜３０であるＳｉＮのコンダクションバンドの底との差Ｅｃ＿ｐａｓｓが約６．０ｅＶと高くなるため、ゲート電極４１より、絶縁膜３０に電子が注入されることはない。
尚、上記以外の内容については、第１の実施の形態等と同様である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態における半導体装置は、図３８に示されるように、第１の実施の形態における半導体装置の絶縁膜３０及びゲート電極４１の周囲に、層間領域３５１、層間絶縁膜３５２、配線層３５３が積層して形成されている構造のものである。具体的には、第１の実施の形態における半導体装置の絶縁膜３０及びゲート電極４１の周囲には、層間領域３５１が形成されており、層間領域３５１の周囲には層間絶縁膜３５２が形成されており、層間絶縁膜３５２の上に金属膜により配線層３５３が形成されている。尚、層間領域３５１は比誘電率が３．２以下のＬｏｗ−ｋ膜または空間により形成されており、層間絶縁膜３５２ポリイミド等により形成されている。
本実施の形態における半導体装置においては、絶縁膜３０への電子遷移を防止する層間配線膜構造およびフィールドプレート構造の効果が弱いため、第１の実施の形態における半導体装置の構造が、唯一の解決手段となる。
本実施の形態は、第２の実施の形態から第５の実施の形態における半導体装置にも適用可能である。図３９は、第３の実施の形態における半導体装置において、本実施の形態における構造を適用した場合を示す。
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第５の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図４０に基づき説明する。尚、図４０は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第５の実施の形態に示されているものとは、異なっている。
最初に、第１から第５の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第５の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第５の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第５の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第５の実施の形態における半導体装置のドレイン電極４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第５の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図４１に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図４１に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図４１に示す例では３つ）４６８を備えている。図４１に示す例では、第１から第５の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図４２に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図４２に示す例では、パワーアンプ４７３は、第１から第５の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図４２に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された電子走行層と、
前記電子走行層の上にＩｎを含む窒化物半導体により形成された電子供給層と、
前記電子供給層の上に窒化物半導体により形成されたキャップ層と、
前記キャップ層の上に形成された絶縁膜と、
前記電子走行層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、
前記キャップ層の上に形成されたゲート電極と、
を有し、
前記キャップ層により、量子井戸が形成されることを特徴とする半導体装置。
（付記２）
前記キャップ層は、前記ゲート電極と前記ドレイン電極との間に形成されており、
前記絶縁膜は、前記ゲート電極と前記ドレイン電極との間においては、前記キャップ層の上に形成されており、前記ゲート電極と前記ソース電極との間においては、前記電子供給層の上に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記キャップ層は、ＧａＮを含む材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記キャップ層は、ＧａＮ、ＡｌＸＧａ１−ＸＮ、ＩｎＹＧａ１−ＹＮのいずれかにより形成されており、
前記ＡｌＸＧａ１−ＸＮにおけるＸの値は、０以上、０．４以下であって、
前記ＩｎＹＧａ１−ＹＮにおけるＹの値は、０以上、０．２以下であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
基板の上に窒化物半導体により形成された電子走行層と、
前記電子走行層の上にＩｎを含む窒化物半導体により形成された電子供給層と、
前記電子供給層の上に窒化物半導体により形成されたキャップ層と、
前記キャップ層の上に形成された絶縁膜と、
前記電子走行層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、
前記キャップ層の上に形成されたゲート電極と、
を有し、
前記キャップ層は、前記電子供給層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
（付記６）
前記キャップ層は、前記ゲート電極と前記ドレイン電極との間に形成されており、
前記絶縁膜は、前記ゲート電極と前記ドレイン電極との間においては、前記キャップ層の上に形成されており、前記ゲート電極と前記ソース電極との間においては、前記電子供給層の上に形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記キャップ層は、ＭｇＯを含む材料により形成されていることを特徴とする付記５または６に記載の半導体装置。
（付記８）
基板の上に窒化物半導体により形成された電子走行層と、
前記電子走行層の上にＩｎを含む窒化物半導体により形成された電子供給層と、
前記電子供給層の上に窒化物半導体により形成された第１のキャップ層と、
前記第１のキャップ層の上に形成された第２のキャップ層と、
前記第２のキャップ層の上に形成された絶縁膜と、
前記電子走行層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、
前記第２のキャップ層の上に形成されたゲート電極と、
を有し、
前記第１のキャップ層により、量子井戸が形成されるものであって、
前記第２のキャップ層は、前記電子供給層よりもバンドギャップの広い材料により形成されていることを特徴とする半導体装置。
（付記９）
前記第１のキャップ層は、ＧａＮ、ＡｌＸＧａ１−ＸＮ、ＩｎＹＧａ１−ＹＮのいずれかにより形成されており、
前記ＡｌＸＧａ１−ＸＮにおけるＸの値は、０以上、０．４以下であって、
前記ＩｎＹＧａ１−ＹＮにおけるＹの値は、０以上、０．２以下であって、
前記第２のキャップ層は、ＭｇＯを含む材料により形成されていることを特徴とする付記８に記載の半導体装置。
（付記１０）
前記電子供給層は、ＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記電子走行層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記電子走行層と前記電子供給層との間には中間層が形成されており、
前記中間層は、ＡｌＮを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
前記絶縁膜は、ＳｉＮを含む材料により形成されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
前記絶縁膜及び前記ゲート電極の上方には層間絶縁膜が形成され、
前記層間絶縁膜の上には配線が形成されるものであって、
前記絶縁膜及び前記ゲート電極と前記層間絶縁膜との間には層間領域が形成され、
前記層間領域は、空間またはＬｏｗ−ｋ膜により形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
付記１から１４のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１６）
付記１から１４のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
２１ 電子走行層
２１ａ ２ＤＥＧ
２２ 中間層
２３ 電子供給層
２４ キャップ層
３０ 絶縁膜
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極

Claims (9)

  1. 基板の上に窒化物半導体により形成された電子走行層と、
    前記電子走行層の上にＩｎを含む窒化物半導体により形成された電子供給層と、
    前記電子供給層の上に窒化物半導体により形成されたキャップ層と、
    前記キャップ層の上に形成された絶縁膜と、
    前記電子走行層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、
    前記キャップ層の上に形成されたゲート電極と、
    を有し、
    前記キャップ層により、量子井戸が形成されており、
    前記キャップ層は、前記ゲート電極の直下及び前記ゲート電極と前記ドレイン電極との間に形成されており、
    前記絶縁膜は、前記ゲート電極と前記ドレイン電極との間においては、前記キャップ層の上に形成されており、前記ゲート電極と前記ソース電極との間においては、前記電子供給層の上に形成されていることを特徴とする半導体装置。
  2. 前記キャップ層は、ＧａＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 基板の上に窒化物半導体により形成された電子走行層と、
    前記電子走行層の上にＩｎを含む窒化物半導体により形成された電子供給層と、
    前記電子供給層の上に窒化物半導体により形成されたキャップ層と、
    前記キャップ層の上に形成された絶縁膜と、
    前記電子走行層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、
    前記キャップ層の上に形成されたゲート電極と、
    を有し、
    前記キャップ層は、前記電子供給層よりもバンドギャップの広い材料により形成されており、
    前記キャップ層は、前記ゲート電極の直下及び前記ゲート電極と前記ドレイン電極との間に形成されており、
    前記絶縁膜は、前記ゲート電極と前記ドレイン電極との間においては、前記キャップ層の上に形成されており、前記ゲート電極と前記ソース電極との間においては、前記電子供給層の上に形成されていることを特徴とする半導体装置。
  4. 前記キャップ層は、ＧａＮを除くＡｌ Ｘ Ｇａ １−Ｘ ＮまたはＩｎ Ｙ Ｇａ １−Ｙ Ｎにより形成されており、
    前記Ａｌ Ｘ Ｇａ １−Ｘ ＮにおけるＸの値は、０以上、０．４以下であって、
    前記Ｉｎ Ｙ Ｇａ １−Ｙ ＮにおけるＹの値は、０．０５以上、０．２以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記キャップ層は、Ｉｎ Ｙ Ｇａ １−Ｙ Ｎにより形成されており、
    前記Ｉｎ Ｙ Ｇａ １−Ｙ ＮにおけるＹの値は、０．０５以上、０．２以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  6. 前記キャップ層は、ＭｇＯを含む材料により形成されていることを特徴とする請求項３に記載の半導体装置。
  7. 前記電子供給層は、ＩｎＡｌＮを含む材料により形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
  8. 前記絶縁膜は、ＳｉＮを含む材料により形成されていることを特徴とする請求項１から７のいずれかに記載の半導体装置。
  9. 前記絶縁膜及び前記ゲート電極の上方には層間絶縁膜が形成され、
    前記層間絶縁膜の上には配線が形成されるものであって、
    前記絶縁膜及び前記ゲート電極と前記層間絶縁膜との間には層間領域が形成され、
    前記層間領域は、空間またはＬｏｗ−ｋ膜により形成されていることを特徴とする請求項１から８のいずれかに記載の半導体装置。
JP2015215088A 2015-10-30 2015-10-30 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP6540461B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015215088A JP6540461B2 (ja) 2015-10-30 2015-10-30 半導体装置及び半導体装置の製造方法
US15/290,329 US10263103B2 (en) 2015-10-30 2016-10-11 Semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015215088A JP6540461B2 (ja) 2015-10-30 2015-10-30 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017085057A JP2017085057A (ja) 2017-05-18
JP6540461B2 true JP6540461B2 (ja) 2019-07-10

Family

ID=58635156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015215088A Expired - Fee Related JP6540461B2 (ja) 2015-10-30 2015-10-30 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10263103B2 (ja)
JP (1) JP6540461B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111406306B (zh) * 2017-12-01 2024-03-12 三菱电机株式会社 半导体装置的制造方法、半导体装置
TWI692867B (zh) * 2018-10-04 2020-05-01 新唐科技股份有限公司 高電子遷移率電晶體元件及其製造方法
TWI717114B (zh) * 2019-11-20 2021-01-21 國立交通大學 利用二段式曝光製造小線寬高電子遷移率電晶體之方法
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置
CN212085010U (zh) * 2020-03-30 2020-12-04 苏州晶湛半导体有限公司 半导体结构
CN111952355B (zh) * 2020-08-21 2021-03-12 浙江大学 基于多漏指结构的GaN HEMT器件及其制备方法
US11862718B2 (en) * 2020-10-12 2024-01-02 Bae Systems Information And Electronic Systems Integration Inc. III-nitride thermal management based on aluminum nitride substrates
CN116936628A (zh) 2022-04-11 2023-10-24 联华电子股份有限公司 高电子迁移率晶体管器件
CN116960159A (zh) 2022-04-19 2023-10-27 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JPWO2003075425A1 (ja) * 2002-03-01 2005-06-30 三洋電機株式会社 窒化物系半導体レーザ素子
JP5397825B2 (ja) * 2007-05-18 2014-01-22 サンケン電気株式会社 電界効果半導体装置
JP5723082B2 (ja) * 2008-06-27 2015-05-27 富士通株式会社 半導体装置及びその製造方法
JP5635803B2 (ja) * 2010-05-07 2014-12-03 トランスフォーム・ジャパン株式会社 化合物半導体装置の製造方法及び化合物半導体装置
JP5672868B2 (ja) * 2010-08-31 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法
JP2012175089A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US8648389B2 (en) * 2011-06-08 2014-02-11 Sumitomo Electric Industries, Ltd. Semiconductor device with spacer layer between carrier traveling layer and carrier supplying layer
KR101890749B1 (ko) 2011-10-27 2018-08-23 삼성전자주식회사 전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법
JP6253886B2 (ja) * 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP2014157993A (ja) 2013-02-18 2014-08-28 Furukawa Electric Co Ltd:The 半導体装置
JP6318474B2 (ja) * 2013-06-07 2018-05-09 住友電気工業株式会社 半導体装置の製造方法
JP2015073073A (ja) * 2013-09-06 2015-04-16 三菱電機株式会社 半導体装置およびその製造方法
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US10263103B2 (en) 2019-04-16
US20170125561A1 (en) 2017-05-04
JP2017085057A (ja) 2017-05-18

Similar Documents

Publication Publication Date Title
JP6540461B2 (ja) 半導体装置及び半導体装置の製造方法
US9299822B2 (en) Semiconductor device and manufacturing method of semiconductor device
US9685338B2 (en) Compound semiconductor device and method of manufacturing the same
JP5990976B2 (ja) 半導体装置及び半導体装置の製造方法
KR101358489B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN102646581B (zh) 半导体器件和制造半导体器件的方法
JP6839362B2 (ja) 半導体装置及びその製造方法
JP7139774B2 (ja) 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP6398678B2 (ja) 半導体装置及び半導体装置の製造方法
CN103715243A (zh) 化合物半导体器件及其制造方法
JP2017085062A (ja) 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP2013197315A (ja) 半導体装置及び半導体装置の製造方法
JP6252122B2 (ja) 半導体装置及び半導体装置の製造方法
JP6194769B2 (ja) 半導体装置及び半導体装置の製造方法
JP2014146646A (ja) 半導体装置
JP2016187024A (ja) 半導体装置及び半導体装置の製造方法
US12283922B2 (en) Manufacturing method for compound semiconductor device
KR101418211B1 (ko) 반도체 장치
JP2021089977A (ja) 半導体装置、半導体装置の製造方法及び増幅器
JP6561559B2 (ja) 半導体装置及び半導体装置の製造方法
JP2022016950A (ja) 半導体装置
JP2018129339A (ja) 半導体装置、電源装置及び増幅器
JP2018056320A (ja) 半導体装置及び増幅器
JP2018041784A (ja) 半導体装置及び半導体装置の製造方法
JP2014220338A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190527

R150 Certificate of patent or registration of utility model

Ref document number: 6540461

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees