JP2015195288A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2015195288A
JP2015195288A JP2014072821A JP2014072821A JP2015195288A JP 2015195288 A JP2015195288 A JP 2015195288A JP 2014072821 A JP2014072821 A JP 2014072821A JP 2014072821 A JP2014072821 A JP 2014072821A JP 2015195288 A JP2015195288 A JP 2015195288A
Authority
JP
Japan
Prior art keywords
insulating film
field plate
gate electrode
mask
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014072821A
Other languages
English (en)
Other versions
JP2015195288A5 (ja
Inventor
憲 菊池
Ken Kikuchi
憲 菊池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2014072821A priority Critical patent/JP2015195288A/ja
Priority to US14/673,039 priority patent/US9620409B2/en
Publication of JP2015195288A publication Critical patent/JP2015195288A/ja
Publication of JP2015195288A5 publication Critical patent/JP2015195288A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】フィールドプレートとゲート電極との間に発生する容量を低減できる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、窒化物半導体層３上にゲート電極８、ソース電極６およびドレイン電極７を形成する工程と、ゲート電極８を覆い、ゲート電極８の形状を反映した段差１３と、平坦部１４とを表面９ａに有する絶縁膜９を形成する工程と、絶縁膜９上にマスク２０を形成する工程と、段差１３の側面１３ａがその内側に位置し、ゲート電極８の上面８ａ端部がその外側に位置する形状を備え、その深さ方向に向かって広がるオーバーハング形状を有する開口部２０ａをマスク２０に形成する工程と、マスク２０を利用して、段差１３の側面１３ａから平坦部１４に向けて延在するフィールドプレート１０を形成する工程と、を備える。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
無線通信用増幅器等に用いられる窒化物半導体を含むトランジスタ（高電子移動度トランジスタ、ＨＥＭＴともいう）には、ゲート端等に加わる電界を緩和するため、フィールドプレートを設ける技術が知られている。フィールドプレートを設けることにより、ＨＥＭＴに高電圧が印加された際におけるドレイン電流の減少（電流コラプス）等が抑制される。また、フィールドプレートは、ドレイン電極とゲート電極との間のカップリングを遮蔽する効果も有する。例えば特許文献１には、ゲート電極を覆い、当該ゲート電極の形状を反映した段差を表面に有する絶縁膜上に、フィールドプレートが設けられている。
特開２０１２−２５３１８１号公報
上述の特許文献１のようなフィールドプレートが設けられることによって、絶縁膜を介したフィールドプレートとゲート電極との間、及びフィールドプレートとドレイン電極との間に、容量が発生する。この容量によってＨＥＭＴの電気特性が劣化するおそれがあるため、当該容量（特に、フィールドプレートとゲート電極との間に発生する容量）を低減することが求められている。
本発明は、フィールドプレートとゲート電極との間に発生する容量を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
本発明の一側面に係る半導体装置の製造方法は、半導体層上にゲート電極、ソース電極およびドレイン電極を形成する工程と、ゲート電極を覆い、ゲート電極の形状を反映した段差と、段差からドレイン電極までの間に位置する平坦部とを表面に有する絶縁膜を形成する工程と、絶縁膜上にレジストを形成する工程と、絶縁膜の段差の側面がその内側に位置し、ゲート電極の上面端部がその外側に位置する形状を備え、その上面から絶縁膜の段差までの距離が平坦部までの距離よりも近く、その深さ方向に向かって広がるオーバーハング形状を有する窓をレジストに形成する工程と、レジストをマスクとして利用して、絶縁膜上に金属材料を被着させ、段差の側面から平坦部に向けて延在するフィールドプレートを形成する工程と、を備える。
本発明によれば、フィールドプレートとゲート電極との間に発生する容量を低減できる半導体装置及び半導体装置の製造方法を提供できる。
図１は、第１実施形態に係る半導体装置を示す断面図である。 図２の（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造方法を説明する図である。 図３の（ａ），（ｂ）は、第１実施形態に係る半導体装置の製造方法を説明する図である。 図４の（ａ），（ｂ）は、第１実施形態に係る半導体装置の製造方法を説明する図である。 図５の（ａ），（ｂ）は、比較例に係る半導体装置の製造方法を説明する図である。 図６は、比較例に係る半導体装置の一例を説明する図である。 図７は、第１実施形態に係る半導体装置の断面図である。 図８は、第１実施形態における第１変形例に係る半導体装置の断面図を示す。 図９は、第１実施形態における第２変形例に係る半導体装置の断面図を示す。 図１０は、第１実施形態における第３変形例に係る半導体装置の断面図を示す。 図１１は、第１実施形態における第４変形例に係る半導体装置の断面図を示す。 図１２は、第１実施形態における第５変形例に係る半導体装置の断面図を示す。 図１３は、第１実施形態における第６変形例に係る半導体装置の断面図を示す。 図１４は、第１実施形態における第７変形例に係る半導体装置の断面図を示す。 図１５は、第２実施形態に係る半導体装置を示す断面図である。 図１６は、ＨＥＭＴにおける半導体層表面とフィールドプレートとの間の絶縁膜の膜厚とコラプス率の関係を示すグラフである。 図１７の（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造方法を説明する図である。 図１８の（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造方法を説明する図である。 図１９の（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造方法を説明する図である。 図２０は、第２実施形態に係る半導体装置の製造方法を説明する図である。 図２１は、第２実施形態における第１１変形例に係る半導体装置の断面図を示す。 図２２は、第２実施形態における第１２変形例に係る半導体装置の断面図を示す。 図２３は、第２実施形態における第１３変形例に係る半導体装置の断面図を示す。 図２４は、第２実施形態における第１４変形例に係る半導体装置の断面図を示す。 図２５は、第２実施形態における第１５変形例に係る半導体装置の断面図を示す。 図２６は、第２実施形態における第１６変形例に係る半導体装置の断面図を示す。 図２７は、第２実施形態における第１７変形例に係る半導体装置の断面図を示す。
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、半導体層上にゲート電極、ソース電極およびドレイン電極を形成する工程と、ゲート電極を覆い、ゲート電極の形状を反映した段差と、段差からドレイン電極までの間に位置する平坦部とを表面に有する絶縁膜を形成する工程と、絶縁膜上にレジストを形成する工程と、絶縁膜の段差の側面がその内側に位置し、ゲート電極の上面端部がその外側に位置する形状を備え、その上面から絶縁膜の段差までの距離が平坦部までの距離よりも近く、その深さ方向に向かって広がるオーバーハング形状を有する窓をレジストに形成する工程と、レジストをマスクとして利用して、絶縁膜上に金属材料を被着させ、段差の側面から平坦部に向けて延在するフィールドプレートを形成する工程と、を備える半導体装置の製造方法である。
この製造方法では、上に記載したマスクを用いてフィールドプレートを形成することによって、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の上面におけるドレイン電極側の縁よりも、ドレイン電極側に位置することができる。フィールドプレートにおけるゲート電極の上面を覆う部分では、フィールドプレートの効果（ドレイン電極とゲート電極とのカップリングを遮蔽する効果）が得られるが当該効果は小さく、むしろフィールドプレートとゲート電極との間に発生する容量の増大につながる。上記製造方法によれば、ゲート電極の上面を覆わないようにフィールドプレートを形成することができるので、フィールドプレートとゲート電極との間に発生する容量を低減することができる。また、フィールドプレートによってドレイン電極とゲート電極とのカップリングを遮蔽することができる。
また、フィールドプレートのソース電極側における端部の膜厚は、フィールドプレートのドレイン電極側における端部の膜厚よりも厚くてもよい。この場合、ソース電極からドレイン電極に向かう方向において、フィールドプレートのドレイン電極側における端部は、ドレイン電極に向かってその端部の厚みが減少することとなる。これにより、ドレイン電極側における端部とドレイン電極との間に発生する容量を低減することができる。
また、レジストを形成する工程は、絶縁膜上に第１マスクを形成する工程と、第１マスク上に設けられ、第１マスクよりも感光性が低い第２マスクを形成する工程と、第１マスク及び第２マスクに光を照射し、第１マスクの一部及び第２マスクの一部を除去する工程と、を有してもよい。この場合、レジストに上記オーバーハング形状を有する窓を精度よく形成することができる。
本願発明の異なる一実施形態は、半導体層上にゲート電極、ソース電極およびドレイン電極を形成する工程と、ゲート電極を覆い、ゲート電極の形状を反映した段差と、段差からドレイン電極までの間に位置する平坦部とを表面に有する第１の絶縁膜を形成する工程と、第１の絶縁膜の段差および平坦部を含む表面に第１の絶縁膜とエッチングレートの異なる第２の絶縁膜を形成する工程と、第２の絶縁膜の平坦部上における領域の膜厚を減じる工程と、第２の絶縁膜上に、膜厚が減じられた領域上の部分を含み、段差から平坦部の領域にかけて延在するフィールドプレートを形成する工程と、を備える半導体装置の製造方法である。
この製造方法では、第１の絶縁膜における段差からドレイン電極までの間に位置する、第２の絶縁膜の平坦部上における領域の膜厚が減じられる。これにより、フィールドプレートと半導体層との距離を近くし、電流コラプスを低減することができる。また、この製造方法では、フィールドプレートが機能する部分以外の絶縁膜の膜厚を、厚く形成することができる。フィールドプレートにおけるゲート電極の上面を覆う部分では、フィールドプレートを設けることによる効果（ドレイン電極とゲート電極とのカップリングを遮蔽する効果）が得られるが当該効果は小さく、むしろフィールドプレートとゲート電極との間に発生する容量の増大につながる。上記製造方法によれば、フィールドプレートとゲート電極の上面との距離を大きくでき、フィールドプレートとゲート電極との間に発生する容量を低減することができる。また、フィールドプレートによってドレイン電極とゲート電極とのカップリングを遮蔽することができる。
本願発明の異なる一実施形態は、半導体層と、半導体層上に設けられるソース電極と、半導体層上に設けられるドレイン電極と、半導体層上に設けられ、ソース電極とドレイン電極との間に位置するゲート電極と、ゲート電極を覆い、ゲート電極の形状を反映した段差を表面に有する絶縁膜と、絶縁膜上に設けられ、段差の側面であってゲート電極とドレイン電極との間の側面からドレイン電極に向けて延在するフィールドプレートと、を備え、フィールドプレートのソース電極側における端部の膜厚は、フィールドプレートのドレイン電極側における端部の膜厚よりも大きい半導体装置である。
この半導体装置では、ソース電極からドレイン電極に向かう方向において、フィールドプレートのドレイン電極側における一端は、ドレイン電極に向かってその一端の厚みが減少することとなる。これにより、ドレイン電極側における一端とドレイン電極と間に発生する容量を低減することができる。
本願発明の異なる一実施形態は、窒化物半導体層上にゲート電極、ソース電極およびドレイン電極を形成する工程と、ゲート電極を覆い、ゲート電極の形状を反映した段差を表面に有する絶縁膜を形成する工程と、ゲート電極とドレイン電極との間の絶縁膜上に開口部を有するマスクを形成する工程と、マスクを用い、絶縁膜上に、ゲート電極とドレイン電極との間における段差の側面からドレイン電極に向けて延在するフィールドプレートを形成する工程と、を備え、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の頂面におけるドレイン電極側の縁よりも、ドレイン電極側に位置する半導体装置の製造方法である。
この製造方法では、フィールドプレートを形成するために用いるマスクの開口部が、ゲート電極とドレイン電極との間の絶縁膜上に位置する。このマスクを用いてフィールドプレートを形成することによって、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の頂面におけるドレイン電極側の縁よりも、ドレイン電極側に位置することができる。フィールドプレートにおけるゲート電極の頂面を覆う部分では、フィールドプレートの効果に対する寄与が小さく、むしろフィールドプレートとゲート電極との間に発生する容量の増大につながる。上記製造方法によれば、ゲート電極の頂面を覆わないようにフィールドプレートを形成することができるので、フィールドプレートとゲート電極との間に発生する容量を低減することができる。
また、フィールドプレートの一端の端面と、フィールドプレート及び絶縁膜の界面とがなす角度は、鋭角であってもよい。この場合、フィールドプレートの一端の端面と、ゲート電極との間に発生する容量が低減される。したがって、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
また、フィールドプレートのドレイン電極側における他端の端面と、フィールドプレート及び絶縁膜の界面とがなす角度は、鋭角であってもよい。この場合、フィールドプレートの他端の端面と、ドレイン電極との間に発生する容量が低減される。
また、フィールドプレートの一端は、段差の上面に接触していなくてもよい。この場合、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
また、マスクを形成する工程は、絶縁膜上に第１マスクを形成する工程と、第１マスク上に設けられ、第１マスクよりも感光性が低い第２マスクを形成する工程と、開口を有するフォトマスクを介して第１マスク及び第２マスクに光を照射し、第１マスクの一部及び第２マスクの一部を除去する工程と、を有し、窒化物半導体層の厚さ方向において、第１マスクにおける残存部は、ゲート電極に重なっていてもよい。この場合、第１マスクの残存部によって、フィールドプレートを形成する金属原子がゲート電極上に入射されることが抑制される。したがって、フィールドプレートのソース電極側における一端が、ゲート電極の上面におけるドレイン電極側の縁（端部）よりも、ドレイン電極側に位置するように、フィールドプレートを精度よく形成することができる。
本願発明の異なる一実施形態は、窒化物半導体層と、窒化物半導体層上に設けられるソース電極と、窒化物半導体層上に設けられるドレイン電極と、窒化物半導体層上に設けられ、ソース電極とドレイン電極との間に位置するゲート電極と、ゲート電極を覆い、ゲート電極の形状を反映した段差を表面に有する絶縁膜と、絶縁膜上に設けられ、ゲート電極とドレイン電極との間における段差の側面からドレイン電極に向けて延在するフィールドプレートと、を備え、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の上面におけるドレイン電極側の縁よりも、ドレイン電極側に位置する半導体装置である。
この半導体装置では、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の上面におけるドレイン電極側の縁よりも、ドレイン電極側に位置している。フィールドプレートにおけるゲート電極の上面を覆う部分では、フィールドプレートの効果に対する寄与が小さく、むしろフィールドプレートとゲート電極との間に発生する容量の増大につながる。この半導体装置では、ゲート電極の上面を覆わないようにフィールドプレートが設けられているので、フィールドプレートとゲート電極との間に発生する容量を低減することができる。
また、フィールドプレートの一端は、段差の上面に接触していなくてもよい。この場合、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
本願発明の異なる一実施形態は、窒化物半導体層上にゲート電極、ソース電極およびドレイン電極を形成する工程と、ゲート電極を覆い、ゲート電極の形状を反映した段差を表面に有する絶縁膜を形成する工程と、ゲート電極とドレイン電極との間における段差の側面からドレイン電極までの間の絶縁膜の内少なくとも一部の膜厚を薄くする工程と、絶縁膜上に、ゲート電極とドレイン電極との間における段差の側面からドレイン電極に向けて延在するフィールドプレートを形成する工程と、を備える半導体装置の製造方法である。
この製造方法では、ゲート電極とドレイン電極との間における絶縁膜の段差の側面からドレイン電極までの間の絶縁膜の内少なくとも一部の膜厚を薄くする。これにより、フィールドプレートと窒化物半導体層との距離を近くし、電流コラプスを低減することができる。また、この製造方法では、フィールドプレートが機能する部分以外の絶縁膜の膜厚を、厚く形成することができる。フィールドプレートにおけるゲート電極の上面を覆う部分では、フィールドプレートの効果に対する寄与が小さく、むしろフィールドプレートとゲート電極との間に発生する容量の増大につながる。上記製造方法によれば、フィールドプレートとゲート電極の上面との距離を大きくでき、フィールドプレートとゲート電極との間に発生する容量を低減することができる。
また、絶縁膜は、第１絶縁膜と、第１絶縁膜上に設けられ、第１絶縁膜と異なる材料からなる第２絶縁膜と、を有し、絶縁膜の膜厚を薄くする工程は、ゲート電極とドレイン電極との間における段差の側面からドレイン電極までの間の第２絶縁膜の一部を除去することにより、第１絶縁膜の一部を露出する工程を有し、フィールドプレートは、露出された第１絶縁膜の一部上に延在して設けられてもよい。この場合、第１絶縁膜と第２絶縁膜とは互いに異なる材料から構成される。このため、第２絶縁膜の一部をエッチングにて除去する際に、第１絶縁膜をエッチングしないように選択比の高いエッチャントを用いることができる。したがって、第２絶縁膜の一部のみを精度よく除去することができる。
また、絶縁膜は、第１絶縁膜と、第１絶縁膜上に設けられ、第１絶縁膜と異なる材料からなる第２絶縁膜と、第２絶縁膜上に設けられ、第２絶縁膜と異なる材料からなる第３絶縁膜と、を有し、絶縁膜の膜厚を薄くする工程は、ゲート電極とドレイン電極との間における段差の側面からドレイン電極までの間の第３絶縁膜の一部を除去することにより、第２絶縁膜の一部を露出する工程を有し、フィールドプレートは、露出された第２絶縁膜の一部上に延在して設けられてもよい。この場合、第２絶縁膜と第３絶縁膜とは互いに異なる材料から構成される。このため、第３絶縁膜の一部をエッチングにて除去する際に、第２絶縁膜をエッチングしないように選択比の高いエッチャントを用いることができる。したがって、第３絶縁膜の一部のみを精度よく除去することができる。
また、ゲート電極とドレイン電極との間の絶縁膜上に開口部を有するマスクを形成する工程を更に有し、フィールドプレートは、マスクを用いて形成され、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の上面におけるドレイン電極側の縁よりも、ドレイン電極側に位置してもよい。この場合、フィールドプレートを形成するために用いるマスクの開口部が、ゲート電極とドレイン電極との間の絶縁膜上に位置する。このマスクを用いてフィールドプレートを形成することによって、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の上面におけるドレイン電極側の縁よりも、ドレイン電極側に位置することができる。したがって、上記製造方法によれば、ゲート電極の上面を覆わないようにフィールドプレートを形成することができるので、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
また、フィールドプレートの一端の端面と、フィールドプレート及び絶縁膜の界面とがなす角度は、鋭角であってもよい。この場合、フィールドプレートの一端の端面と、ゲート電極との間に発生する容量が低減される。したがって、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
また、フィールドプレートのドレイン電極側における他端の端面と、フィールドプレート及び絶縁膜の界面とがなす角度は、鋭角であってもよい。この場合、フィールドプレートの他端の端面と、ドレイン電極との間に発生する容量が低減される。
また、フィールドプレートの一端は、段差の上面に接触していなくてもよい。この場合、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
また、マスクを形成する工程は、絶縁膜上に第１マスクを形成する工程と、第１マスク上に設けられ、第１マスクよりも感光性が低い第２マスクを形成する工程と、開口を有するフォトマスクを介して第１マスク及び第２マスクに光を照射し、第１マスクの一部及び第２マスクの一部を除去する工程と、を有し、窒化物半導体層の厚さ方向において、第１マスクにおける残存部は、ゲート電極に重なっていてもよい。この場合、第１マスクの残存部によって、フィールドプレートを形成する金属原子がゲート電極上に入射されることが抑制される。したがって、フィールドプレートのソース電極側における一端が、ゲート電極の上面におけるドレイン電極側の縁よりも、ドレイン電極側に位置するように、フィールドプレートを精度よく形成することができる。
本願発明の異なる一実施形態は、窒化物半導体層と、窒化物半導体層上に設けられるソース電極と、窒化物半導体層上に設けられるドレイン電極と、窒化物半導体層上に設けられ、ソース電極とドレイン電極との間に位置するゲート電極と、ゲート電極を覆い、ゲート電極の形状を反映した段差を表面に有する絶縁膜と、絶縁膜上に設けられ、段差の側面であってゲート電極とドレイン電極との間の側面からドレイン電極に向けて延在するフィールドプレートと、を備え、ゲート電極とドレイン電極との間における側面からドレイン電極までの間の絶縁膜の内少なくとも一部の膜厚が、絶縁膜の他の部分の膜厚よりも薄くなっている半導体装置である。
この半導体装置では、ゲート電極とドレイン電極との間における絶縁膜の段差の側面からドレイン電極までの間の絶縁膜の内少なくとも一部の膜厚が、絶縁膜の他の部分の膜厚よりも薄くなっている。これにより、フィールドプレートと窒化物半導体層との距離を近くし、電流コラプスを低減することができる。また、この半導体装置では、フィールドプレートが機能する部分以外の絶縁膜の膜厚を厚くできる。フィールドプレートにおけるゲート電極の上面を覆う部分では、フィールドプレートの効果に対する寄与が小さく、むしろフィールドプレートとゲート電極との間に発生する容量の増大につながる。上記半導体装置ではフィールドプレートとゲート電極の上面との距離を大きくでき、フィールドプレートとゲート電極との間に発生する容量を低減することができる。
また、絶縁膜は、第１絶縁膜と、第１絶縁膜上に設けられ、第１絶縁膜と異なる材料からなる第２絶縁膜と、を有し、絶縁膜の少なくとも一部は、第２絶縁膜が除去された領域であり、フィールドプレートは、領域上に延在して設けられてもよい。この場合、第１絶縁膜と第２絶縁膜とは互いに異なる材料から構成される。このため、第１絶縁膜がエッチングされにくいエッチャントを用いて、第２絶縁膜の一部を除去することができる。したがって、第２絶縁膜の一部のみが精度よく除去された半導体装置が提供できる。
また、絶縁膜は、第１絶縁膜と、第１絶縁膜上に設けられ、第１絶縁膜と異なる材料からなる第２絶縁膜と、第２絶縁膜上に設けられ、第２絶縁膜と異なる材料からなる第３絶縁膜と、を備え、絶縁膜の少なくとも一部は、第３絶縁膜が除去された領域であり、フィールドプレートは、領域上に延在して設けられてもよい。この場合、第２絶縁膜と第３絶縁膜とは互いに異なる材料から構成される。このため、第２絶縁膜がエッチングされにくいエッチャントを用いて、第３絶縁膜の一部を除去することができる。したがって、第３絶縁膜の一部のみが精度よく除去された半導体装置が提供できる。
また、ソース電極からドレイン電極に向かう方向において、フィールドプレートのソース電極側における一端は、ゲート電極の上面におけるドレイン電極側の縁よりも、ドレイン電極側に位置してもよい。この場合、ゲート電極の上面を覆わないようにフィールドプレートが設けられているので、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
また、フィールドプレートの一端は、段差の上面に接触していなくてもよい。この場合、フィールドプレートとゲート電極との間に発生する容量を一層低減することができる。
また、窒化物半導体層の厚さ方向において、フィールドプレートのドレイン電極側における他端は、絶縁膜の少なくとも一部に重なっていてもよい。この場合、フィールドプレートの他端は、絶縁膜の薄くなった部分上に位置する。これにより、ソース電極からドレイン電極に向かう方向から見て、フィールドプレートの他端側がドレイン電極に対向する面積が小さくなる。したがって、フィールドプレートとドレイン電極との間に発生する容量を低減することができる。
［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す断面図である。図１に示されるように、半導体装置であるトランジスタ１は、基板２、窒化物半導体層（半導体層）３、電子供給層４、キャップ層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜９、及びフィールドプレート１０を備えている。トランジスタ１はＨＥＭＴである。窒化物半導体層３と電子供給層４との界面に２次元電子ガス（２ＤＥＧ）が生じることにより、チャネル領域が形成される。
基板２は、結晶成長用の基板である。基板２として、例えばＳｉ基板、ＳｉＣ基板、サファイア基板、又はダイヤモンド基板が挙げられる。
窒化物半導体層３は、基板２の表面２ａからエピタキシャル成長した層である。窒化物半導体層３の表面３ａ付近は、チャネル領域として機能する。窒化物半導体層３は、例えばＧａＮ層である。窒化物半導体層３の膜厚は、例えば３００〜１６００ｎｍである。
電子供給層４は、窒化物半導体層３上にエピタキシャル成長した層である。電子供給層４の膜厚は、例えば１０〜３０ｎｍである。電子供給層４は、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、又はＩｎＡｌＧａＮ層等である。電子供給層４は、ｎ型化していてもよい。
キャップ層５は、電子供給層４上にエピタキシャル成長した層である。キャップ層５の膜厚は、例えば３〜１０ｎｍである。キャップ層５は、窒化物半導体層であり、例えばＧａＮ層である。キャップ層５は、ｎ型化していてもよい。
ソース電極６及びドレイン電極７は、キャップ層５上に設けられている。ソース電極６及びドレイン電極７は、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を有する。この場合、キャップ層５とＴｉ層とが互いに接触している。Ａｌ層は、窒化物半導体層３の厚さ方向（以下、方向Ｄ２とする）において、Ｔｉ層によって挟まれていてもよい。
ゲート電極８は、キャップ層５上であって、ソース電極６及びドレイン電極７の間に設けられている。ゲート電極８は、例えばニッケル（Ｎｉ）層と白金（Ｐｔ）層と金（Ａｕ）層との積層構造を有する。ゲート電極８は、絶縁膜９によって覆われている。
絶縁膜９は、第１絶縁膜１１及び第２絶縁膜１２を有しており、キャップ層５等を保護する。第１絶縁膜１１には開口１１ａが設けられている。当該開口１１ａ内にはゲート電極８が設けられている。第２絶縁膜１２は、ゲート電極８の上面８ａ及び側面８ｂを覆うように設けられている。したがって、絶縁膜９の表面９ａには、ゲート電極８の形状を反映した段差１３と、段差１３からドレイン電極７までの間に位置する平坦部１４とが設けられている。第１絶縁膜１１及び第２絶縁膜１２は、例えば窒化ケイ素（ＳｉＮ）膜、酸化ケイ素（ＳｉＯｘ）膜、酸化窒化ケイ素（ＳｉＯＮ）膜、又は酸化アルミニウム（ＡｌＯｘ）膜等から構成されている。第１絶縁膜１１の膜厚は、例えば２０〜３００ｎｍである。第２絶縁膜１２の膜厚は、例えば５０〜８００ｎｍである。
フィールドプレート１０は、例えば、基板２側からＮｉ層とＡｕ層との積層構造、又は基板２側からＴｉ層とＡｕ層との積層構造を有する金属層である。フィールドプレート１０は、ドレイン電極７とゲート電極８との間であって、絶縁膜９上に設けられている。具体的には、フィールドプレート１０は、ゲート電極８とドレイン電極７との間における絶縁膜９の段差１３の側面１３ａからドレイン電極７に向けて延在している。上記形状を有するフィールドプレート１０が設けられることによって、ゲート電極８とドレイン電極７との間のカップリングを遮蔽し、ゲート電極８の端部においての電界集中を緩和することができる。フィールドプレート１０の膜厚は、例えば０．１〜１．０μｍである。フィールドプレート１０とゲート電極８の側面８ｂとの間には、容量Ｃ１が生じる。また、フィールドプレート１０とドレイン電極７との間には、容量Ｃ２が生じる。
ソース電極６からドレイン電極７に向かう方向（以下、方向Ｄ１とする）において、フィールドプレート１０のソース電極６側における一端１０ａは、ゲート電極８の上面８ａにおけるドレイン電極７側の縁（端部又は上面端部）８ｃよりも、ドレイン電極７側に位置している。フィールドプレート１０の一端１０ａの端面１０ａ１と、フィールドプレート１０及び絶縁膜９の界面Ｉ１とがなす角度θ１は、鋭角になっている。また、方向Ｄ１において、フィールドプレート１０のドレイン電極７側における他端１０ｂの端面１０ｂ１は、ドレイン電極７とゲート電極８との間における平坦部１４上に位置する。フィールドプレート１０の他端１０ｂの端面１０ｂ１と、界面Ｉ１とがなす角度θ２は、鋭角になっている。方向Ｄ１において、平坦部１４上に位置するフィールドプレート１０の長さは、例えば０．３〜１．７μｍである。フィールドプレート１０の一端１０ａは、絶縁膜９の段差１３の上面１３ｂに接触していなくてもよい。
フィールドプレート１０とソース電極６とは、電気的に接続されている。つまり、フィールドプレート１０は、ソース電極６と同じ電位を有する。したがって、ソース電極６とドレイン電極７との間に発生する容量は、フィールドプレート１０とドレイン電極７との間に発生する容量も含むものとする。また、ソース電極６とゲート電極８との間に発生する容量は、フィールドプレート１０とゲート電極８との間に発生する容量も含むものとする。なお、フィールドプレート１０は、電気的に浮遊していてもよい。
次に、図２〜図４を用いながら第１実施形態に係る半導体装置の製造方法を説明する。図２の（ａ）〜（ｃ）、図３の（ａ），（ｂ）及び図４の（ａ），（ｂ）は、第１実施形態に係る半導体装置の製造方法を説明する図である。
まず、図２の（ａ）に示されるように、第１ステップとして、基板２、窒化物半導体層３、電子供給層４、キャップ層５、ソース電極６、ドレイン電極７、ゲート電極８、及び絶縁膜９を有するトランジスタ１ａを形成する。例えば有機金属気相成長法（以下、ＯＭＶＰＥ（Organometallic Vapor Phase Epitaxy）法とする）によって、窒化物半導体層３、電子供給層４及びキャップ層５を基板２上に順番に形成する。例えば真空蒸着法によって、ソース電極６、ドレイン電極７、及びゲート電極８をキャップ層５上（窒化物半導体層上）に形成する。ソース電極６及びドレイン電極７は、例えば、基板２側からＮｉ層とＰｔ層とＡｕ層とから構成される積層構造を有する。ゲート電極８は、例えば、基板２側からＴｉ層とＡｌ層とから構成される積層構造を有する。例えば化学気相成長法（以下、ＣＶＤ（Chemical Vapor Deposition）法とする）によって、絶縁膜９の第１絶縁膜１１及び第２絶縁膜１２を、ゲート電極８を覆うように形成する。第１絶縁膜１１及び第２絶縁膜１２は、例えばＳｉＮ膜である。絶縁膜９の表面９ａに、ゲート電極８の形状を反映した段差１３と平坦部１４（段差１３からドレイン電極７までの間の領域を指す）とが設けられる。
次に、図２の（ｂ）に示されるように、第２ステップとして、マスク（レジスト）２０として第１マスク２１及び第２マスク２２を、トランジスタ１ａ上に順番に設ける。第１マスク２１及び第２マスク２２はポジ型のレジストマスクであり、種々の塗布法（例えばインクジェット法等）によって設けられる。第１マスク２１の厚さは例えば１２００μｍとし、第２マスク２２の厚さは例えば６００μｍとする。第１マスク２１の厚さは、少なくともゲート電極８の厚さと、後述するフィールドプレート１０の厚さと、の合計よりも大きければよい。第２マスク２２の感光性が第１マスク２１の感光性よりも低くなるように、第１マスク２１及び第２マスク２２を構成する材料を選択する。
次に、図２の（ｃ）に示されるように、第３ステップとして、例えばフォトリソグラフィによってマスク２０に開口部２０ａを設ける。具体的には、第１マスク２１に横に広がった開口部２１ａを設けると共に、第２マスク２２に窓２２ａを設ける。第２マスク２２の窓２２ａは、ドレイン電極７とゲート電極８との間の絶縁膜９の段差１３上に設けられる。方向Ｄ２から見て、窓２２ａは、絶縁膜９の段差１３における上面１３ｂに重ならない。段差１３の側面１３ａは、窓２２ａの内側に位置し、ゲート電極８の上面８ａの縁（上面端部）８ｃは、窓２２ａの外側に位置している。例えば開口を有するフォトマスクを介して第１マスク２１及び第２マスク２２に光を照射し、第１マスク２１及び第２マスク２２に光反応領域を形成する。当該光反応領域を除去することによって、開口部２１ａ，窓２２ａを形成する。これにより、開口部２０ａ（特に窓２２ａ）は、方向Ｄ２から見てオーバーハング形状を有している。当該光反応領域は、第１マスク２１及び第２マスク２２における光が照射される位置（光照射位置）から等方的に進む。このため、方向Ｄ１において、第１マスク２１の開口部２１ａにおけるソース電極６側の縁２１ａ１が、段差１３の上面１３ｂ上に位置し、第１マスク２１の開口部２１ａにおけるドレイン電極７側の縁２１ａ２が、平坦部１４上に位置するように、光反応領域を形成することが好ましい。第２マスク２２の表面２２ｂに相当する窓２２ａの上面２０ｂから絶縁膜９の段差１３までの距離は、窓２２ａの上面２０ｂから絶縁膜９の平坦部１４までの距離よりも小さい。また、上述のように第１マスク２１の感光性は第２マスク２２よりも高い。このため、方向Ｄ２において、第１マスク２１の開口部２１ａの面積は、第２マスク２２の窓２２ａの面積よりも大きくなる。なお、方向Ｄ２において、第１マスク２１における残存部２１ｂは、ゲート電極８の上面８ａに重なっている。当該残存部２１ｂは、ゲート電極８の上面８ａにおける縁８ｃに重なってもよい。なお、方向Ｄ１における第２マスク２２の窓２２ａの幅は、例えば０．１〜１．５μｍである。以上より、マスク２０の開口部２０ａ（開口部２１ａ、窓２２ａ）は、露光感度がそれぞれ異なる第１マスク２１及び第２マスク２２から形成され、オーバーハング形状を有している。さらに開口部２０ａは、図２の（ｃ）に示されるように、その内部に高さが異なる領域も有しており、ゲート電極８とドレイン電極７との間における絶縁膜９の段差１３及び平坦部１４の上に配置され形成されている。
次に、図３の（ａ）に示されるように、第４ステップとして、マスク２０を用いて絶縁膜９上に金属材料を被着させ、段差１３の側面１３ａから平坦部１４に向けて延在するフィールドプレート１０を形成する。具体的には、第１マスク２１の開口部２１ａ及び第２マスク２２の窓２２ａを介して、ドレイン電極７とゲート電極８との間における絶縁膜９の段差１３の側面１３ａからドレイン電極７に向けて延在するフィールドプレート１０を形成する。例えば真空蒸着法によって蒸着源である金属材料を蒸発させ、絶縁膜９上に被着させることにより、フィールドプレート１０を形成する。また、フィールドプレート１０を形成しない金属２３は、第２マスク２２上に堆積する。フィールドプレート１０は、例えばＮｉ層とＡｕ層とから構成される積層構造を有する。
次に、図３の（ｂ）に示されるように、第５ステップとして、マスク２０を除去する。例えば、トランジスタ１から第１マスク２１をリフトオフ（剥離）することによって、第１マスク２１及び第２マスク２２を除去する。この際、第２マスク２２上に堆積された金属２３は、マスク２０と同時に除去される。以上によって、トランジスタ１を形成する。
トランジスタ１の形成後、図４の（ａ）に示されるように、第６ステップとして、トランジスタ１上に絶縁膜２４を形成してもよい。これにより、フィールドプレート１０の短絡及び酸化等が抑制される。絶縁膜２４は、例えばＣＶＤ法によって形成されるＳｉＮ膜である。また、図４の（ｂ）に示されるように、第７ステップとして、ソース電極６に接続される配線２５と、ドレイン電極７に接続される配線２６とを設けてもよい。絶縁膜２４の一部を除去することによって露出されたソース電極６上に、配線２５を設けてもよい。同様に、絶縁膜２４の一部を除去することによって露出されたドレイン電極７上に、配線２６を設けてもよい。配線２５，２６は、例えば厚さが３〜５μｍのＡｕ層である。配線２５，２６は、例えば真空蒸着法、スパッタリング、又はメッキ等により形成される。フィールドプレート１０がソース電極６に接続されるように、配線２５が形成されてもよい。
次に、図５〜図７を用いながら、第１実施形態に係る半導体装置の製造方法の作用効果について説明する。図５の（ａ），（ｂ）は、比較例に係る半導体装置の製造方法を説明する図である。図６は、比較例に係る半導体装置の一例を説明する図である。図６は、図５の（ａ）に示される半導体装置と同一である。図７は、第１実施形態に係る半導体装置の断面図である。
図５の（ａ），（ｂ）に示されるように、比較例に係る半導体装置の製造方法においては、第１マスク３１には、絶縁膜９の段差１３が露出されるように開口部３１ａが設けられている。また、方向Ｄ２から見て絶縁膜９の段差１３における上面１３ｂに第２マスク３２が重なるように、第２マスク３２の窓３２ａが設けられている。したがって、比較例に係る半導体装置の製造方法においては、ゲート電極８の上面８ａの少なくとも一部を覆うようにフィールドプレート３３を形成する。この場合、例えば図６に示されるように、フィールドプレート３３と、ゲート電極８の上面８ａとの間には、容量Ｃ３が生じる。
図５の（ａ）に示されるフィールドプレート３３の形状と、図５の（ｂ）に示されるフィールドプレート３４の形状とは、互いに異なっている。これは、上述のように真空蒸着法によってフィールドプレート３３，３４が形成されているためである。真空蒸着法によって蒸発した金属材料の原子は直進性が高くなる。ウェハ上に半導体装置が形成されている時、蒸着源と半導体装置との位置関係及びウェハの傾きに依存して、蒸着源から半導体装置に向かって直進する金属原子の方向は異なる。例えばウェハ内のトランジスタ１ｂ，１ｃの位置が異なる場合、図５の（ａ），（ｂ）に示されるように、金属原子が蒸着源から直進する方向Ｍ１，Ｍ２が互いに異なる。したがって、図５の（ａ），（ｂ）に示されるように、形成されるフィールドプレート３３、３４の形状にばらつきが生じる。特に、フィールドプレート３３におけるソース電極６側の一端３３ａ、及びフィールドプレート３４におけるソース電極６側の一端３４ａの位置のばらつきが大きくなる。
一方、図７に示されるように、第１実施形態に係る半導体装置の製造方法では、方向Ｄ１において、第２マスク２２の窓２２ａにおけるソース電極６側の縁２２ａ１と、ゲート電極８におけるドレイン電極７側の縁８ｄとの各々は、例えば方向Ｄ２に沿った点線Ｌに重なるように形成されている。第２マスク２２の窓２２ａにおけるドレイン電極７側の縁２２ａ２は、ドレイン電極７と、段差１３の側面１３ａとの間の絶縁膜９上に位置している。また、方向Ｄ１において、第１マスク２１の開口部２１ａにおけるソース電極６側の縁２１ａ１は、第２マスク２２の縁２２ａ１よりもソース電極６側に位置している。方向Ｄ１において、第１マスク２１の開口部２１ａにおけるドレイン電極７側の縁２１ａ２は、第２マスク２２の縁２２ａ２よりもドレイン電極７側に位置している。この結果、窓２２ａの上面２０ｂから絶縁膜９の平坦部１４までの方向Ｄ２における距離は、窓２２ａの上面２０ｂから絶縁膜９の段差１３までの方向Ｄ２における距離（ソース電極６側の縁２１ａ１の高さ）よりも大きくなる。このため、フィールドプレート１０のドレイン電極７側の端部ｅ１の膜厚は、ドレイン電極７側に向かって小さくなる。これにより、フィールドプレート１０の端面１０ｂ１とドレイン電極７とが対向する領域の面積が小さくなるため、それらの間の容量を低減することができる。また、結果としてフィールドプレート１０のソース電極６側における端部ｅ２の膜厚は、フィールドプレート１０のドレイン電極７側における端部ｅ１の膜厚よりも大きくなる。
また、窓２２ａの上面２０ｂから段差１３までの方向Ｄ２における距離は、窓２２ａの上面２０ｂから絶縁膜９の平坦部１４までの方向Ｄ２における距離よりも小さい。この領域においては、蒸着時において窓２２ａから入射する金属原子が、窓２２ａに対して忠実に被着される。このため、方向Ｄ２において、段差１３付近におけるフィールドプレート１０は、ゲート電極８の上面８ａとオーバーラップしないよう厳密に制御することができる。
以上に説明したように、第１実施形態に係る半導体装置の製造方法によれば、上述に示したマスク２０を用いてフィールドプレート１０を形成することによって、方向Ｄ１において、フィールドプレート１０のソース電極６側における一端１０ａは、ゲート電極８の上面８ａにおけるドレイン電極７側の縁８ｃよりも、ドレイン電極７側に位置することができる。フィールドプレートにおけるゲート電極の上面を覆う部分では、フィールドプレートを設けることによる効果（ドレイン電極とゲート電極とのカップリングを遮蔽する効果）が得られるが当該効果は小さく、むしろフィールドプレートとゲート電極との間に発生する容量の増大につながる。本実施形態によれば、ゲート電極８の上面８ａを覆わないようにフィールドプレート１０を形成することができるので、フィールドプレート１０とゲート電極８との間に発生する容量を低減することができる。また、フィールドプレート１０によってドレイン電極７とゲート電極８とのカップリングを遮蔽することができる。
また、フィールドプレート１０のソース電極６側における端部ｅ２の膜厚は、フィールドプレート１０のドレイン電極７側における端部ｅ１の膜厚よりも厚くてもよい。この場合、方向Ｄ１において、フィールドプレート１０のドレイン電極７側における端部ｅ１は、ドレイン電極７に向かってその端部ｅ１の厚みが減少することとなる。これにより、ドレイン電極７側におけるフィールドプレート１０の端部ｅ１とドレイン電極７との間に発生する容量を低減することができる。
また、フィールドプレート１０の一端１０ａの端面１０ａ１と、フィールドプレート１０及び絶縁膜９の界面Ｉ１とがなす角度θ１は、鋭角であってもよい。この場合、フィールドプレート１０の一端１０ａの端面１０ａ１と、ゲート電極８との間に発生する容量が低減される。したがって、フィールドプレート１０とゲート電極８との間に発生する容量を一層低減することができる。
また、フィールドプレート１０のドレイン電極７側における他端１０ｂの端面１０ｂ１と、フィールドプレート１０及び絶縁膜９の界面Ｉ１とがなす角度θ２は、鋭角であってもよい。この場合、フィールドプレート１０の他端１０ｂの端面１０ｂ１と、ドレイン電極７との間に発生する容量が低減される。
また、フィールドプレート１０の一端１０ａは、段差１３の上面１３ｂに接触していなくてもよい。この場合、フィールドプレート１０とゲート電極８との間に発生する容量を一層低減することができる。
また、マスク２０を形成する工程は、絶縁膜９上に第１マスク２１を形成する工程と、第１マスク２１上に設けられ、第１マスク２１よりも感光性が低い第２マスク２２を形成する工程と、開口を有するフォトマスクを介して第１マスク２１及び第２マスク２２に光を照射し、第１マスク２１の一部及び第２マスク２２の一部を除去する工程と、を有し、方向Ｄ２において、第１マスク２１における残存部２１ｂは、ゲート電極８に重なっていてもよい。この場合、第１マスク２１の残存部２１ｂによって、フィールドプレート１０を形成する金属原子がゲート電極８上に入射されることが抑制される。したがって、フィールドプレート１０の一端１０ａが、ゲート電極８の上面８ａにおける縁８ｃよりも、ドレイン電極７側に位置するように、フィールドプレート１０を精度よく形成することができる。また、マスク２０に上記オーバーハング形状を有する窓２２ａ（又は開口部２０ａ）を精度よく形成することができる。
図８は、第１実施形態における第１変形例に係る半導体装置の断面図を示す。図８に示されるように、トランジスタ１Ａにおいて、ソース電極６及びドレイン電極７の各々は、電子供給層４にオーミック接触するように設けられている。この場合、ソース電極６及びドレイン電極７の各々が設けられる前に、キャップ層５Ａの一部は除去される。キャップ層５Ａの一部は、例えばレジストマスクを用いて除去される。この場合であっても、第１実施形態に係る半導体装置と同等の効果を奏する。さらに、ソース電極６及びドレイン電極７の各々における接触抵抗が低減される。したがって、一層良好な電気特性を有する半導体装置が提供される。
図９は、第１実施形態における第２変形例に係る半導体装置の断面図を示す。図９に示されるように、トランジスタ１Ｂにおいて、電子供給層４上にキャップ層５が設けられていない。このため、ソース電極６及びドレイン電極７の各々が電子供給層４にオーミック接触されるように設けられている。また、ゲート電極８が電子供給層４に直接接触するように設けられている。この場合であっても、第１実施形態と同等の効果を奏する。さらに、ソース電極６及び電子供給層４の間の接触抵抗と、ドレイン電極７及び電子供給層４の間の接触抵抗とが低減され、高周波特性が向上した半導体装置が提供される。
図１０は、第１実施形態における第３変形例に係る半導体装置の断面図を示す。図１０に示されるように、トランジスタ１Ｃにおいて、キャップ層５上の一部に絶縁膜４１が設けられている。このため、ゲート電極８は、絶縁膜４１上に設けられている。絶縁膜４１は、例えば窒化ケイ素（ＳｉＮ）膜、酸化ケイ素（ＳｉＯｘ）膜、酸化窒化ケイ素（ＳｉＯＮ）膜、酸化アルミニウム（ＡｌＯｘ）膜、窒化アルミニウム（ＡｌＮ）膜、酸化ハフニウム（ＨｆＯ２）膜、又は酸化マグネシウム（ＭｇＯ）膜等である。この場合であっても、第１実施形態と同等の効果を奏する。さらに、絶縁膜４１によってゲート電極８と他の膜との短絡とを防ぐことにより、信頼性の高い半導体装置が提供される。
図１１は、第１実施形態における第４変形例に係る半導体装置の断面図を示す。図１１に示されるように、トランジスタ１Ｄにおいて、基板２と窒化物半導体層３との間には、バッファ層４２が設けられている。バッファ層４２は、例えばＡｌＧａＮ層である。この場合であっても、第１実施形態と同等の効果を奏する。さらに、バッファ層４２が設けられることによって、トランジスタ１Ｄの短チャネル効果が抑制される。したがって、トランジスタ１Ｄのゲート長を短くすることができ、高周波特性が向上した半導体装置が提供される。
図１２は、第１実施形態における第５変形例に係る半導体装置の断面図を示す。図１２に示されるように、トランジスタ１Ｅにおいて、方向Ｄ２から見て、キャップ層５Ｂのゲート電極８と接触する部分には、窪み４３が形成されている。当該窪み４３には、ゲート電極８が充填されている。この場合であっても、第１実施形態と同等の効果を奏する。さらに、窪み４３が設けられることによって、ゲート端における電界が緩和されると共に、高周波特性が向上した半導体装置が提供される。なお、窪み４３は、方向Ｄ２においてキャップ層５Ｂを貫通する開口部であってもよい。この場合、ゲート電極８は電子供給層４に接触する。
図１３は、第１実施形態における第６変形例に係る半導体装置の断面図を示す。図１３に示されるように、トランジスタ１Ｆにおいて、方向Ｄ２から見て、キャップ層５Ｃのゲート電極８と重なる領域及びその周辺には、窪み４４が形成されている。当該窪み４４には、ゲート電極８及び第１絶縁膜１１が充填されている。この場合であっても、第１実施形態と同等の効果を奏する。さらに、窪み４４が設けられることによって、ゲート端における電界が緩和され、高周波特性が向上すると共に、耐圧が向上した半導体装置が提供される。なお、窪み４４は、方向Ｄ２においてキャップ層５Ｃを貫通する開口部であってもよい。この場合、ゲート電極８は電子供給層４に接触する。
図１４は、第１実施形態における第７変形例に係る半導体装置の断面図を示す。図１４に示されるように、トランジスタ１Ｇにおいて、方向Ｄ２から見て、窒化物半導体層３、電子供給層４、及びキャップ層５におけるソース電極６と重なる領域及びその周辺には、ｎ＋領域４５が形成されている。同様に、方向Ｄ２から見て、窒化物半導体層３、電子供給層４、及びキャップ層５におけるドレイン電極７と重なる領域及びその周辺には、ｎ＋領域４６が形成されている。ｎ＋領域４５，４６は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のドーパントが、窒化物半導体層３、電子供給層４、及びキャップ層５における他の領域よりも高い濃度にて含有されている領域である。この場合であっても、第１実施形態と同等の効果を奏する。さらに、ｎ＋領域４５，４６が設けられることによって、ソース電極６及びドレイン電極７の各々における接触抵抗が低減される。なお、ｎ＋領域４５，４６は、キャップ層５のみに設けられてもよく、電子供給層４及びキャップ層５のみに設けられてもよい。
（第２実施形態）
図１５は、第２実施形態に係る半導体装置を示す断面図である。図１５に示されるように、半導体装置であるトランジスタ１０１は、基板２、窒化物半導体層３、電子供給層４、キャップ層５、ソース電極６、ドレイン電極７、ゲート電極８、絶縁膜１０９、及びフィールドプレート１１０を備えている。
絶縁膜１０９は、第１絶縁膜１１、第２絶縁膜１２、及び第３絶縁膜１１１を有しており、キャップ層５等を保護する。第３絶縁膜１１１は、第２絶縁膜１２を覆うように設けられている。したがって、絶縁膜１０９の表面１０９ａには、ゲート電極８の形状を反映した段差１１３が設けられている。ゲート電極８とドレイン電極７との間における第３絶縁膜１１１には、第３絶縁膜１１１が除去された領域である開口部１１１ａが設けられている。すなわち、ゲート電極８とドレイン電極７との間における段差１１３の側面１１３ａからドレイン電極７までの間の絶縁膜１０９の内少なくとも一部（平坦部１１４上における領域）１０９ｂの膜厚は、他の絶縁膜１０９の他の部分の膜厚よりも薄くなっている。
第３絶縁膜１１１は、例えば窒化ケイ素（ＳｉＮ）膜、酸化ケイ素（ＳｉＯｘ）膜、酸化窒化ケイ素（ＳｉＯＮ）膜、又は酸化アルミニウム（ＡｌＯｘ）膜等である。第２絶縁膜１２と第３絶縁膜１１１とは、互いに異なる材料から構成される。したがって、同一のエッチャントを用いた場合、第２絶縁膜１２と第３絶縁膜１１１とのエッチングレートは互いに異なる。第３絶縁膜１１１の膜厚は、例えば５０〜８００ｎｍである。また、第１絶縁膜１１と第２絶縁膜１２とは、互いに異なる材料から構成されている。したがって、同一のエッチャントを用いた場合、第１絶縁膜１１と第２絶縁膜１２とのエッチングレートは互いに異なる。第１絶縁膜１１と第３絶縁膜１１１とは、互いに同一の材料から構成されてもよい。
フィールドプレート１１０は、ソース電極６とドレイン電極７との間であって、絶縁膜１０９上に設けられている。具体的には、フィールドプレート１１０は、絶縁膜１０９の段差１１３の上面１１３ｂ上からドレイン電極７に向けて延在している。また、フィールドプレート１１０は、絶縁膜１０９の内少なくとも一部１０９ｂ上に延在して設けられている。つまり、フィールドプレート１１０は、第３絶縁膜１１１の除去された領域である開口部１１１ａ内に延在して設けられている。フィールドプレート１１０は、第１実施形態のフィールドプレート１０と同一の積層構造を有している。
方向Ｄ１において、フィールドプレート１１０のソース電極６側における一端１１０ａは、ゲート電極８の上面８ａにおけるドレイン電極７側の縁８ｃよりも、ソース電極６側に位置している。方向Ｄ１において、フィールドプレート１１０のドレイン電極７側における他端１１０ｂは、第３絶縁膜１１１上に位置している。具体的には、フィールドプレート１１０の他端１１０ｂは、絶縁膜１０９の内少なくとも一部１０９ｂ（第３絶縁膜１１１における開口部１１１ａに重なる第２絶縁膜１２の平坦部１１４）よりもドレイン電極７側に位置している。
図１６は、ＨＥＭＴにおける半導体層表面とフィールドプレートとの間の絶縁膜の膜厚とコラプス率の関係を示すグラフである。図１６におけるＨＥＭＴとして、図１５に示されるトランジスタ１０１が用いられる。コラプス率とは、電流コラプスの程度を示す指標である。第２実施形態におけるコラプス率は、ストレス印加を行った後に測定したトランジスタ１０１のドレイン電流値を、ストレス印加を行わずに測定したトランジスタ１０１のドレイン電流値で除すことによって算出される。第２実施形態におけるストレス印加とは、或る時間の間トランジスタ１０１に対してゲート電圧Ｖｇを−４Ｖ印加すると共に、ドレイン電圧Ｖｄを５０Ｖ印加することである。コラプス率が１００％に近いほど、高電圧動作の際にトランジスタ１０１のドレイン電流の減少量が小さくなる。
図１６に示されるように、絶縁膜１０９の厚さが薄いほど、コラプス率が１００％に近い値となっている。しかしながら、絶縁膜１０９の厚さを薄くするほど、ゲート電極８とフィールドプレート１１０との間に発生する容量が大きくなる。このため、ゲート電極８とフィールドプレート１１０との間（特にゲート電極８の上面８ａ及び側面８ｂ）における絶縁膜１０９の厚さを大きくすることが好ましい。また、キャップ層５とフィールドプレート１１０との間における絶縁膜１０９の厚さを小さくすることが好ましい。図１５に示されるように、第３絶縁膜１１１において、ゲート電極８とドレイン電極７との間には開口部１１１ａが設けられている。当該開口部１１１ａ内には、フィールドプレート１１０が設けられている。したがって、上記構造を備えるトランジスタ１０１によれば、フィールドプレート１１０とキャップ層５との距離を近くすると共に、フィールドプレート１１０が機能する部分以外の絶縁膜１０９の膜厚を厚くできる。この場合、コラプス率を１００％に近づけると共に、フィールドプレート１１０とゲート電極８との間に発生する容量を低減できる。
次に、図１７〜図２０を用いながら第２実施形態に係る半導体装置の製造方法を説明する。図１７の（ａ）〜（ｃ）、図１８の（ａ）〜（ｃ）、図１９の（ａ）〜（ｃ）、及び図２０は、第２実施形態に係る半導体装置の製造方法を説明する図である。
まず、図１７の（ａ）に示されるように、第１ステップとして、基板２、窒化物半導体層３、電子供給層４、キャップ層５、ソース電極６、ドレイン電極７、ゲート電極８、第１絶縁膜１１及び第２絶縁膜１２を有するトランジスタ１ａを形成する。第２実施形態における第１絶縁膜１１は、例えばＳｉＮ膜である。第２絶縁膜１２は、第１絶縁膜１１と異なる材料からなる膜であればよく、例えばＳｉＯＸ膜である。
次に、図１７の（ｂ）に示されるように、第２ステップとして、第２絶縁膜１２上に第３絶縁膜１１１を設ける。これにより、第１絶縁膜１１、第２絶縁膜１２、及び第３絶縁膜１１１を有する絶縁膜１０９を設ける。第３絶縁膜１１１は、例えばＣＶＤ法によって設けられる。第３絶縁膜１１１は、第２絶縁膜１２と異なる材料からなる膜であればよく、例えばＳｉＮ膜である。
次に、図１７の（ｃ）に示されるように、第３ステップとして、ソース電極６、ドレイン電極７、及び絶縁膜１０９上にマスク１２０を設ける。マスク１２０は、例えば種々の塗布法によって形成されたポジ型のレジストマスクである。マスク１２０は、例えば第１実施形態の第１マスク２１又は第２マスク２２と同一材料を含んでもよい。
次に、図１８の（ａ）に示されるように、第４ステップとして、例えばフォトリソグラフィによってマスク１２０に開口部１２０ａを設ける。方向Ｄ１において、段差１１３の側面１１３ａからドレイン電極７までの間のマスク１２０の一部に、開口部１２０ａを設ける。マスク１２０に開口部１２０ａが設けられることによって、第３絶縁膜１１１の一部を露出する。
次に、図１８の（ｂ）に示されるように、第５ステップとして、マスク１２０の開口部１２０ａを介したエッチングにより、露出した第３絶縁膜１１１の一部を除去する。例えばＮＦ３及びＣｌ２の混合ガスを用いたドライエッチングによって、第３絶縁膜１１１の一部を除去する。当該混合ガスは、第２絶縁膜１２に対する第３絶縁膜１１１の選択比が高いエッチングガス（エッチャント）であるため、第３絶縁膜１１１の一部のみを精度よく除去することができる。第３絶縁膜１１１の一部を除去することによって、方向Ｄ１において、ドレイン電極７とゲート電極８との間の第３絶縁膜１１１に開口部１１１ａを形成する。つまり、段差１１３の側面１１３ａからドレイン電極７までの間の絶縁膜１０９の内少なくとも一部１０９ｂの膜厚を減じる。第３絶縁膜１１１に開口部１１１ａを設けることによって、第２絶縁膜１２の一部１２ａを露出する。つまり、絶縁膜１０９の内露出する一部が、第２絶縁膜１２の一部１２ａ（平坦部１１４）となる。また、第３絶縁膜１１１に開口部１１１ａを設けた後、図１８の（ｃ）に示されるように、第６ステップとして、マスク１２１を除去する。
次に、図１９の（ａ）に示されるように、第７ステップとして、ソース電極６、ドレイン電極７、及び絶縁膜１０９上に、マスク１３０として第１マスク１３１及び第２マスク１３２を順番に設ける。第１マスク１３１及び第２マスク１３２は、第１実施形態の比較例に係る第１マスク３１及び第２マスク３２にそれぞれ相当する。
次に、図１９の（ｂ）に示されるように、第８ステップとして、マスク１３０に窓１３０ａを設ける。具体的には、第１マスク１３１に開口部１３１ａを設けると共に、第２マスク１３２に窓１３２ａを設ける。第１マスク１３１の開口部１３１ａは、例えば比較例に係る開口部３１ａと同一の形状である。第２マスク１３２の窓１３２ａは、例えば比較例１に係る窓３２ａと同一の形状である。
次に、図１９の（ｃ）に示されるように、第９ステップとして、マスク１３０を用いて絶縁膜１０９上にフィールドプレート１１０を形成する。具体的には、第１マスク１３１の開口部１３１ａ及び第２マスク１３２の窓１３２ａを介して、絶縁膜１０９上に、膜厚が減じられた領域上の部分を含み、段差１１３から平坦部１１４の領域にかけて延在するフィールドプレート１１０を形成する。フィールドプレート１１０の形成方法は、例えばフィールドプレート１０の形成方法と同一でよい。
最後に、図２０に示されるように、第１０ステップとして、マスク１３０を除去する。マスク１３０の除去方法は、マスク２０の除去方法と同一でよい。以上によって、トランジスタ１０１を形成する。なお、第１実施形態と同様に、トランジスタ１０１上に絶縁膜及び配線を設けてもよい。
以上に説明した、第２実施形態の半導体装置の製造方法と、当該製造方法によって製造される半導体装置によって得られる効果について説明する。第２実施形態に係る半導体装置の製造方法では、絶縁膜１０９における段差１１３からドレイン電極７までの間に位置する平坦部１１４上の領域の膜厚が減じられる。これにより、フィールドプレート１１０とキャップ層（半導体層）５との距離を近くし、電流コラプスを低減することができる。また、この製造方法では、フィールドプレート１１０が機能する部分以外の絶縁膜１０９の膜厚を、厚く形成することができる。したがって、上記製造方法及び当該製造方法によって製造される半導体装置によれば、フィールドプレート１１０とゲート電極８の上面８ａとの距離を大きくでき、フィールドプレート１１０とゲート電極８との間に発生する容量を低減することができる。また、フィールドプレート１１０によってドレイン電極７とゲート電極８とのカップリングを遮蔽することができる。
また、絶縁膜１０９は、第１絶縁膜１１と、第１絶縁膜１１上に設けられ、第１絶縁膜１１と異なる材料からなる第２絶縁膜１２と、第２絶縁膜１２上に設けられ、第２絶縁膜１２と異なる材料からなる第３絶縁膜１１１と、を有し、絶縁膜１０９の膜厚を薄くする工程は、ゲート電極８とドレイン電極７との間における絶縁膜１０９の段差１１３の側面１１３ａからドレイン電極７までの間の第３絶縁膜１１１の一部を除去することにより、第２絶縁膜１２の一部１２ａを露出する工程を有し、フィールドプレート１１０は、露出された第２絶縁膜１２の一部１２ａ上に延在して設けられてもよい。この場合、第２絶縁膜１２と第３絶縁膜１１１とは互いに異なる材料から構成される。このため、第３絶縁膜１１１の一部をエッチングにて除去する際に、第２絶縁膜１２をエッチングしないように選択比の高いエッチャントを用いることができる。したがって、第３絶縁膜１１１の一部のみを精度よく除去することができる。
また、例えば第２絶縁膜１２をＳｉＮ膜とし、第３絶縁膜１１１をＳｉＯｘ膜としてもよい。この場合、第５ステップにて、例えばバッファードフッ酸を用いたウェットエッチングにより、第３絶縁膜１１１のみを精度よく除去することができる。つまり、バッファードフッ酸は、第２絶縁膜１２に対する第３絶縁膜１１１の選択比が高いエッチャントとなる。
図２１は、第２実施形態における第１１変形例に係る半導体装置の断面図を示す。図２１に示されるように、トランジスタ１０１Ａにおいて、絶縁膜１０９Ａは、第１絶縁膜１１Ａと、第２絶縁膜１２Ａと、第３絶縁膜１１１Ａとを有する。第１絶縁膜１１Ａ及び第２絶縁膜１２Ａは、互いに同一の材料から構成される。第３絶縁膜１１１Ａは、第１絶縁膜１１Ａ及び第２絶縁膜１２Ａと異なる材料から構成される。この場合であっても、第２実施形態と同等の効果を奏する。また、第３絶縁膜１１１Ａの一部をエッチングにて除去する際に、第２絶縁膜１２Ａをエッチングしないように選択比の高いエッチャントを用いることができる。したがって、第３絶縁膜１１１Ａのみを精度よく除去することができる。なお、ゲート電極８の形状を変更し、第１絶縁膜１１Ａ及び第２絶縁膜１２Ａを単一の膜としてもよい。この場合、当該単一の膜を第１絶縁膜とし、第３絶縁膜１１１Ａに相当する膜を第２絶縁膜としてもよく、段差１１３及び平坦部１１４が当該第１絶縁膜の表面に形成されていてもよい。
図２２は、第２実施形態における第１２変形例に係る半導体装置の断面図を示す。図２２に示されるように、第１絶縁膜１１と第２絶縁膜１２とは、互いに異なる材料から構成される。第３絶縁膜１１１Ｂと第１絶縁膜１１とは、互いに同一の材料から構成される。また、トランジスタ１０１Ｂにおいて、フィールドプレート１１０Ａのドレイン電極７側における他端１１０ｃは、第２絶縁膜１２に接触している。つまり、フィールドプレート１１０Ａの他端１１０ｃは、方向Ｄ２において、絶縁膜１０９Ｂの少なくとも一部１０９Ｂｂに重なっている。あるいは、フィールドプレート１１０Ａの他端１１０ｃは、方向Ｄ２において、第３絶縁膜１１１Ｂの開口部１１１Ｂａ内に位置している。この場合であっても、第２実施形態と同等の効果を奏する。さらに、方向Ｄ１から見て、フィールドプレート１１０Ａの他端１１０ｃ側がドレイン電極７に対向する面積が小さくなる。したがって、フィールドプレート１１０Ａとドレイン電極７との間に発生する容量を低減することができる。
図２３は、第２実施形態における第１３変形例に係る半導体装置の断面図を示す。第１３変形例では、第１２変形例（図２２）のトランジスタ１０１Ｂの第１絶縁膜１１及び第２絶縁膜１２が、第１１変形例（図２１）の第１絶縁膜１１Ａ及び第２絶縁膜１２Ａに置換されている。すなわち、図２３に示されるように、トランジスタ１０１Ｃにおいて、絶縁膜１０９Ｃは、第１絶縁膜１１Ａと、第２絶縁膜１２Ａと、第３絶縁膜１１１Ｂとを有する。フィールドプレート１１０Ａの他端１１０ｃは、方向Ｄ２において、絶縁膜１０９Ｃの少なくとも一部１０９Ｃｂに重なっている。この場合であっても、第２実施形態と同等の効果を奏する。さらに、第１１変形例（図２１）及び第１２変形例（図２２）の効果を奏する半導体装置が提供される。
図２４は、第２実施形態における第１４変形例に係る半導体装置の断面図を示す。図２４に示されるように、トランジスタ１０１Ｄにおいて、フィールドプレート１１０Ｂのソース電極６側における一端１１０ｄは、ゲート電極８の上面８ａの縁８ｃよりもドレイン電極７側に位置している。このフィールドプレート１１０Ｂは、第１実施形態と同様の方法によって形成される。この場合であっても、第２実施形態と同等の効果を奏する。さらに、第１実施形態と同等の効果を奏することから、フィールドプレート１１０Ｂとゲート電極８との間に発生する容量が一層低減された半導体装置が提供される。また、フィールドプレート１１０Ｂの一端１１０ｄは、段差１１３の上面１１３ｂに接触していなくてもよい。この場合、フィールドプレート１１０Ｂとゲート電極８との間に発生する容量をより一層低減することができる。
図２５は、第２実施形態における第１５変形例に係る半導体装置の断面図を示す。第１５変形例では、第１１変形例（図２１）のトランジスタ１０１Ａのフィールドプレート１１０が、第１４変形例（図２４）のフィールドプレート１１０Ｂに置換されている。すなわち、図２５に示されるように、トランジスタ１０１Ｅは、絶縁膜１０９Ａ及びフィールドプレート１１０Ｂを備える。この場合であっても、第２実施形態と同等の効果を奏する。さらに、第１１変形例（図２１）及び第１４変形例（図２４）の効果を奏する半導体装置が提供される。
図２６は、第２実施形態における第１６変形例に係る半導体装置の断面図を示す。第１６変形例では、第１２変形例（図２２）のトランジスタ１０１Ｂのフィールドプレート１１０Ａの特徴と、第１４変形例（図２４）のフィールドプレート１１０Ｂの特徴とが組み合わされている。すなわち、図２６に示されるように、トランジスタ１０１Ｆにおいて、フィールドプレート１１０Ｃのソース電極６側における一端１１０ｅは、ゲート電極８の上面８ａの縁８ｃよりもドレイン電極７側に位置している。フィールドプレート１１０Ｃの一端１１０ｅの端面１１０ｅ１と、フィールドプレート１１０Ｃ及び絶縁膜１０９Ｂの界面Ｉ２とがなす角度θ３は、鋭角になっている。また、フィールドプレート１１０Ｃのドレイン電極７側における他端１１０ｆは、第２絶縁膜１２に接触している。フィールドプレート１１０Ｃの他端１１０ｆの端面１１０ｆ１と、界面Ｉ２とがなす角度θ４は、鋭角になっている。この場合であっても、第２実施形態と同等の効果を奏する。さらに、第１２変形例（図２２）及び第１４変形例（図２４）の効果を奏する半導体装置が提供される。また、フィールドプレート１０のソース電極６側における端部ｅ４の膜厚は、フィールドプレート１０のドレイン電極７側における端部ｅ３の膜厚よりも大きくなる。
図２７は、第２実施形態における第１７変形例に係る半導体装置の断面図を示す。第１７変形例では、第１６変形例（図２６）のトランジスタ１０１Ｆの第１絶縁膜１１及び第２絶縁膜１２が、第１１変形例（図２１）の第１絶縁膜１１Ａ及び第２絶縁膜１２Ａに置換されている。すなわち、図２７に示されるように、トランジスタ１０１Ｇにおいて、フィールドプレート１１０Ｃの他端１１０ｆは、第２絶縁膜１２Ａに接触している。この場合であっても、第２実施形態と同等の効果を奏する。さらに、第１１変形例（図２１）及び第１６変形例（図２６）の効果を奏する半導体装置が提供される。
本発明による半導体装置の製造方法及び半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例を適宜組み合わせてもよい。例えば、第１実施形態の第３変形例に記載された半導体層の層構造を、第２実施形態に適用してもよい。
１，１ａ〜１ｃ，１Ａ〜１Ｇ，１０１，１０１Ａ〜１０１Ｇ…トランジスタ、２…基板、３…窒化物半導体層（半導体層）、４…電子供給層、５…キャップ層（窒化物半導体層）、６…ソース電極、７…ドレイン電極、８…ゲート電極、９，１０９，１０９Ａ…絶縁膜、１０，１１０，１１０Ａ〜１１０Ｃ…フィールドプレート、２０，１２０，１３０…マスク（レジスト）、２１，３１，１３１…第１マスク、２２，３２，１３２…第２マスク、４１…絶縁膜、４２…バッファ層、４３，４４…窪み、４５，４６…ｎ＋領域、ｅ１〜ｅ４…端部。

Claims (5)

  1. 半導体層上にゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記ゲート電極を覆い、前記ゲート電極の形状を反映した段差と、前記段差から前記ドレイン電極までの間に位置する平坦部とを表面に有する絶縁膜を形成する工程と、
    前記絶縁膜上にレジストを形成する工程と、
    前記段差の側面がその内側に位置し、前記ゲート電極の上面端部がその外側に位置する形状を備え、その上面から前記絶縁膜の前記段差までの距離が前記平坦部までの距離よりも近く、その深さ方向に向かって広がるオーバーハング形状を有する窓を前記レジストに形成する工程と、
    前記レジストをマスクとして利用して、前記絶縁膜上に金属材料を被着させ、前記段差の側面から前記平坦部に向けて延在するフィールドプレートを形成する工程と、
    を備える半導体装置の製造方法。
  2. 前記フィールドプレートの前記ソース電極側における端部の膜厚は、前記フィールドプレートの前記ドレイン電極側における端部の膜厚よりも厚い、請求項１に記載の半導体装置の製造方法。
  3. 前記レジストを形成する工程は、
    前記絶縁膜上に第１マスクを形成する工程と、
    前記第１マスク上に設けられ、前記第１マスクよりも感光性が低い第２マスクを形成する工程と、
    前記第１マスク及び前記第２マスクに光を照射し、前記第１マスクの一部及び前記第２マスクの一部を除去する工程と、
    を有する請求項１又は２に記載の半導体装置の製造方法。
  4. 半導体層上にゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記ゲート電極を覆い、前記ゲート電極の形状を反映した段差と、前記段差から前記ドレイン電極までの間に位置する平坦部とを表面に有する第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の前記段差および前記平坦部を含む表面に前記第１の絶縁膜とエッチングレートの異なる第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の前記平坦部上における領域の膜厚を減じる工程と、
    前記第２の絶縁膜上に、前記膜厚が減じられた領域上の部分を含み、前記段差から前記平坦部の領域にかけて延在するフィールドプレートを形成する工程と、
    を備える半導体装置の製造方法。
  5. 半導体層と、
    前記半導体層上に設けられるソース電極と、
    前記半導体層上に設けられるドレイン電極と、
    前記半導体層上に設けられ、前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、
    前記ゲート電極を覆い、前記ゲート電極の形状を反映した段差を表面に有する絶縁膜と、
    前記絶縁膜上に設けられ、前記段差の側面であって前記ゲート電極と前記ドレイン電極との間の前記側面から前記ドレイン電極に向けて延在するフィールドプレートと、
    を備え、
    前記フィールドプレートの前記ソース電極側における端部の膜厚は、前記フィールドプレートの前記ドレイン電極側における端部の膜厚よりも大きい半導体装置。
JP2014072821A 2014-03-31 2014-03-31 半導体装置及び半導体装置の製造方法 Pending JP2015195288A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014072821A JP2015195288A (ja) 2014-03-31 2014-03-31 半導体装置及び半導体装置の製造方法
US14/673,039 US9620409B2 (en) 2014-03-31 2015-03-30 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014072821A JP2015195288A (ja) 2014-03-31 2014-03-31 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015195288A true JP2015195288A (ja) 2015-11-05
JP2015195288A5 JP2015195288A5 (ja) 2017-06-01

Family

ID=54191422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014072821A Pending JP2015195288A (ja) 2014-03-31 2014-03-31 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9620409B2 (ja)
JP (1) JP2015195288A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019047055A (ja) * 2017-09-06 2019-03-22 住友電気工業株式会社 トランジスタ
JP2019067800A (ja) * 2017-09-28 2019-04-25 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
JP2019207945A (ja) * 2018-05-29 2019-12-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2022172588A1 (ja) * 2021-02-10 2022-08-18 ローム株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
WO2023276972A1 (ja) * 2021-07-01 2023-01-05 ローム株式会社 窒化物半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104332498B (zh) * 2014-09-01 2018-01-05 苏州捷芯威半导体有限公司 一种斜场板功率器件及斜场板功率器件的制备方法
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP6540461B2 (ja) * 2015-10-30 2019-07-10 富士通株式会社 半導体装置及び半導体装置の製造方法
DE112017000081B4 (de) * 2016-03-14 2022-12-29 Fuji Electric Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US20220376058A1 (en) * 2020-07-07 2022-11-24 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and fabrication method thereof
US20220037518A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium Nitride-Based Device with Step-Wise Field Plate and Method Making the Same
US11791389B2 (en) * 2021-01-08 2023-10-17 Wolfspeed, Inc. Radio frequency transistor amplifiers having widened and/or asymmetric source/drain regions for improved on-resistance performance
US12027616B1 (en) * 2021-02-03 2024-07-02 Global Communication Semiconductors, Llc Embedded non-overlapping source field design for improved GaN HEMT microwave performance
US20220376060A1 (en) * 2021-05-20 2022-11-24 Nxp Usa, Inc. Semiconductor device with conductive element formed over dielectric layers and method of fabrication therefor
US20230197829A1 (en) * 2021-12-20 2023-06-22 Nxp Usa, Inc. Transistors with source-connected field plates
WO2023240491A1 (en) * 2022-06-15 2023-12-21 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0693426A (ja) * 1992-09-11 1994-04-05 Hitachi Ltd 薄膜形成装置
JP2007505483A (ja) * 2003-09-09 2007-03-08 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア シングルゲートまたはマルチゲートフィールドプレート製造
JP2007537593A (ja) * 2004-05-11 2007-12-20 クリー　インコーポレイテッド ソース接続フィールドプレートを備えるワイドバンドギャップｈｅｍｔ
JP2008533717A (ja) * 2005-03-11 2008-08-21 クリー インコーポレイテッド ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ
JP2008288289A (ja) * 2007-05-16 2008-11-27 Oki Electric Ind Co Ltd 電界効果トランジスタとその製造方法
JP2012175018A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 化合物半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7662698B2 (en) * 2006-11-07 2010-02-16 Raytheon Company Transistor having field plate
US7800132B2 (en) * 2007-10-25 2010-09-21 Northrop Grumman Systems Corporation High electron mobility transistor semiconductor device having field mitigating plate and fabrication method thereof
JP5845638B2 (ja) 2011-06-02 2016-01-20 住友電気工業株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0693426A (ja) * 1992-09-11 1994-04-05 Hitachi Ltd 薄膜形成装置
JP2007505483A (ja) * 2003-09-09 2007-03-08 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア シングルゲートまたはマルチゲートフィールドプレート製造
JP2007537593A (ja) * 2004-05-11 2007-12-20 クリー　インコーポレイテッド ソース接続フィールドプレートを備えるワイドバンドギャップｈｅｍｔ
JP2008533717A (ja) * 2005-03-11 2008-08-21 クリー インコーポレイテッド ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ
JP2008288289A (ja) * 2007-05-16 2008-11-27 Oki Electric Ind Co Ltd 電界効果トランジスタとその製造方法
JP2012175018A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 化合物半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019047055A (ja) * 2017-09-06 2019-03-22 住友電気工業株式会社 トランジスタ
JP2019067800A (ja) * 2017-09-28 2019-04-25 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
JP2019207945A (ja) * 2018-05-29 2019-12-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2022172588A1 (ja) * 2021-02-10 2022-08-18 ローム株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
WO2023276972A1 (ja) * 2021-07-01 2023-01-05 ローム株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
US20150279722A1 (en) 2015-10-01
US9620409B2 (en) 2017-04-11

Similar Documents

Publication Publication Date Title
JP2015195288A (ja) 半導体装置及び半導体装置の製造方法
JP5134378B2 (ja) 電界効果トランジスタ
JP2010515279A (ja) Ｉｉｉ族窒化物素子のための活性領域成形およびその製造方法
TW200522170A (en) Fabrication of single or multiple gate field plates
US10600917B2 (en) Field effect transistor and manufacturing method thereof
KR102154336B1 (ko) 고전압 구동용 전계효과 트랜지스터 및 제조 방법
JP7143660B2 (ja) 半導体装置
TWI533452B (zh) 化合物半導體裝置及其製造方法
JP2013026442A (ja) 窒化物半導体装置及びその製造方法
JP2023040154A (ja) 半導体装置
JP5740356B2 (ja) 半導体装置
KR20150060417A (ko) 고주파 소자 및 그 제조 방법
TWI566402B (zh) 具有閘極間隔件之增強模式氮化鎵高電子遷移率電晶體元件及其製造方法
US20110291203A1 (en) Semiconductor device and method for manufacturing the same
JP2019207945A (ja) 半導体装置の製造方法
US20230299128A1 (en) Lateral field-effect transistor and preparing method
JP2014078561A (ja) 窒化物半導体ショットキバリアダイオード
CN116313798A (zh) 氮化镓基器件及其制备方法
TWI521641B (zh) 製作氮化鎵裝置及積體電路中之自我對準隔離部的方法
JP7067336B2 (ja) 半導体装置の製造方法
JP2019135745A (ja) 電界効果トランジスタの製造方法
KR101598200B1 (ko) Iii-v족 화합물 반도체 소자 패키지 및 그 제조 방법
TWI726316B (zh) 高電子遷移率電晶體裝置及其製造方法
CN209199936U (zh) 具有t型栅极的iii-v族半导体装置
JP5708031B2 (ja) 縦型電界効果トランジスタとその製造方法及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180619