WO2022172588A1 - 窒化物半導体装置および窒化物半導体装置の製造方法 - Google Patents

窒化物半導体装置および窒化物半導体装置の製造方法 Download PDF

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WO2022172588A1
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健太郎 近松
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ローム株式会社
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Definitions

  • the present disclosure relates to a nitride semiconductor device and a method for manufacturing the nitride semiconductor device.
  • HEMTs high electron mobility transistors
  • nitride semiconductors are III-V group semiconductor in which nitrogen is used as a group V element.
  • SiC silicon carbide
  • power devices using nitride semiconductors have the same low on-resistance characteristics as SiC power devices, and also have higher speeds and higher frequencies than SiC power devices. Recognized as a workable device.
  • Patent Document 1 describes a HEMT having a gate portion including a GaN layer (p-type GaN layer) containing acceptor-type impurities and a gate electrode formed on the p-type GaN layer.
  • a nitride semiconductor device includes an electron transit layer made of a nitride semiconductor, and a nitride semiconductor formed on the electron transit layer and having a bandgap larger than that of the electron transit layer.
  • a gate layer formed on the electron supply layer and made of a nitride semiconductor containing an acceptor-type impurity; a gate electrode formed on the gate layer; the electron supply layer; an insulating layer covering the gate electrode and having a first opening and a second opening; a source electrode in contact with the electron supply layer through the first opening; and the second opening.
  • a drain electrode in contact with the electron supply layer via a The gate layer is positioned between the first opening and the second opening.
  • the source electrode includes a source field plate portion covering the insulating layer, and the source field plate portion includes an end located between the second opening and the gate layer in plan view.
  • the insulating layer is in contact with the drain electrode, is located on the electron supply layer, has a first insulating layer portion having a first thickness, and is in contact with the source field plate portion and is located on the gate electrode. and a second insulating layer portion having a second thickness.
  • the end of the source field plate portion is located on the first insulating layer portion.
  • the second thickness of the second insulating layer portion is greater than the first thickness of the first insulating layer portion.
  • a method for manufacturing a nitride semiconductor device includes forming an electron transit layer made of a nitride semiconductor, an electron supply made of a nitride semiconductor having a bandgap larger than that of the electron transit layer. forming a layer on the electron transit layer; forming a gate layer composed of a nitride semiconductor containing an acceptor-type impurity on the electron supply layer; forming a gate electrode on the gate layer; forming an insulating layer covering the electron supply layer, the gate layer, and the gate electrode and having a first opening and a second opening, and being in contact with the electron supply layer through the first opening.
  • the gate layer is positioned between the first opening and the second opening.
  • the source electrode includes a source field plate portion covering the insulating layer, and the source field plate portion includes an end located between the second opening and the gate layer in plan view.
  • the insulating layer is in contact with the drain electrode, is located on the electron supply layer, has a first insulating layer portion having a first thickness, and is in contact with the source field plate portion and is located on the gate electrode. and a second insulating layer portion having a second thickness. The end of the source field plate portion is located on the first insulating layer portion.
  • the second thickness of the second insulating layer portion is greater than the first thickness of the first insulating layer portion.
  • the gate-source capacitance Cgs can be reduced.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the first embodiment.
  • 2 is a schematic plan view showing an exemplary formation pattern of the nitride semiconductor device of FIG. 1.
  • FIG. 3A to 3D are schematic cross-sectional views showing an exemplary manufacturing process of the nitride semiconductor device of FIG.
  • FIG. 4 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 5 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 6 is a schematic cross-sectional view showing a manufacturing process following FIG.
  • FIG. 7 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 8 is a graph showing the relationship between the input capacitance and the drain voltage of the nitride semiconductor devices of Experimental Examples 1 and 2.
  • FIG. FIG. 9 is a graph showing the relationship between the gate total charge amount and the gate voltage of the nitride semiconductor devices of Experimental Examples 1 and 2.
  • FIG. 10 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to a modification of the first embodiment;
  • FIG. 11 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the second embodiment.
  • 12A and 12B are schematic cross-sectional views showing an exemplary manufacturing process of the nitride semiconductor device of FIG. 13A and 13B are schematic cross-sectional views showing the manufacturing process following FIG.
  • FIG. 14A and 14B are schematic cross-sectional views showing the manufacturing process following FIG. 15A and 15B are schematic cross-sectional views showing the manufacturing process following FIG.
  • FIG. 16 is a schematic cross-sectional view showing the manufacturing process following FIG. 17A and 17B are schematic cross-sectional views showing the manufacturing process following FIG.
  • FIG. 18 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10 according to the first embodiment.
  • the term “planar view” used in the present disclosure refers to viewing the nitride semiconductor device 10 in the Z-axis direction of the mutually orthogonal XYZ axes shown in FIG.
  • the +Z direction is defined as up
  • the -Z direction is defined as down
  • the +X direction is defined as right
  • the -X direction is defined as left.
  • planar view refers to viewing nitride semiconductor device 10 from above along the Z-axis.
  • the nitride semiconductor device 10 is a high electron mobility transistor (HEMT) using a nitride semiconductor.
  • the nitride semiconductor device 10 includes a substrate 12, a buffer layer 14 formed on the substrate 12, an electron transit layer 16 formed on the buffer layer 14, and an electron supply layer 18 formed on the electron transit layer 16. including.
  • a silicon (Si) substrate for example, can be used as the substrate 12 .
  • a silicon carbide (SiC) substrate, a gallium nitride (GaN) substrate, or a sapphire substrate can be used instead of the Si substrate.
  • the thickness of the substrate 12 can be, for example, 200 ⁇ m or more and 1500 ⁇ m or less. In the following description, the thickness refers to the dimension along the Z direction in FIG. 1 unless explicitly stated otherwise.
  • the buffer layer 14 is located between the substrate 12 and the electron transit layer 16 and can be made of any material that can alleviate the lattice mismatch between the substrate 12 and the electron transit layer 16 .
  • the buffer layer 14 can include one or more nitride semiconductor layers, such as an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and graded layers having different aluminum (Al) compositions. At least one of the AlGaN layers may be included.
  • the buffer layer 14 is composed of an AlN single film, an AlGaN single film, a film having an AlGaN/GaN superlattice structure, a film having an AlN/AlGaN superlattice structure, or a film having an AlN/GaN superlattice structure.
  • buffer layer 14 can include a first buffer layer that is an AlN layer formed on substrate 12 and a second buffer layer that is an AlGaN layer formed on the AlN layer.
  • the first buffer layer may be, for example, an AlN layer with a thickness of 200 nm
  • the second buffer layer may be, for example, an AlGaN layer with a thickness of 100 nm.
  • an impurity may be introduced into a part of the buffer layer 14 to make the buffer layer 14 other than the surface layer region semi-insulating.
  • the impurity is, for example, carbon (C) or iron (Fe), and the impurity concentration can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 16 is composed of a nitride semiconductor, and may be, for example, a GaN layer.
  • the thickness of the electron transit layer 16 can be, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • an impurity may be introduced into a part of the electron transit layer 16 to make the electron transit layer 16 semi-insulating except for the surface layer region.
  • the impurity is C, for example, and the impurity concentration can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 16 can include a plurality of GaN layers with different impurity concentrations, for example, a C-doped GaN layer and a non-doped GaN layer.
  • a C-doped GaN layer is formed on the buffer layer 14 and may have a thickness of 0.5 ⁇ m to 2 ⁇ m.
  • the C concentration in the C-doped GaN layer can be 5 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 19 cm ⁇ 3 or less.
  • the non-doped GaN layer is formed on the C-doped GaN layer and can have a thickness of 0.05 ⁇ m or more and 0.3 ⁇ m or less.
  • the non-doped GaN layer is in contact with the electron supply layer 18 .
  • the electron transit layer 16 includes a non-doped GaN layer with a thickness of 0.1 ⁇ m and a C-doped GaN layer with a thickness of 0.9 ⁇ m, and the C concentration in the C-doped GaN layer is about 1 ⁇ 10 18 cm ⁇ 3 .
  • the electron supply layer 18 is composed of a nitride semiconductor having a bandgap larger than that of the electron transit layer 16, and may be an AlGaN layer, for example.
  • the electron supply layer 18, which is an AlGaN layer has a larger bandgap than the electron transit layer 16, which is a GaN layer.
  • the electron supply layer 18 is composed of Al x Ga 1-x N, where x is 0 ⁇ x ⁇ 0.4, more preferably 0.1 ⁇ x ⁇ 0.3.
  • the electron supply layer 18 can have a thickness of, for example, 5 nm or more and 20 nm or less.
  • the electron transit layer 16 and the electron supply layer 18 have different lattice constants in the bulk region. Therefore, lattice mismatch occurs between the electron transit layer 16 and the electron supply layer 18 .
  • the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 is formed by the spontaneous polarization of the electron transit layer 16 and the electron supply layer 18 and the piezoelectric polarization caused by the compressive stress applied to the heterojunction of the electron supply layer 18.
  • the energy level of the conduction band of the electron transit layer 16 in the vicinity is lower than the Fermi level.
  • a two-dimensional electron gas (2DEG) 20 spreads in the electron transit layer 16 at a position near the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 (for example, a distance of several nanometers from the interface).
  • Nitride semiconductor device 10 further includes a gate layer 22 formed on electron supply layer 18 and a gate electrode 24 formed on gate layer 22 .
  • the gate layer 22 is formed on the electron supply layer 18, has a bandgap smaller than that of the electron supply layer 18, and is made of a nitride semiconductor containing acceptor-type impurities.
  • the gate layer 22 may be composed of any material having a smaller bandgap than the electron supply layer 18, for example an AlGaN layer.
  • the gate layer 22 is a GaN layer (p-type GaN layer) doped with acceptor-type impurities.
  • Acceptor-type impurities can include at least one of zinc (Zn), magnesium (Mg), and carbon (C).
  • the maximum concentration of the acceptor-type impurity in the gate layer 22 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate layer 22 may have a thickness of, for example, 80 nm or more and 150 nm or less, and may have a rectangular, trapezoidal, or ridge-shaped cross section.
  • the energy levels of the electron transit layer 16 and the electron supply layer 18 are raised by including the acceptor-type impurity in the gate layer 22 . Therefore, in the region immediately below the gate layer 22, the energy level of the conduction band of the electron transit layer 16 near the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 is approximately the same as the Fermi level or or larger. Therefore, the 2DEG 20 is not formed in the electron transit layer 16 in the region immediately below the gate layer 22 at zero bias when no voltage is applied to the gate electrode 24 . On the other hand, a 2DEG 20 is formed in the electron transit layer 16 in a region other than the region immediately below the gate layer 22 .
  • the existence of the gate layer 22 doped with the acceptor-type impurity depletes the 2DEG 20 in the region immediately below the gate layer 22, and as a result, the normally-off operation of the nitride semiconductor device 10 is realized.
  • an appropriate on-voltage is applied to the gate electrode 24, a channel is formed by the 2DEG 20 in the electron transport layer 16 in the region immediately below the gate electrode 24, thereby conducting between the source and the drain.
  • a gate electrode 24 is formed on the gate layer 22 .
  • the gate electrode 24 has a bottom surface 24A (first surface) in contact with the gate layer 22, a top surface 24B (second surface) opposite to the bottom surface 24A, and side surfaces 24C (second surface) extending between the bottom surface 24A and the top surface 24B. 3 sides).
  • the gate electrode 24 is composed of one or more metal layers, one example being a titanium nitride (TiN) layer.
  • the gate electrode 24 may be composed of a first metal layer made of Ti and a second metal layer made of TiN provided on the first metal layer.
  • the thickness of the gate electrode 24 may be, for example, 50 nm or more and 200 nm or less.
  • Gate electrode 24 may form a Schottky junction with gate layer 22 .
  • the nitride semiconductor device 10 further includes an insulating layer 26 , a source electrode 28 and a drain electrode 30 .
  • the insulating layer 26 covers the electron supply layer 18, the gate layer 22, and the gate electrode 24, and has a first opening 26A and a second opening 26B. Each of first opening 26A and second opening 26B is spaced apart from gate layer 22, and gate layer 22 is located between first opening 26A and second opening 26B. More specifically, the gate layer 22 is located between the first opening 26A and the second opening 26B and closer to the first opening 26A than to the second opening 26B.
  • the source electrode 28 is in contact with the electron supply layer 18 through the first opening 26A.
  • the drain electrode 30 is in contact with the electron supply layer 18 through the second opening 26B.
  • the source electrode 28 and drain electrode 30 are composed of one or more metal layers (eg, Ti, Al, TiN, etc.).
  • the source electrode 28 and the drain electrode 30 are in ohmic contact with the electron supply layer 18 through the first opening 26A and the second opening 26B, respectively.
  • the source electrode 28 includes a source contact portion 28A and a source field plate portion 28B continuous with the source contact portion 28A.
  • the source contact portion 28A corresponds to the portion filled in the first opening 26A.
  • the source field plate portion 28B is formed integrally with the source contact portion 28A.
  • the source field plate portion 28B covers the insulating layer 26 and includes an end portion 28C positioned between the second opening 26B and the gate layer 22 in plan view. Therefore, the source field plate portion 28B is separated from the drain electrode 30 formed in the second opening 26B.
  • Source field plate portion 28B extends toward drain electrode 30 along the surface of insulating layer 26 from source contact portion 28A to end portion 28C.
  • the source field plate extends along the surface of the insulating layer 26.
  • Portion 28B has an uneven surface.
  • the source field plate portion 28B plays a role of alleviating electric field concentration near the edge of the gate electrode 24 at zero bias when no gate voltage is applied to the gate electrode 24 .
  • the insulating layer 26 includes a first insulating layer portion 26P1 having a first thickness D1 and a second insulating layer portion 26P2 having a second thickness D2.
  • the first insulating layer portion 26P1 is in contact with the drain electrode 30 and located on the electron supply layer 18. As shown in FIG.
  • the first insulating layer portion 26P1 corresponds to a portion of the insulating layer 26 between the gate layer 22 and the drain electrode 30 that has a first thickness D1 that is a constant thickness.
  • the first insulating layer portion 26P1 is partially covered with the source field plate portion 28B. More specifically, the portion of the first insulating layer portion 26P1 closer to the gate layer 22 is covered with the source field plate portion 28B.
  • the end portion 28C of the source field plate portion 28B is arranged on the first insulating layer portion 26P1. It can also be said that the first insulating layer portion 26P1 is the portion of the insulating layer 26 where the end portion 28C of the source field plate portion 28B is arranged.
  • the second insulating layer portion 26P2 is located on the gate electrode 24 while being in contact with the source field plate portion 28B.
  • the second insulating layer portion 26P2 corresponds to a portion of the insulating layer 26 above the gate electrode 24 having a second thickness D2, which is a constant thickness.
  • the entire second insulating layer portion 26P2 is covered with the source field plate portion 28B.
  • the second thickness D2 of the second insulating layer portion 26P2 is greater than the first thickness D1 of the first insulating layer portion 26P1.
  • the second thickness D2 may be 1.2 to 5.0 times the first thickness D1.
  • the first thickness D1 can be 50 nm or more and 200 nm or less.
  • the second thickness D2 can be 100 nm or more and 400 nm or less.
  • the first thickness D1 is the thickness of the insulating layer 26 at the end portion 28C of the source field plate portion 28B in plan view.
  • the first thickness D1 is the distance between the electron supply layer 18 and the source electrode 28 at the end portion 28C of the source field plate portion 28B in plan view.
  • the second thickness D2 is the distance between the gate electrode 24 and the source electrode 28 in the region of the gate electrode 24 in plan view. Therefore, by increasing the second thickness D2, the gate-source capacitance Cgs can be reduced.
  • the second thickness D2 can be set within a range in which the ratio of the input capacitance Ciss to the feedback capacitance Crss does not fall below a value (for example, 150) determined in consideration of circuit design.
  • the insulating layer 26 includes a spacer layer 32 formed on the gate electrode 24 and a passivation layer 34 covering the electron supply layer 18 , the gate layer 22 , the gate electrode 24 and the spacer layer 32 .
  • Passivation layer 34 has a first opening 34A and a second opening 34B.
  • the first opening 34A and the second opening 34B of the passivation layer 34 correspond to the first opening 26A and the second opening 26B of the insulating layer 26, respectively.
  • the first insulating layer portion 26P1 is formed by the passivation layer 34
  • the second insulating layer portion 26P2 is formed by the spacer layer 32 and the passivation layer .
  • the portion of the passivation layer 34 that forms the first insulating layer portion 26P1 will be referred to as a first passivation layer portion 34P1.
  • a portion of the passivation layer 34 located on the spacer layer 32 and forming the second insulating layer portion 26P2 together with the spacer layer 32 is called a second passivation layer portion 34P2.
  • the spacer layer 32 is, for example, any one of silicon nitride (SiN), silicon dioxide (SiO 2 ), silicon oxynitride (SiON), alumina (Al 2 O 3 ), AlN, and aluminum oxynitride (AlON). can be configured by In one example, the spacer layer 32 is composed of SiO2 . As shown in FIG. 1, spacer layer 32 has a third thickness D3. The presence of the spacer layer 32 on the gate electrode 24 increases the distance along the Z direction between the gate electrode 24 and the source electrode 28, thereby reducing the gate-source capacitance Cgs .
  • the passivation layer 34 may be composed of, for example, any one of SiN, SiO2 , SiON, Al2O3 , AlN, and AlON. In one example, the passivation layer 34 is composed of SiN. The passivation layer 34 can function as a protective film.
  • the passivation layer 34 has a first thickness D1 at the first insulating layer portion 26P1 and a fourth thickness D4 at the second insulating layer portion 26P2.
  • the first passivation layer portion 34P1 has a first thickness D1
  • the second passivation layer portion 34P2 has a fourth thickness D4.
  • the first thickness D1 is substantially equal to the fourth thickness D4.
  • substantially equal means that the difference is within the range of manufacturing variation (eg, 20%).
  • second insulating layer portion 26P2 spacer layer 32 has a third thickness D3 and passivation layer 34 has a fourth thickness D4. Therefore, the second thickness D2 of the second insulating layer portion 26P2 is the sum of the third thickness D3 and the fourth thickness D4. The presence of the spacer layer 32 in addition to the passivation layer 34 allows the second thickness D2 to be increased, thereby reducing the gate-source capacitance Cgs .
  • FIG. 2 is a schematic plan view showing an exemplary formation pattern 100 of the nitride semiconductor device 10 of FIG. 1.
  • FIG. 2 constituent elements similar to those in FIG. 1 are given the same reference numerals.
  • source electrode 28, drain electrode 30, and passivation layer 34 are depicted as transparent so that underlying components (eg, spacer layer 32 and gate layer 22) are visible. Only the outer edges of the source electrode 28 and the drain electrode 30 are drawn with dashed lines.
  • first opening 34A and second opening 34B are depicted.
  • the formation pattern 100 includes active regions 102 that contribute to transistor operation and non-active regions 104 that do not contribute to transistor operation.
  • the active region 102 is the region through which current flows between the source and drain when a voltage is applied to the gate electrode 24 .
  • nitride semiconductor devices are continuously formed along the X-axis direction.
  • Each of the nitride semiconductor devices shown in FIG. 2 corresponds to nitride semiconductor device 10 in FIG. That is, the cross-sectional view shown in FIG. 1 is an enlarged portion of the cross-section of the formation pattern 100 in the active region 102 where one nitride semiconductor device (including the gate electrode and associated source and drain electrodes) is present.
  • source field plate portion 28 B of source electrode 28 includes end portion 28 C located between second opening 34 B (corresponding to second opening 26 B) and gate layer 22 .
  • a drain electrode 30 is formed in the second opening 34B.
  • no drain electrode 30 is formed in the non-active region 104 .
  • the gate layer 22, spacer layer 32, and source electrode 28 are formed continuously in the Y-axis direction over the active region 102 and the non-active region 104. As shown in FIG. 2, the gate layer 22, spacer layer 32, and source electrode 28 are formed continuously in the Y-axis direction over the active region 102 and the non-active region 104. As shown in FIG. 2, the gate layer 22, spacer layer 32, and source electrode 28 are formed continuously in the Y-axis direction over the active region 102 and the non-active region 104. As shown in FIG.
  • FIGS. 3 to 7 are schematic cross-sectional views showing exemplary manufacturing steps of nitride semiconductor device 10.
  • constituent elements similar to those in FIG. 1 are given the same reference numerals.
  • the reference numerals in FIG. 1 are shown in parentheses for members that are finally formed as constituent elements similar to those of the nitride semiconductor device 10 .
  • the manufacturing method of the nitride semiconductor device 10 includes forming an electron transit layer 16 made of a nitride semiconductor, and forming an electron supply layer 18 made of a nitride semiconductor having a bandgap larger than that of the electron transit layer 16 .
  • Forming an insulating layer 26 (see FIG. 1) overlying layer 18, gate layer 22, and gate electrode 24 and having a first opening 26A and a second opening 26B.
  • Forming the insulating layer 26 includes forming a spacer layer 32 on the gate electrode 24, covering the electron supply layer 18, the gate layer 22, the gate electrode 24, and the spacer layer 32, as well as the first opening 34A and the second opening 34A.
  • a buffer layer 14 an electron transit layer 16, an electron supply layer 18, a nitride semiconductor layer 52, a metal layer 54, and a spacer insulating layer 56 are sequentially formed on a substrate 12, which is, for example, a Si substrate. be.
  • the buffer layer 14, the electron transit layer 16, the electron supply layer 18, and the nitride semiconductor layer 52 can be epitaxially grown using a metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • the buffer layer 14 is a multilayer buffer layer, and after an AlN layer (first buffer layer) is formed on the substrate 12, a graded AlGaN layer (second buffer layer) is formed on the AlN layer. buffer layer) is formed.
  • the graded AlGaN layer is formed, for example, by stacking three AlGaN layers with Al compositions of 75%, 50%, and 25% in order from the AlN layer.
  • a GaN layer is formed as the electron transit layer 16 on the buffer layer 14 , and an AlGaN layer is formed as the electron supply layer 18 on the electron transit layer 16 . Therefore, the electron supply layer 18 has a bandgap larger than that of the electron transit layer 16 .
  • a GaN layer containing acceptor-type impurities is formed as the nitride semiconductor layer 52 on the electron supply layer 18 .
  • the buffer layer 14, the electron transit layer 16, the electron supply layer 18, and the nitride semiconductor layer 52 are composed of nitride semiconductors with relatively close lattice constants, so they can be continuously epitaxially grown.
  • a metal layer 54 is then formed on the nitride semiconductor layer 52 .
  • the metal layer 54 is a TiN layer formed by sputtering.
  • a spacer insulating layer 56 is then formed over the metal layer 54 .
  • spacer insulating layer 56 is a SiO 2 layer formed by plasma CVD.
  • FIG. 4 is a schematic cross-sectional view showing the manufacturing process following FIG. Metal layer 54 and spacer insulating layer 56 are selectively removed by lithography and etching to form gate electrode 24 and spacer layer 32, as shown in FIG.
  • FIG. 5 is a schematic cross-sectional view showing the manufacturing process following FIG. As shown in FIG. 5, nitride semiconductor layer 52 is selectively removed by lithography and etching to form gate layer 22 . As a result, a laminated structure including the gate layer 22, the gate electrode 24 formed on the gate layer 22, and the spacer layer 32 formed on the gate electrode 24 is formed on a portion of the upper surface of the electron supply layer 18. be done.
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • a passivation insulating layer 58 is formed overlying the entire exposed surfaces of electron supply layer 18, gate layer 22, gate electrode 24, and spacer layer 32.
  • the passivation insulating layer 58 is a SiN layer formed by a low-pressure CVD (Low-Pressure Chemical Vapor Deposition: LPCVD) method.
  • the passivation insulating layer 58 may have a thickness of 50 nm to 200 nm.
  • FIG. 7 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • passivation insulating layer 58 is selectively removed by lithography and etching to form passivation layer 34 having a first opening 34A and a second opening 34B. More specifically, passivation insulating layer 58 is patterned such that gate layer 22 is positioned between first opening 34A and second opening 34B.
  • the passivation layer 34 covers the electron supply layer 18, the gate layer 22, the gate electrode 24, and the spacer layer 32, and has a first opening 34A and a second opening 34B.
  • insulating layer 26 is defined as including spacer layer 32 and passivation layer 34 .
  • the first opening 34A and the second opening 34B of the passivation layer 34 correspond to the first opening 26A and the second opening 26B of the insulating layer 26, respectively.
  • the method of manufacturing the nitride semiconductor device 10 further includes forming the source electrode 28 (see FIG. 1) in contact with the electron supply layer 18 through the first opening 26A, and supplying electrons through the second opening 26B. This includes forming a drain electrode 30 (see FIG. 1) in contact with the supply layer 18 .
  • a metal layer is formed that fills the first opening 26A and the second opening 26B and covers the entire exposed surface of the passivation layer 34 (insulating layer 26).
  • Source and drain electrodes 28 and 30 are formed by patterning this metal layer (eg, one or more metal layers comprising Ti, Al, TiN, etc.) by lithography and etching.
  • the source electrode 28 includes a source field plate portion 28B covering the insulating layer 26, and the source field plate portion 28B includes an end portion 28C positioned between the second opening 26B and the gate layer 22 in plan view.
  • nitride semiconductor device 10 as shown in FIG. 1 is obtained.
  • the insulating layer 26 includes a first insulating layer portion 26P1 having a first thickness D1 and a second insulating layer portion 26P1 having a second thickness D2 larger than the first thickness D1. 26P2.
  • the second thickness D2 corresponds to the distance between the gate electrode 24 and the source electrode 28 in the region of the gate electrode 24 in plan view. According to this configuration, the distance along the Z direction between the gate electrode 24 and the source electrode 28 increases compared to the case where the second thickness D2 is equal to the first thickness D1. , the gate-source capacitance C gs of the nitride semiconductor device 10 can be reduced.
  • insulating layer 26 includes spacer layer 32 in addition to passivation layer 34 . Therefore, in the present embodiment, compared to the case where the spacer layer 32 is not provided on the gate electrode 24, the gate electrode 24 and the source electrode 28 are separated by the thickness of the spacer layer 32 (the third thickness D3). can be increased along the Z direction between As a result, the gate-source capacitance Cgs of nitride semiconductor device 10 can be reduced.
  • the second thickness D2 is approximately 2.0 times the first thickness D1.
  • the second thickness D2 is substantially equal to the first thickness D1.
  • the nitride semiconductor devices of Experimental Example 1 and Experimental Example 2 have the same configuration except for the second thickness D2.
  • the nitride semiconductor device of Experimental Example 1, in which the second thickness D2 is larger than the first thickness D1, can correspond to the nitride semiconductor device 10 .
  • FIG. 8 is a graph showing the relationship between the input capacitance Ciss and the drain voltage Vds of the nitride semiconductor devices of Experimental Examples 1 and 2.
  • FIG. The horizontal axis of the graph indicates the drain voltage Vds
  • the vertical axis indicates the input capacitance Ciss .
  • Experimental Example 1 is indicated by a solid line
  • Experimental Example 2 is indicated by a broken line.
  • the input capacitance Ciss of Experimental Example 1 is reduced with respect to the input capacitance Ciss of Experimental Example 2 at a given drain voltage Vds , for example, by about 18%.
  • the input capacitance C iss is the sum of the gate-source capacitance C gs and the gate-drain capacitance C gd . Therefore, by increasing the second thickness D2 with respect to the first thickness D1, the input capacitance Ciss can be reduced by reducing the gate-source capacitance Cgs .
  • FIG. 9 is a graph showing the relationship between the gate total charge amount Qg and the gate voltage Vgs of the nitride semiconductor devices of Experimental Examples 1 and 2.
  • FIG. The horizontal axis of the graph indicates the gate total charge amount Qg
  • the vertical axis indicates the gate voltage Vgs .
  • Experimental Example 1 is indicated by a solid line
  • Experimental Example 2 is indicated by a broken line.
  • the total gate charge Qg of Experimental Example 1 is reduced, for example, by about 30% at a given gate voltage Vgs with respect to the total gate charge Qg of Experimental Example 2. . Therefore, by increasing the second thickness D2 with respect to the first thickness D1, the total gate charge amount Qg of the nitride semiconductor device can be reduced.
  • the gate total charge amount Qg refers to the amount of charge required to be injected into the gate electrode to turn on the transistor. If the total gate charge amount Qg is large, it takes time to charge the transistor to the capacity required to turn on the transistor, resulting in a large switching loss. Therefore, the smaller the total gate charge amount Qg , the smaller the switching loss and the faster switching becomes possible.
  • the nitride semiconductor device 10 of the first embodiment has the following effects.
  • the insulating layer 26 includes a first insulating layer portion 26P1 having a first thickness D1 and a second insulating layer portion 26P2 having a second thickness D2.
  • the first insulating layer portion 26P1 is in contact with the drain electrode 30 and located on the electron supply layer 18.
  • the second insulating layer portion 26P2 is located on the gate electrode 24 while being in contact with the source field plate portion 28B.
  • the second thickness D2 of the second insulating layer portion 26P2 is greater than the first thickness D1 of the first insulating layer portion 26P1.
  • the distance along the Z direction between the gate electrode 24 and the source electrode 28 is increased compared to when the second thickness D2 is equal to the first thickness D1. can be done.
  • the gate-source capacitance C gs can be reduced, thereby suppressing increases in the input capacitance C iss and the total gate charge amount Q g .
  • the second thickness D2 is 1.2 to 5.0 times the first thickness (D1).
  • the insulating layer 26 includes a spacer layer 32 formed on the gate electrode 24 and a passivation layer 34 covering the electron supply layer 18 , the gate layer 22 , the gate electrode 24 and the spacer layer 32 .
  • the first insulating layer portion 26P1 is formed by the passivation layer 34
  • the second insulating layer portion 26P2 is formed by the spacer layer 32 and the passivation layer .
  • the presence of the spacer layer 32 on the gate electrode 24 increases the distance along the Z-direction between the gate electrode 24 and the source electrode 28 . Therefore, the gate-source capacitance Cgs can be reduced.
  • FIG. 10 is a schematic cross-sectional view of an exemplary nitride semiconductor device 200 according to the second embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 10 according to the first embodiment. Also, detailed descriptions of the same components as in the first embodiment are omitted.
  • the spacer layer 32 and passivation layer 34 are made of the same material.
  • each of spacer layer 32 and passivation layer 34 is composed of SiN. Therefore, in FIG. 10, the boundary between spacer layer 32 and passivation layer 34 included in insulating layer 26 is not depicted.
  • an interface may or may not be formed between spacer layer 32 and passivation layer 34 . However, a visible interface may not be formed between the spacer layer 32 and the passivation layer 34, which are made of the same material.
  • An exemplary formation pattern of the nitride semiconductor device 200 is similar to the formation pattern 100 shown in FIG.
  • both the spacer insulating layer 56 and the passivation insulating layer 58 can be SiN layers formed by the LPCVD method.
  • the operating characteristics of the nitride semiconductor device 200 can correspond to Experimental Example 1 shown in FIGS. 8 and 9, similarly to the nitride semiconductor device 10.
  • FIG. 11 is a schematic cross-sectional view of an exemplary nitride semiconductor device 300 according to the third embodiment.
  • the same reference numerals are given to the same components as those of the nitride semiconductor device 10 according to the first embodiment. Also, detailed descriptions of the same components as in the first embodiment are omitted.
  • a nitride semiconductor device 300 of the third embodiment includes an insulating layer 302 instead of the insulating layer 26 (see FIG. 1).
  • the insulating layer 302 covers the electron supply layer 18, the gate layer 22, and the gate electrode 24, and has a first opening 302A and a second opening 302B.
  • Each of the first opening 302A and the second opening 302B is spaced apart from the gate layer 22, and the gate layer 22 is located between the first opening 302A and the second opening 302B. More specifically, the gate layer 22 is located between the first opening 302A and the second opening 302B and closer to the first opening 302A than to the second opening 302B.
  • the source electrode 28 is in contact with the electron supply layer 18 through the first opening 302A.
  • the drain electrode 30 is in contact with the electron supply layer 18 through the second opening 302B.
  • the insulating layer 302 includes a first insulating layer portion 302P1 having a first thickness D1 and a second insulating layer portion 302P2 having a second thickness D2.
  • the first insulating layer portion 302P1 is in contact with the drain electrode 30 and located on the electron supply layer 18. As shown in FIG.
  • the first insulating layer portion 302P1 corresponds to a portion of the insulating layer 302 between the gate layer 22 and the drain electrode 30 that has a first thickness D1 that is a constant thickness.
  • the first insulating layer portion 302P1 is partially covered by the source field plate portion 28B. More specifically, the portion of the first insulating layer portion 302P1 closer to the gate layer 22 is covered with the source field plate portion 28B.
  • the end portion 28C of the source field plate portion 28B is located on the first insulating layer portion 302P1. It can also be said that the first insulating layer portion 302P1 is a portion of the insulating layer 302 where the end portion 28C of the source field plate portion 28B is arranged.
  • the second insulating layer portion 302P2 is located on the gate electrode 24 while being in contact with the source field plate portion 28B.
  • the second insulating layer portion 302P2 corresponds to a portion of the insulating layer 302 above the gate electrode 24 having a second thickness D2, which is a constant thickness.
  • the entire second insulating layer portion 302P2 is covered with the source field plate portion 28B.
  • the second thickness D2 of the second insulating layer portion 302P2 is greater than the first thickness D1 of the first insulating layer portion 302P1.
  • the second thickness D2 may be 1.2 to 5.0 times the first thickness D1.
  • the first thickness D1 can be 50 nm or more and 200 nm or less.
  • the second thickness D2 can be 100 nm or more and 400 nm or less.
  • the first thickness D1 is the thickness of the insulating layer 302 at the end portion 28C of the source field plate portion 28B in plan view.
  • the first thickness D1 is the distance between the electron supply layer 18 and the source electrode 28 at the end portion 28C of the source field plate portion 28B in plan view.
  • the second thickness D2 is the distance between the gate electrode 24 and the source electrode 28 in the region of the gate electrode 24 in plan view. Therefore, by increasing the second thickness D2, the gate-source capacitance Cgs can be reduced.
  • the second thickness D2 is set so that the ratio of the input capacitance Ciss to the feedback capacitance Crss does not fall below a value (for example, 150) determined in consideration of circuit design. be able to.
  • the insulating layer 302 is a passivation layer 304, and the first insulating layer portion 302P1 and the second insulating layer portion 302P2 are each formed by the passivation layer 304. That is, the insulating layer 302 is formed only by the passivation layer 304 .
  • the nitride semiconductor device 300 differs from the nitride semiconductor device 10 of the first embodiment in that the spacer layer 32 is not included. While the second insulating layer portion 26P2 is formed by the spacer layer 32 and the passivation layer 34 in the first embodiment, the second insulating layer portion 302P2 is formed by the passivation layer 304 in the third embodiment. there is
  • the insulating layer 302 (passivation layer 304) can be composed of, for example, any one of SiN, SiO2 , SiON, Al2O3 , AlN, and AlON. In one example, the insulating layer 302 is made of SiN. The insulating layer 302 can function as a protective film.
  • An exemplary formation pattern of the nitride semiconductor device 300 is similar to the formation pattern 100 shown in FIG. In the case of the formation pattern of the nitride semiconductor device 300, the insulation layer 26 (passivation layer 34) of the formation pattern 100 is replaced with the insulation layer 302 (passivation layer 304).
  • FIGS. 12 to 18 are schematic cross-sectional views showing exemplary manufacturing steps of the nitride semiconductor device 300.
  • FIG. 12 to 18 constituent elements similar to those in FIG. 11 are given the same reference numerals. Further, the reference numerals in FIG. 11 are shown in parentheses for members that are finally formed as constituent elements similar to those of the nitride semiconductor device 300 .
  • the manufacturing method of the nitride semiconductor device 300 includes forming an electron transit layer 16 made of a nitride semiconductor, forming an electron supply layer 18 made of a nitride semiconductor having a bandgap larger than that of the electron transit layer 16, and forming an electron supply layer 18 made of a nitride semiconductor.
  • the insulating layer 302 is a passivation layer 304 (see FIG. 11). Accordingly, forming the insulating layer 302 includes forming a passivation layer 304 covering the electron supply layer 18, the gate layer 22, and the gate electrode 24 and having a first opening 304A and a second opening 304B. . The first opening 304A and the second opening 304B of the passivation layer 304 correspond to the first opening 302A and the second opening 302B of the insulating layer 302, respectively.
  • Forming the insulating layer 302 is such that the first insulating layer portion 302P1 and the second insulating layer portion 302P2 (both see FIG. 11) have different thicknesses. selectively etching the
  • the buffer layer 14, the electron transit layer 16, the electron supply layer 18, the nitride semiconductor layer 352, and the metal layer 354 are formed in this order on the substrate 12, which is, for example, a Si substrate.
  • the buffer layer 14, the electron transit layer 16, the electron supply layer 18, and the nitride semiconductor layer 352 can be epitaxially grown using the MOCVD method.
  • the buffer layer 14 is a multilayer buffer layer, and after an AlN layer (first buffer layer) is formed on the substrate 12, a graded AlGaN layer (second buffer layer) is formed on the AlN layer. buffer layer) is formed.
  • the graded AlGaN layer is formed, for example, by stacking three AlGaN layers with Al compositions of 75%, 50%, and 25% in order from the AlN layer.
  • a GaN layer is formed as the electron transit layer 16 on the buffer layer 14 , and an AlGaN layer is formed as the electron supply layer 18 on the electron transit layer 16 . Therefore, the electron supply layer 18 has a bandgap larger than that of the electron transit layer 16 .
  • a GaN layer containing acceptor-type impurities is formed as the nitride semiconductor layer 352 on the electron supply layer 18 .
  • the buffer layer 14, the electron transit layer 16, the electron supply layer 18, and the nitride semiconductor layer 352 are composed of nitride semiconductors with relatively close lattice constants, so they can be continuously epitaxially grown.
  • metal layer 354 is then formed on the nitride semiconductor layer 352 .
  • metal layer 354 is a TiN layer formed by a sputtering method.
  • 13A and 13B are schematic cross-sectional views showing the manufacturing process following FIG. Metal layer 354 is selectively removed by lithography and etching to form gate electrode 24, as shown in FIG.
  • FIG. 14 is a schematic cross-sectional view showing the manufacturing process following FIG. As shown in FIG. 14, nitride semiconductor layer 352 is selectively removed by lithography and etching to form gate layer 22 . As a result, a laminated structure including the gate layer 22 and the gate electrode 24 formed on the gate layer 22 is formed on part of the upper surface of the electron supply layer 18 .
  • FIG. 15 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • a passivation insulating layer 356 is formed to cover the entire exposed surfaces of electron supply layer 18, gate layer 22, and gate electrode 24.
  • the passivation insulating layer 356 is a SiN layer formed by LPCVD.
  • the passivation insulating layer 356 may have a thickness of 100 nm to 400 nm.
  • FIG. 16 is a schematic cross-sectional view showing the manufacturing process following FIG. As shown in FIG. 16, a mask 358 (eg, photoresist) is formed to partially cover the top surface of passivation insulating layer 356 . In one example, photoresist is applied to the entire surface of the passivation insulating layer 356 and exposed to form a mask 358 on a portion of the upper surface of the passivation insulating layer 356 .
  • a mask 358 eg, photoresist
  • photoresist is applied to the entire surface of the passivation insulating layer 356 and exposed to form a mask 358 on a portion of the upper surface of the passivation insulating layer 356 .
  • the region where the mask 358 is formed includes at least the formation region of the gate layer 22 and the gate electrode 24 in plan view.
  • the mask 358 is larger than the formation region in plan view, but is formed in a range that does not cover the first opening 302A and the second opening 302B shown in FIG.
  • FIG. 17 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • Passivation insulating layer 356 is selectively etched using mask 358, as shown in FIG.
  • the passivation insulating layer 356 in regions not covered with the mask 358 can have a thickness of 50 nm or more and 200 nm or less after etching.
  • Mask 358 is removed after the above etching.
  • Such selective etching of passivation insulating layer 356 allows first insulating layer portion 302P1 and second insulating layer portion 302P2 to have different thicknesses in the resulting nitride semiconductor device 300 .
  • FIG. 18 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • passivation insulating layer 356 is selectively removed by lithography and etching to form insulating layer 302 having first and second openings 302A and 302B. More specifically, passivation insulating layer 356 is patterned such that gate layer 22 is located between first opening 302A and second opening 302B. As a result, the insulating layer 302 covering the electron supply layer 18, the gate layer 22, and the gate electrode 24 and having the first opening 302A and the second opening 302B is formed.
  • the method of manufacturing the nitride semiconductor device 300 further includes forming the source electrode 28 (see FIG. 11) in contact with the electron supply layer 18 through the first opening 302A, and supplying electrons through the second opening 302B. This includes forming a drain electrode 30 (see FIG. 11) in contact with the supply layer 18 .
  • a metal layer is formed that fills the first opening 302A and the second opening 302B and covers the entire exposed surface of the insulating layer 302 .
  • Source and drain electrodes 28 and 30 are formed by patterning this metal layer (eg, one or more metal layers comprising Ti, Al, TiN, etc.) by lithography and etching.
  • the source electrode 28 includes a source field plate portion 28B covering the insulating layer 302, and the source field plate portion 28B includes an end portion 28C located between the second opening 302B and the gate layer 22 in plan view.
  • nitride semiconductor device 300 as shown in FIG. 11 is obtained.
  • the insulating layer 302 includes a first insulating layer portion 302P1 having a first thickness D1 and a second insulating layer portion 302P1 having a second thickness D2 larger than the first thickness D1.
  • the second thickness D2 corresponds to the distance between the gate electrode 24 and the source electrode 28 in the region of the gate electrode 24 in plan view. According to this configuration, the distance along the Z direction between the gate electrode 24 and the source electrode 28 increases compared to the case where the second thickness D2 is equal to the first thickness D1. , the gate-source capacitance C gs of the nitride semiconductor device 300 can be reduced.
  • the operating characteristics of the nitride semiconductor device 300 can correspond to Experimental Example 1 shown in FIGS. 8 and 9, like the nitride semiconductor device 10 of the first embodiment. Therefore, increasing the second thickness D2 with respect to the first thickness D1 reduces the gate-source capacitance C gs , thereby reducing the input capacitance C iss and the total gate charge Q g . be able to.
  • the nitride semiconductor device 300 of the third embodiment has the following effects.
  • the insulating layer 302 includes a first insulating layer portion 302P1 having a first thickness D1 and a second insulating layer portion 302P2 having a second thickness D2.
  • the first insulating layer portion 302P1 is in contact with the drain electrode 30 and located on the electron supply layer 18.
  • the second insulating layer portion 302P2 is located on the gate electrode 24 while being in contact with the source field plate portion 28B.
  • the second thickness D2 of the second insulating layer portion 302P2 is greater than the first thickness D1 of the first insulating layer portion 302P1.
  • the distance along the Z direction between the gate electrode 24 and the source electrode 28 is increased compared to when the second thickness D2 is equal to the first thickness D1. can be done.
  • the gate-source capacitance C gs can be reduced, thereby suppressing increases in the input capacitance C iss and the total gate charge amount Q g .
  • the second thickness D2 is 1.2 to 5.0 times the first thickness (D1).
  • the spacer layer 32 may be made of a material having a lower dielectric constant than the passivation layer 34 from the viewpoint of reducing the gate-source capacitance Cgs .
  • the spacer layer 32 is formed over the entire upper surface 24B of the gate electrode 24 .
  • the spacer layer 32 may be formed on part of the top surface 24B of the gate electrode 24.
  • spacer layer 32 may be formed on top surface 24B and side surfaces 24C of gate electrode 24 .
  • each of the passivation layer 34, the spacer layer 32, and the insulating layer 302 is composed of any one of SiN, SiO2 , SiON, Al2O3 , AlN, and AlON. , but may be composite films including some of SiN, SiO 2 , SiON, Al 2 O 3 , AlN, and AlON.
  • the gate electrode 24 may be formed on at least part of the gate layer 22 .
  • the gate electrode 24 may be formed entirely on the gate layer 22 .
  • the term “on” as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “a first layer is formed over a second layer” means that in some embodiments the first layer may be disposed directly on the second layer in contact with the second layer, but in other implementations The configuration contemplates that the first layer may be positioned above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first and second layers.
  • the electron supply layer 18 is formed on the electron transit layer 16
  • there is also a structure in which an intermediate layer is positioned between the electron supply layer 18 and the electron transit layer 16 in order to stably form the 2DEG 20. include.
  • the Z-axis direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • various structures according to the present disclosure e.g., the structure shown in FIG. 1 are configured such that the Z-axis "top” and “bottom” described herein are the vertical “top” and “bottom” It is not limited to one thing.
  • the X-axis direction may be vertical, or the Y-axis direction may be vertical.
  • the source electrode (28) includes a source field plate portion (28B) covering the insulating layer (26), and
  • the insulating layer (26) is a first insulating layer portion (26P1) in contact with the drain electrode (30) and located on the electron supply layer (18) and having a first thickness (D1); a second insulating layer portion (26P2) in contact with the source field plate portion (28B) and located on the gate electrode (24) and having a second thickness (D2); the end portion (28C) of the source field plate portion (28B) is disposed on the first insulating layer portion (26P1);
  • the nitride semiconductor device wherein the second thickness (D2) of the second insulating layer portion (26P2) is greater than the first thickness (D1) of the first insulating layer portion (26P1).
  • Appendix A2 The nitride semiconductor device according to Appendix A1, wherein the second thickness (D2) is 1.2 times or more and 5.0 times or less the first thickness (D1).
  • Appendix A3 The nitride semiconductor device according to Appendix A1 or A2, wherein the first thickness (D1) is 50 nm or more and 200 nm or less, and the second thickness (D2) is 100 nm or more and 400 nm or less.
  • the insulating layer (26) is a spacer layer (32) formed on the gate electrode (24); covering said electron supply layer (18), said gate layer (22), said gate electrode (24) and said spacer layer (32), said first opening (26A) and said second opening (26B) and a passivation layer (34) having The first insulating layer portion (26P1) is formed by the passivation layer (34), The nitride semiconductor device according to any one of Appendices A1 to A3, wherein the second insulating layer portion (26P2) is formed of the spacer layer (32) and the passivation layer (34).
  • the passivation layer (34) has the first thickness (D1)
  • said spacer layer (32) has a third thickness (D3)
  • said passivation layer (34) has a fourth thickness (D4)
  • said second thickness (D2) is the sum of said third thickness (D3) and said fourth thickness (D4);
  • Appendix A7 6. The method of any one of Appendixes A4-A6, wherein the spacer layer (32) is composed of any one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN, and AlON. nitride semiconductor device.
  • Appendix A8 The nitride semiconductor device according to any one of Appendices A4 to A7, wherein the spacer layer (32) and the passivation layer (34) are made of the same material.
  • Appendix A10 The nitride semiconductor device according to any one of Appendices A4 to A7, wherein the spacer layer (32) is made of a material having a dielectric constant lower than that of the passivation layer (34).
  • the gate electrode (24) includes a first surface (24A) in contact with the gate layer (22) and a second surface (24B) opposite to the first surface (24A);
  • the gate electrode (24) has a first surface (24A) in contact with the gate layer (22), a second surface (24B) opposite to the first surface (24A), and the first surface (24A). ) and a third surface (24C) extending between said second surface (24B);
  • the spacer layer (32) according to any one of Appendixes A4 to A10, wherein the spacer layer (32) is formed on the second surface (24B) and the third surface (24C) of the gate electrode (24).
  • said insulating layer (302) is a passivation layer (304), The nitride according to any one of clauses A1 to A3, wherein said first insulating layer portion (302P1) and said second insulating layer portion (302P2) are each formed by said passivation layer (304). semiconductor device.
  • Appendix A14 Any one of Appendixes A4 to A13, wherein the passivation layer (34; 304) is composed of any one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN and AlON
  • the passivation layer (34; 304) is composed of any one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN and AlON
  • the first thickness (D1) is the thickness of the insulating layer (26) at the end (28C) of the source field plate (28B) in plan view
  • the second thickness (D2) is the distance between the gate electrode (24) and the source electrode (28) in the region of the gate electrode (24) in plan view
  • the nitride semiconductor device according to any one of Appendices A1 to A14.
  • (Appendix B1) forming an electron transit layer (16) made of a nitride semiconductor; forming an electron supply layer (18) made of a nitride semiconductor having a bandgap larger than that of the electron transit layer (16) on the electron transit layer (16); forming a gate layer (22) made of a nitride semiconductor containing acceptor-type impurities on the electron supply layer (18); forming a gate electrode (24) on the gate layer (22); forming an insulating layer (26) covering the electron supply layer (18), the gate layer (22) and the gate electrode (24) and having a first opening (26A) and a second opening (26B); to do forming a source electrode (28) in contact with the electron supply layer (18) through the first opening (26A); forming a drain electrode (30) in contact with the electron supply layer (18) through the second opening (26B); the gate layer (22) is located between the first opening (26A) and the second opening (26B);
  • the source electrode (28) includes a source field plate portion (28B
  • the insulating layer (26) is a first insulating layer portion (26P1) in contact with the drain electrode (30) and located on the electron supply layer (18) and having a first thickness (D1); a second insulating layer portion (26P2) in contact with the source field plate portion (28B) and located on the gate electrode (24) and having a second thickness (D2); the end portion (28C) of the source field plate portion (28B) is disposed on the first insulating layer portion (26P1); Manufacture of a nitride semiconductor device, wherein said second thickness (D2) of said second insulating layer portion (26P2) is greater than said first thickness (D1) of said first insulating layer portion (26P1) Method.
  • Appendix B2 The method for manufacturing a nitride semiconductor device according to Appendix B1, wherein the second thickness (D2) is 1.2 times or more and 5.0 times or less the first thickness (D1).
  • Appendix B3 The method for manufacturing a nitride semiconductor device according to Appendix B1 or B2, wherein the first thickness (D1) is 50 nm or more and 200 nm or less, and the second thickness (D2) is 100 nm or more and 400 nm or less. .
  • Forming the insulating layer (26) includes: forming a spacer layer (32) on the gate electrode (24); covering said electron supply layer (18), said gate layer (22), said gate electrode (24) and said spacer layer (32), said first opening (26A) and said second opening (26B) forming a passivation layer (34) having The first insulating layer portion (26P1) is formed by the passivation layer (34), said second insulating layer portion (26P2) is formed by said spacer layer (32) and said passivation layer (34); A method for manufacturing a nitride semiconductor device according to any one of Appendices B1 to B3.
  • the passivation layer (34) has the first thickness (D1)
  • said spacer layer (32) has a third thickness (D3)
  • said passivation layer (34) has a fourth thickness (D4)
  • said second thickness (D2) is the sum of said third thickness (D3) and said fourth thickness (D4);
  • Appendix B7 The spacer layer (32) of any one of Appendixes B4-B6, wherein said spacer layer (32) is composed of any one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN and AlON. and a method for manufacturing a nitride semiconductor device.
  • Appendix B8 The method of manufacturing a nitride semiconductor device according to any one of Appendices B4 to B7, wherein the spacer layer (32) and the passivation layer (34) are made of the same material.
  • Appendix B9 The method of manufacturing a nitride semiconductor device according to any one of Appendices B4 to B8, wherein each of said spacer layer (32) and said passivation layer (34) is made of SiN.
  • Appendix B10 The method of manufacturing a nitride semiconductor device according to any one of Appendices B4 to B7, wherein the spacer layer (32) is made of a material having a dielectric constant lower than that of the passivation layer (34).
  • the gate electrode (24) includes a first surface (24A) in contact with the gate layer (22) and a second surface (24B) opposite to the first surface;
  • the gate electrode (24) has a first surface (24A) in contact with the gate layer (22), a second surface (24B) opposite to the first surface, the first surface (24A) and the a third surface (24C) extending between the second surfaces (24B); Nitridation according to any one of clauses B4 to B10, wherein said spacer layer (32) is formed on said second side (24B) and said third side (24C) of said gate electrode (24).
  • Forming the insulating layer (302) includes: A passivation layer (304) covering the electron supply layer (18), the gate layer (22) and the gate electrode (24) and having the first opening (304A) and the second opening (304B). forming a The nitride semiconductor according to any one of appendices B1 to B3, wherein the first insulating layer portion (302P1) and the second insulating layer portion (302P2) are each formed by the passivation layer (304). Method of manufacturing the device.
  • Appendix B14 Any one of appendices B4 to B13, wherein the passivation layer (34; 302) is composed of any one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN, and AlON A method for manufacturing the nitride semiconductor device according to 1.
  • the first thickness (D1) is the thickness of the insulating layer (26) at the end (28C) of the source field plate (28B) in plan view
  • the second thickness (D2) is the distance between the gate electrode (24) and the source electrode (28) in the region of the gate electrode (24) in plan view;
  • Forming the passivation layer (304) comprises: selectively etching the passivation layer (304) such that the first insulating layer portion (302P1) and the second insulating layer portion (302P2) have different thicknesses; A method for manufacturing a nitride semiconductor device according to any one of Appendices B13 to B15.
  • Forming the insulating layer (302) includes: selectively etching the insulating layer (302) such that the first insulating layer portion (302P1) and the second insulating layer portion (302P2) have different thicknesses; A method for manufacturing a nitride semiconductor device according to any one of Appendices B1 to B3.

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Abstract

窒化物半導体装置（１０）は、電子走行層（１６）と、電子走行層（１６）上に形成された電子供給層（１８）と、電子供給層（１８）上に形成されたゲート層（２２）と、ゲート層（２２）上に形成されたゲート電極（２４）と、電子供給層（１８）、ゲート層（２２）、およびゲート電極（２４）を覆うとともに、第１開口部（２６Ａ）および第２開口部（２６Ｂ）を有する絶縁層（２６）と、それぞれ第１開口部（２６Ａ）および第２開口部（２６Ｂ）を介して電子供給層（１８）に接しているソース電極（２８）およびドレイン電極（３０）とを備えている。絶縁層（２６）は、電子供給層（１８）上に位置する第１絶縁層部分（２６Ｐ１）と、ゲート電極（２４）上に位置する第２絶縁層部分（２６Ｐ２）とを含む。第２絶縁層部分（２６Ｐ２）の第２の厚さ（Ｄ２）は、第１絶縁層部分（２６Ｐ１）の第１の厚さ（Ｄ１）よりも大きい。

Description

窒化物半導体装置および窒化物半導体装置の製造方法
　本開示は、窒化物半導体装置および窒化物半導体装置の製造方法に関する。
　近年、窒化物半導体をアクティブ領域の主材料に用いた高電子移動度トランジスタ（以下、ＨＥＭＴという）が提案されており、パワーデバイスへの応用が展開しつつある。窒化物半導体は、ＩＩＩ－Ｖ族半導体においてＶ族元素に窒素を用いた半導体である。典型的なシリコンカーバイド（ＳｉＣ）パワーデバイスと比較すると、窒化物半導体を用いたパワーデバイスは、ＳｉＣパワーデバイスと同様に低オン抵抗の特徴を有することに加えて、ＳｉＣパワーデバイスよりも高速・高周波動作可能なデバイスとして認知されている。
　例えば、特許文献１には、アクセプタ型不純物を含むＧａＮ層（ｐ型ＧａＮ層）と、ｐ型ＧａＮ層上に形成されたゲート電極とを含むゲート部を有するＨＥＭＴが記載されている。
特開２０１７－７３５０６号公報
　ＨＥＭＴにおいて、スイッチング時間を低減し、高周波動作を可能とするためには、入力容量Ｃｉｓｓおよびゲート総電荷量（total gate charge）Ｑｇを低減することが望ましい。しかしながら、特許文献１に記載されるようなＨＥＭＴにおいては、ゲート電極がパッシベーション膜を介してソース電極に覆われているため、比較的大きなゲート－ソース間容量Ｃｇｓが存在する。このようなゲート－ソース間容量Ｃｇｓの存在は、入力容量Ｃｉｓｓおよびゲート総電荷量Ｑｇの増大を招き、ＨＥＭＴのスイッチング速度および電源効率を低下させる。
　本開示の一態様による窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、前記ゲート層上に形成されたゲート電極と、前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口部および第２開口部を有する絶縁層と、前記第１開口部を介して前記電子供給層に接しているソース電極と、前記第２開口部を介して前記電子供給層に接しているドレイン電極とを備えている。前記ゲート層は、前記第１開口部と前記第２開口部との間に位置している。前記ソース電極は、前記絶縁層を覆うソースフィールドプレート部を含み、前記ソースフィールドプレート部は、平面視において前記第２開口部と前記ゲート層との間に位置する端部を含む。前記絶縁層は、前記ドレイン電極に接するとともに、前記電子供給層上に位置し、第１の厚さを有する第１絶縁層部分と、前記ソースフィールドプレート部に接するとともに、前記ゲート電極上に位置し、第２の厚さを有する第２絶縁層部分とを含む。前記ソースフィールドプレート部の前記端部は、前記第１絶縁層部分上に配置されている。前記第２絶縁層部分の前記第２の厚さは、前記第１絶縁層部分の前記第１の厚さよりも大きい。
　本開示の一態様による窒化物半導体装置の製造方法は、窒化物半導体によって構成された電子走行層を形成すること、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層を前記電子走行層上に形成すること、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層を前記電子供給層上に形成すること、前記ゲート層上にゲート電極を形成すること、前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口部および第２開口部を有する絶縁層を形成すること、前記第１開口部を介して前記電子供給層に接しているソース電極を形成すること、前記第２開口部を介して前記電子供給層に接しているドレイン電極を形成することを含む。前記ゲート層は、前記第１開口部と前記第２開口部との間に位置している。前記ソース電極は、前記絶縁層を覆うソースフィールドプレート部を含み、前記ソースフィールドプレート部は、平面視において前記第２開口部と前記ゲート層との間に位置する端部を含む。前記絶縁層は、前記ドレイン電極に接するとともに、前記電子供給層上に位置し、第１の厚さを有する第１絶縁層部分と、前記ソースフィールドプレート部に接するとともに、前記ゲート電極上に位置し、第２の厚さを有する第２絶縁層部分とを含む。前記ソースフィールドプレート部の前記端部は、前記第１絶縁層部分上に配置されている。前記第２絶縁層部分の前記第２の厚さは、前記第１絶縁層部分の前記第１の厚さよりも大きい。
　本開示の窒化物半導体装置および窒化物半導体装置の製造方法によれば、ゲート－ソース間容量Ｃｇｓを低減することができる。
図１は、第１実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図２は、図１の窒化物半導体装置の例示的な形成パターンを示す概略平面図である。 図３は、図１の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図４は、図３に続く製造工程を示す概略断面図である。 図５は、図４に続く製造工程を示す概略断面図である。 図６は、図５に続く製造工程を示す概略断面図である。 図７は、図６に続く製造工程を示す概略断面図である。 図８は、実験例１および実験例２の窒化物半導体装置の入力容量およびドレイン電圧の関係を示すグラフである。 図９は、実験例１および実験例２の窒化物半導体装置のゲート総電荷量およびゲート電圧の関係を示すグラフである。 図１０は、第１実施形態の変更例に係る例示的な窒化物半導体装置の概略断面図である。 図１１は、第２実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図１２は、図１１の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図１３は、図１２に続く製造工程を示す概略断面図である。 図１４は、図１３に続く製造工程を示す概略断面図である。 図１５は、図１４に続く製造工程を示す概略断面図である。 図１６は、図１５に続く製造工程を示す概略断面図である。 図１７は、図１６に続く製造工程を示す概略断面図である。 図１８は、図１７に続く製造工程を示す概略断面図である。
　以下、添付図面を参照して本開示における窒化物半導体装置のいくつかの実施形態を説明する。
　なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［第１実施形態］
　図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に窒化物半導体装置１０を視ることをいう。また、図１に示される窒化物半導体装置１０において、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。明示的に別段の記載がない限り、「平面視」とは、窒化物半導体装置１０をＺ軸に沿って上方から視ることを指す。
　窒化物半導体装置１０は、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。窒化物半導体装置１０は、基板１２と、基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
　基板１２としては、例えばシリコン（Ｓｉ）基板を用いることができる。あるいは、Ｓｉ基板に代えて、シリコンカーバイド（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、またはサファイア基板を用いることもできる。基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。なお、以下の説明において、明示的に別段の記載がない限り、厚さとは、図１のＺ方向に沿った寸法を指す。
　バッファ層１４は、基板１２と電子走行層１６との間に位置し、基板１２と電子走行層１６との間の格子不整合を緩和することができる任意の材料によって構成され得る。また、バッファ層１４は、１つまたは複数の窒化物半導体層を含むことができ、例えば、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含んでもよい。例えば、バッファ層１４は、ＡｌＮの単膜、ＡｌＧａＮの単膜、ＡｌＧａＮ／ＧａＮ超格子構造を有する膜、ＡｌＮ／ＡｌＧａＮ超格子構造を有する膜、またはＡｌＮ／ＧａＮ超格子構造を有する膜などによって構成されてもよい。
　一例において、バッファ層１４は、基板１２上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層上に形成されたＡｌＧａＮ層である第２バッファ層を含むことができる。第１バッファ層は、例えば、２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は、例えば、１００ｎｍの厚さを有するＡｌＧａＮ層であってよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入してバッファ層１４の表層領域以外を半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
　電子走行層１６は、窒化物半導体によって構成されており、例えば、ＧａＮ層であってよい。電子走行層１６の厚さは、例えば、０．５μｍ以上２μｍ以下とすることができる。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は、例えばＣであり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。すなわち、電子走行層１６は、不純物濃度の異なる複数のＧａＮ層、一例では、ＣドープＧａＮ層と、ノンドープＧａＮ層とを含むことができる。この場合、ＣドープＧａＮ層は、バッファ層１４上に形成され、０．５μｍ以上２μｍ以下の厚さを有することができる。ＣドープＧａＮ層中のＣ濃度は、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下とすることができる。ノンドープＧａＮ層は、ＣドープＧａＮ層上に形成され、０．０５μｍ以上０．３μｍ以下の厚さを有することができる。ノンドープＧａＮ層は、電子供給層１８と接している。一例では、電子走行層１６は、厚さ０．１μｍのノンドープＧａＮ層と、厚さ０．９μｍのＣドープＧａＮ層とを含んでおり、ＣドープＧａＮ層中のＣ濃度は約１×１０１８ｃｍ－３である。
　電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えば、ＡｌＧａＮ層であってよい。窒化物半導体では、Ａｌ組成が高いほどバンドギャップが大きくなる。このため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。一例においては、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０＜ｘ＜０．４であり、より好ましくは、０．１＜ｘ＜０．３である。電子供給層１８は、例えば５ｎｍ以上２０ｎｍ以下の厚さを有することができる。
　電子走行層１６と電子供給層１８とは、バルク領域では異なる格子定数を有する。したがって、電子走行層１６と電子供給層１８との間には格子不整合が生じている。電子走行層１６および電子供給層１８の自発分極と、電子供給層１８のヘテロ接合部が受ける圧縮応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には２次元電子ガス（２ＤＥＧ）２０が広がっている。
　窒化物半導体装置１０は、さらに、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４とを含む。
　ゲート層２２は、電子供給層１８上に形成され、電子供給層１８よりも小さなバンドギャップを有するとともに、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２２は、例えばＡｌＧａＮ層である電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。一例では、ゲート層２２は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含むことができる。ゲート層２２中のアクセプタ型不純物の最大濃度は、一例では、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。ゲート層２２は、例えば、８０ｎｍ以上１５０ｎｍ以下の厚さを有し、矩形状、台形状、またはリッジ状の断面を有することができる。
　上記のように、ゲート層２２にアクセプタ型不純物が含まれることによって、電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられる。このため、ゲート層２２の直下の領域において、電子走行層１６と電子供給層１８との間のヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルは、フェルミ準位とほぼ同じか、またはそれよりも大きくなる。したがって、ゲート電極２４に電圧を印加していないゼロバイアス時において、ゲート層２２の直下の領域における電子走行層１６には、２ＤＥＧ２０が形成されない。一方、ゲート層２２の直下の領域以外の領域における電子走行層１６には、２ＤＥＧ２０が形成されている。
　このように、アクセプタ型不純物がドーピングされたゲート層２２の存在によりゲート層２２の直下の領域で２ＤＥＧ２０が空乏化され、この結果、窒化物半導体装置１０のノーマリーオフ動作が実現される。ゲート電極２４に適切なオン電圧が印加されると、ゲート電極２４の直下の領域における電子走行層１６に２ＤＥＧ２０によるチャネルが形成されて、ソース－ドレイン間が導通する。
　ゲート電極２４は、ゲート層２２上に形成されている。ゲート電極２４は、ゲート層２２に接する底面２４Ａ（第１面）と、底面２４Ａとは反対側の上面２４Ｂ（第２面）と、底面２４Ａおよび上面２４Ｂの間に延在する側面２４Ｃ（第３面）とを含む。ゲート電極２４は、１つまたは複数の金属層によって構成されており、一例では窒化チタン（ＴｉＮ）層である。あるいは、ゲート電極２４は、Ｔｉからなる第１金属層と、第１金属層上に設けられＴｉＮからなる第２金属層とによって構成されてもよい。ゲート電極２４の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下であってよい。ゲート電極２４は、ゲート層２２とショットキー接合を形成することができる。
　窒化物半導体装置１０は、さらに、絶縁層２６と、ソース電極２８と、ドレイン電極３０とを含む。絶縁層２６は、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口部２６Ａおよび第２開口部２６Ｂを有している。第１開口部２６Ａおよび第２開口部２６Ｂの各々は、ゲート層２２から離間されており、ゲート層２２は、第１開口部２６Ａと第２開口部２６Ｂとの間に位置している。より詳細には、ゲート層２２は、第１開口部２６Ａと第２開口部２６Ｂとの間であって、第２開口部２６Ｂよりも第１開口部２６Ａに近い位置にある。ソース電極２８は、第１開口部２６Ａを介して電子供給層１８に接している。ドレイン電極３０は、第２開口部２６Ｂを介して電子供給層１８に接している。
　ソース電極２８およびドレイン電極３０は、１つまたは複数の金属層（例えば、Ｔｉ、Ａｌ、ＴｉＮなど）によって構成されている。ソース電極２８およびドレイン電極３０は、それぞれ第１開口部２６Ａおよび第２開口部２６Ｂを介して電子供給層１８とオーミック接触している。
　ソース電極２８は、ソースコンタクト部２８Ａと、ソースコンタクト部２８Ａに連続するソースフィールドプレート部２８Ｂとを含む。ソースコンタクト部２８Ａは、第１開口部２６Ａに充填された部分に相当する。ソースフィールドプレート部２８Ｂは、ソースコンタクト部２８Ａと一体に形成されている。ソースフィールドプレート部２８Ｂは、絶縁層２６を覆っており、平面視において第２開口部２６Ｂとゲート層２２との間に位置する端部２８Ｃを含む。したがって、ソースフィールドプレート部２８Ｂは、第２開口部２６Ｂに形成されるドレイン電極３０とは離間されている。ソースフィールドプレート部２８Ｂは、絶縁層２６の表面に沿って、ソースコンタクト部２８Ａから端部２８Ｃまで、ドレイン電極３０に向かって延びている。絶縁層２６は、電子供給層１８の上面と、ゲート層２２の側面および上面と、ゲート電極２４の側面２４Ｃおよび上面２４Ｂとを覆っているため、絶縁層２６の表面に沿って延びるソースフィールドプレート部２８Ｂは、非平坦な表面を有している。ソースフィールドプレート部２８Ｂは、ゲート電極２４にゲート電圧が印加されていないゼロバイアス時に、ゲート電極２４の端部近傍の電界集中を緩和する役割を果たす。
　絶縁層２６は、第１の厚さＤ１を有する第１絶縁層部分２６Ｐ１と、第２の厚さＤ２を有する第２絶縁層部分２６Ｐ２とを含んでいる。
　第１絶縁層部分２６Ｐ１は、ドレイン電極３０に接するとともに、電子供給層１８上に位置している。第１絶縁層部分２６Ｐ１は、絶縁層２６のうち、ゲート層２２とドレイン電極３０との間において、一定の厚さである第１の厚さＤ１を有する部分に相当する。第１絶縁層部分２６Ｐ１は、ソースフィールドプレート部２８Ｂによって部分的に覆われている。より詳細には、第１絶縁層部分２６Ｐ１のうち、ゲート層２２寄りの部分が、ソースフィールドプレート部２８Ｂによって覆われている。したがって、ソースフィールドプレート部２８Ｂの端部２８Ｃは、第１絶縁層部分２６Ｐ１上に配置されている。第１絶縁層部分２６Ｐ１は、絶縁層２６のうち、ソースフィールドプレート部２８Ｂの端部２８Ｃが配置されている部分であると言うこともできる。
　第２絶縁層部分２６Ｐ２は、ソースフィールドプレート部２８Ｂに接するとともに、ゲート電極２４上に位置している。第２絶縁層部分２６Ｐ２は、絶縁層２６のうち、ゲート電極２４上において、一定の厚さである第２の厚さＤ２を有する部分に相当する。第２絶縁層部分２６Ｐ２の全体が、ソースフィールドプレート部２８Ｂによって覆われている。
　第２絶縁層部分２６Ｐ２の第２の厚さＤ２は、第１絶縁層部分２６Ｐ１の第１の厚さＤ１よりも大きい。第２の厚さＤ２は、第１の厚さＤ１の１．２倍以上５．０倍以下であってよい。第１の厚さＤ１は、５０ｎｍ以上２００ｎｍ以下とすることができる。また、第２の厚さＤ２は、１００ｎｍ以上４００ｎｍ以下とすることができる。
　第１の厚さＤ１は、平面視におけるソースフィールドプレート部２８Ｂの端部２８Ｃの位置での絶縁層２６の厚さである。言い換えると、第１の厚さＤ１は、平面視におけるソースフィールドプレート部２８Ｂの端部２８Ｃの位置での電子供給層１８とソース電極２８との間の距離である。一方、第２の厚さＤ２は、平面視におけるゲート電極２４の領域でのゲート電極２４とソース電極２８との間の距離である。したがって、第２の厚さＤ２を増加させることにより、ゲート－ソース間容量Ｃｇｓを低減することができる。
　理論上、第２の厚さＤ２を大きくすればするほどゲート－ソース間容量Ｃｇｓを低減することが可能である。しかしながら、窒化物半導体装置１０を用いて回路を構成する場合、帰還容量Ｃｒｓｓ（＝ゲート－ドレイン間容量Ｃｇｄ）に対する入力容量Ｃｉｓｓ（＝ゲート－ドレイン間容量Ｃｇｄ＋ゲート－ソース間容量Ｃｇｓ）の比（入力容量Ｃｉｓｓ／帰還容量Ｃｒｓｓ）がある値（例えば、１００）よりも小さくなると、セルフターンオン現象により貫通電流が流れる可能性がある。したがって、第２の厚さＤ２は、帰還容量Ｃｒｓｓに対する入力容量Ｃｉｓｓの比が回路設計を考慮して定められる値（例えば、１５０）を下回らない範囲内とすることができる。
　絶縁層２６は、ゲート電極２４上に形成されたスペーサ層３２と、電子供給層１８、ゲート層２２、ゲート電極２４、およびスペーサ層３２を覆うパッシベーション層３４とを含む。パッシベーション層３４は、第１開口部３４Ａおよび第２開口部３４Ｂを有している。
　パッシベーション層３４の第１開口部３４Ａおよび第２開口部３４Ｂは、それぞれ絶縁層２６の第１開口部２６Ａおよび第２開口部２６Ｂに相当する。第１絶縁層部分２６Ｐ１は、パッシベーション層３４によって形成されており、第２絶縁層部分２６Ｐ２は、スペーサ層３２とパッシベーション層３４とによって形成されている。説明の便宜上、第１絶縁層部分２６Ｐ１を形成するパッシベーション層３４の部分を、第１パッシベーション層部分３４Ｐ１と呼ぶ。また、スペーサ層３２上に位置し、スペーサ層３２と共に第２絶縁層部分２６Ｐ２を形成するパッシベーション層３４の部分を第２パッシベーション層部分３４Ｐ２と呼ぶ。
　スペーサ層３２は、例えば、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちのいずれか１つによって構成され得る。一例では、スペーサ層３２は、ＳｉＯ２によって構成されている。図１に示されるように、スペーサ層３２は第３の厚さＤ３を有する。ゲート電極２４上にスペーサ層３２が存在することにより、ゲート電極２４とソース電極２８との間のＺ方向に沿った距離が増加するので、ゲート－ソース間容量Ｃｇｓを低減することができる。
　パッシベーション層３４は、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成され得る。一例では、パッシベーション層３４は、ＳｉＮによって構成されている。パッシベーション層３４は、保護膜としての機能を有することができる。
　図１に示されるように、パッシベーション層３４は、第１絶縁層部分２６Ｐ１において、第１の厚さＤ１を有し、第２絶縁層部分２６Ｐ２において、第４の厚さＤ４を有する。言い換えると、第１パッシベーション層部分３４Ｐ１は、第１の厚さＤ１を有し、第２パッシベーション層部分３４Ｐ２は、第４の厚さＤ４を有する。本実施形態では、第１の厚さＤ１は、第４の厚さＤ４と実質的に等しい。なお、本明細書において「実質的に等しい」とは、差異が製造上のばらつき（例えば、２０％）の範囲内にあることを指す。
　このように、第２絶縁層部分２６Ｐ２において、スペーサ層３２は、第３の厚さＤ３を有し、パッシベーション層３４は、第４の厚さＤ４を有する。したがって、第２絶縁層部分２６Ｐ２の第２の厚さＤ２は、第３の厚さＤ３と第４の厚さＤ４との合計である。パッシベーション層３４に加えてスペーサ層３２が存在することにより、第２の厚さＤ２を増加させることができ、その結果、ゲート－ソース間容量Ｃｇｓを低減することができる。
　図２は、図１の窒化物半導体装置１０の例示的な形成パターン１００を示す概略平面図である。なお、理解を容易にするために、図２では図１の構成要素と同様な構成要素には同一の符号を付している。また、ソース電極２８、ドレイン電極３０、およびパッシベーション層３４は、下層の構成要素（例えば、スペーサ層３２およびゲート層２２）が視認可能となるように、透明であるものとして描かれている。ソース電極２８およびドレイン電極３０については、外縁のみが破線で描かれている。パッシベーション層３４については、第１開口部３４Ａおよび第２開口部３４Ｂ（絶縁層２６の第１開口部２６Ａおよび第２開口部２６Ｂに対応）のみが描かれている。
　図２に示されるように、形成パターン１００は、トランジスタ動作に寄与するアクティブ領域１０２と、トランジスタ動作に寄与しない非アクティブ領域１０４とを含む。アクティブ領域１０２とは、ゲート電極２４に電圧が印加されているときに、ソース－ドレイン間に電流が流れる領域のことをいう。
　アクティブ領域１０２においては、複数（図２の例では４つ）の窒化物半導体装置がＸ軸方向に沿って連続して形成されている。図２に示される窒化物半導体装置の各々が、図１の窒化物半導体装置１０に相当する。すなわち、図１に示される断面図は、アクティブ領域１０２における形成パターン１００の断面のうち、１つの窒化物半導体装置（ゲート電極、並びに関連するソース電極およびドレイン電極を含む）が存在する部分を拡大したものに相当する。アクティブ領域１０２において、ソース電極２８のソースフィールドプレート部２８Ｂは、第２開口部３４Ｂ（第２開口部２６Ｂに対応）とゲート層２２との間に位置する端部２８Ｃを含んでいる。第２開口部３４Ｂには、ドレイン電極３０が形成されている。一方、非アクティブ領域１０４においては、ドレイン電極３０は形成されていない。
　図２に示されるように、ゲート層２２、スペーサ層３２、およびソース電極２８は、アクティブ領域１０２および非アクティブ領域１０４にわたってＹ軸方向に連続して形成されている。
　次に、図１の窒化物半導体装置１０の製造方法の一例を説明する。
　図３～図７は、窒化物半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図３～図７では、図１の構成要素と同様な構成要素には同一の符号を付している。また、最終的に窒化物半導体装置１０と同様な構成要素として形成される部材に対しては、図１の参照符号を括弧書きで示している。
　窒化物半導体装置１０の製造方法は、窒化物半導体によって構成された電子走行層１６を形成すること、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層１８を電子走行層１６上に形成すること、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２を電子供給層１８上に形成すること、ゲート層２２上にゲート電極２４を形成すること、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口部２６Ａおよび第２開口部２６Ｂを有する絶縁層２６（図１参照）を形成することを含む。絶縁層２６を形成することは、ゲート電極２４上にスペーサ層３２を形成すること、電子供給層１８、ゲート層２２、ゲート電極２４、およびスペーサ層３２を覆うとともに、第１開口部３４Ａおよび第２開口部３４Ｂを有するパッシベーション層３４を形成することを含む。パッシベーション層３４の第１開口部３４Ａおよび第２開口部３４Ｂは、それぞれ絶縁層２６の第１開口部２６Ａおよび第２開口部２６Ｂに相当する。
　図３に示すように、例えばＳｉ基板である基板１２上に、バッファ層１４、電子走行層１６、電子供給層１８、窒化物半導体層５２、金属層５４、およびスペーサ絶縁層５６が順に形成される。
　バッファ層１４、電子走行層１６、電子供給層１８、および窒化物半導体層５２は、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いてエピタキシャル成長させることができる。
　詳細な図示は省略するが、一例では、バッファ層１４は多層バッファ層であり、基板１２上にＡｌＮ層（第１バッファ層）が形成された後、ＡｌＮ層上にグレーテッドＡｌＧａＮ層（第２バッファ層）が形成される。グレーテッドＡｌＧａＮ層は、例えば、ＡｌＮ層に近い側から順にＡｌ組成を７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成される。
　バッファ層１４上に電子走行層１６としてＧａＮ層が形成され、電子走行層１６上に電子供給層１８としてＡｌＧａＮ層が形成される。したがって、電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有している。次いで、電子供給層１８上に窒化物半導体層５２として、アクセプタ型不純物を含むＧａＮ層が形成される。
　バッファ層１４、電子走行層１６、電子供給層１８、および窒化物半導体層５２は、格子定数の比較的近い窒化物半導体によって構成されているため、連続的にエピタキシャル成長させることができる。
　その後、窒化物半導体層５２上に金属層５４が形成される。一例では、金属層５４は、スパッタ法によって形成されたＴｉＮ層である。次いで、金属層５４上にスペーサ絶縁層５６が形成される。一例では、スペーサ絶縁層５６は、プラズマＣＶＤ法により形成されたＳｉＯ２層である。
　図４は、図３に続く製造工程を示す概略断面図である。図４に示されるように、金属層５４およびスペーサ絶縁層５６が、リソグラフィおよびエッチングによって選択的に除去されて、ゲート電極２４およびスペーサ層３２が形成される。
　図５は、図４に続く製造工程を示す概略断面図である。図５に示されるように、窒化物半導体層５２が、リソグラフィおよびエッチングによって選択的に除去されて、ゲート層２２が形成される。この結果、ゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、ゲート電極２４上に形成されたスペーサ層３２とを含む積層構造が、電子供給層１８の上面の一部に形成される。
　図６は、図５に続く製造工程を示す概略断面図である。図６に示されるように、パッシベーション絶縁層５８が、電子供給層１８、ゲート層２２、ゲート電極２４、およびスペーサ層３２の露出した表面全体を覆うように形成される。一例では、パッシベーション絶縁層５８は、減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法により形成されたＳｉＮ層である。パッシベーション絶縁層５８は、５０ｎｍ以上２００ｎｍ以下の厚さを有することができる。
　図７は、図６に続く製造工程を示す概略断面図である。図７に示されるように、パッシベーション絶縁層５８が、リソグラフィおよびエッチングによって選択的に除去されて、第１開口部３４Ａおよび第２開口部３４Ｂを有するパッシベーション層３４が形成される。より詳細には、第１開口部３４Ａと第２開口部３４Ｂとの間にゲート層２２が位置するように、パッシベーション絶縁層５８がパターニングされる。パッシベーション層３４は、電子供給層１８、ゲート層２２、ゲート電極２４、およびスペーサ層３２を覆うとともに、第１開口部３４Ａおよび第２開口部３４Ｂを有している。ここで、絶縁層２６は、スペーサ層３２と、パッシベーション層３４とを含むものとして定義される。パッシベーション層３４の第１開口部３４Ａおよび第２開口部３４Ｂは、それぞれ絶縁層２６の第１開口部２６Ａおよび第２開口部２６Ｂに相当する。
　窒化物半導体装置１０の製造方法は、さらに、第１開口部２６Ａを介して電子供給層１８に接しているソース電極２８（図１参照）を形成すること、第２開口部２６Ｂを介して電子供給層１８に接しているドレイン電極３０（図１参照）を形成することを含む。
　図７に続く製造工程において、第１開口部２６Ａおよび第２開口部２６Ｂを充填し、かつパッシベーション層３４（絶縁層２６）の露出した表面全体を覆う金属層が形成される。この金属層（例えば、Ｔｉ、Ａｌ、ＴｉＮなどを含む１つまたは複数の金属層）をリソグラフィおよびエッチングによってパターニングすることにより、ソース電極２８およびドレイン電極３０が形成される。ソース電極２８は、絶縁層２６を覆うソースフィールドプレート部２８Ｂを含み、ソースフィールドプレート部２８Ｂは、平面視において第２開口部２６Ｂとゲート層２２との間に位置する端部２８Ｃを含む。このようにして、図１に示されるような窒化物半導体装置１０が得られる。
　以下、本実施形態の窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０において、絶縁層２６は、第１の厚さＤ１を有する第１絶縁層部分２６Ｐ１と、第１の厚さＤ１よりも大きい第２の厚さＤ２を有する第２絶縁層部分２６Ｐ２とを含んでいる。第２の厚さＤ２は、平面視におけるゲート電極２４の領域でのゲート電極２４とソース電極２８との間の距離に相当する。この構成によれば、第２の厚さＤ２が第１の厚さＤ１と同等である場合と比較して、ゲート電極２４とソース電極２８との間のＺ方向に沿った距離が増加するため、窒化物半導体装置１０のゲート－ソース間容量Ｃｇｓを低減することができる。
　より詳細には、本実施形態では、絶縁層２６が、パッシベーション層３４に加えてスペーサ層３２を含んでいる。したがって、本実施形態では、ゲート電極２４上にスペーサ層３２を設けない場合と比較して、スペーサ層３２の厚さ（第３の厚さＤ３）の分だけ、ゲート電極２４とソース電極２８との間のＺ方向に沿った距離を増加させることができる。この結果、窒化物半導体装置１０のゲート－ソース間容量Ｃｇｓを低減することができる。
　次に、実験例１および実験例２を用いて窒化物半導体装置１０の動作特性を説明する。
　実験例１の窒化物半導体装置では、第２の厚さＤ２は、第１の厚さＤ１の約２．０倍である。一方、実験例２の窒化物半導体装置では、第２の厚さＤ２は、第１の厚さＤ１とほぼ同等である。実験例１および実験例２の窒化物半導体装置は、第２の厚さＤ２以外は同じ構成である。第２の厚さＤ２が第１の厚さＤ１よりも大きい実験例１の窒化物半導体装置は、窒化物半導体装置１０に対応し得る。
　図８は、実験例１および実験例２の窒化物半導体装置の入力容量Ｃｉｓｓおよびドレイン電圧Ｖｄｓの関係を示すグラフである。グラフの横軸はドレイン電圧Ｖｄｓを示し、縦軸は入力容量Ｃｉｓｓを示している。グラフ中、実験例１は実線で、実験例２は破線で示されている。
　図８に示されるように、実験例１の入力容量Ｃｉｓｓは、実験例２の入力容量Ｃｉｓｓに対して、所与のドレイン電圧Ｖｄｓにおいて例えば約１８％低減されている。入力容量Ｃｉｓｓは、ゲート－ソース間容量Ｃｇｓと、ゲート－ドレイン間容量Ｃｇｄとの合計である。したがって、第２の厚さＤ２を第１の厚さＤ１に対して増加させることによって、ゲート－ソース間容量Ｃｇｓを低減させることにより、入力容量Ｃｉｓｓを低減することができる。
　図９は、実験例１および実験例２の窒化物半導体装置のゲート総電荷量Ｑｇおよびゲート電圧Ｖｇｓの関係を示すグラフである。グラフの横軸はゲート総電荷量Ｑｇを示し、縦軸はゲート電圧Ｖｇｓを示している。グラフ中、実験例１は実線で、実験例２は破線で示されている。
　図９に示されるように、実験例１のゲート総電荷量Ｑｇは、実験例２のゲート総電荷量Ｑｇに対して、所与のゲート電圧Ｖｇｓにおいて例えば約３０％低減されている。したがって、第２の厚さＤ２を第１の厚さＤ１に対して増加させることによって、窒化物半導体装置のゲート総電荷量Ｑｇを低減することができる。
　なお、ゲート総電荷量Ｑｇとは、トランジスタをオンさせるためにゲート電極に注入が必要な電荷量を指す。ゲート総電荷量Ｑｇが大きいとトランジスタをオンさせるために必要な容量まで充電するのに時間がかかり、スイッチング損失が大きくなる。したがって、ゲート総電荷量Ｑｇが小さいほどスイッチング損失が少なくなり、高速スイッチングが可能となる。
　第１実施形態の窒化物半導体装置１０は、以下の効果を奏する。
　（１－１）絶縁層２６は、第１の厚さＤ１を有する第１絶縁層部分２６Ｐ１と、第２の厚さＤ２を有する第２絶縁層部分２６Ｐ２とを含んでいる。第１絶縁層部分２６Ｐ１は、ドレイン電極３０に接するとともに、電子供給層１８上に位置している。第２絶縁層部分２６Ｐ２は、ソースフィールドプレート部２８Ｂに接するとともに、ゲート電極２４上に位置している。第２絶縁層部分２６Ｐ２の第２の厚さＤ２は、第１絶縁層部分２６Ｐ１の第１の厚さＤ１よりも大きい。
　この構成によれば、第２の厚さＤ２が第１の厚さＤ１と同等である場合と比較して、ゲート電極２４とソース電極２８との間のＺ方向に沿った距離を増加させることができる。その結果、ゲート－ソース間容量Ｃｇｓを低減できるので、入力容量Ｃｉｓｓおよびゲート総電荷量Ｑｇの増大を抑制することができる。
　（１－２）第２の厚さＤ２は、第１の厚さ（Ｄ１）の１．２倍以上５．０倍以下である。
　この構成によれば、ゲート－ソース間容量Ｃｇｓの低減量が比較的大きくなるので、入力容量Ｃｉｓｓおよびゲート総電荷量Ｑｇの増大をより効果的に抑制することができる。
　（１－３）絶縁層２６は、ゲート電極２４上に形成されたスペーサ層３２と、電子供給層１８、ゲート層２２、ゲート電極２４、およびスペーサ層３２を覆うパッシベーション層３４とを含む。第１絶縁層部分２６Ｐ１は、パッシベーション層３４によって形成されており、第２絶縁層部分２６Ｐ２は、スペーサ層３２とパッシベーション層３４とによって形成されている。
　この構成によれば、ゲート電極２４上にスペーサ層３２が存在することにより、ゲート電極２４とソース電極２８との間のＺ方向に沿った距離が増加する。したがって、ゲート－ソース間容量Ｃｇｓを低減することができる。
　［第２実施形態］
　図１０は、第２実施形態に係る例示的な窒化物半導体装置２００の概略断面図である。図１０において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
　第２実施形態の窒化物半導体装置２００では、スペーサ層３２およびパッシベーション層３４は、同じ材料によって構成されている。一例では、スペーサ層３２およびパッシベーション層３４の各々は、ＳｉＮによって構成されている。したがって、図１０において、絶縁層２６に含まれるスペーサ層３２とパッシベーション層３４との間の境界は描かれていない。窒化物半導体装置２００において、スペーサ層３２とパッシベーション層３４との間には界面が形成されていてもよいし、形成されていなくてもよい。ただし、同じ材料によって構成されたスペーサ層３２とパッシベーション層３４との間に視認可能な界面は形成されていない可能性がある。窒化物半導体装置２００の例示的な形成パターンは、図２に示される形成パターン１００と同様である。
　窒化物半導体装置２００の製造方法は、窒化物半導体装置１０とほぼ同様である。第２実施形態では、スペーサ絶縁層５６およびパッシベーション絶縁層５８は、双方ともＬＰＣＶＤ法により形成されたＳｉＮ層とすることができる。
　窒化物半導体装置２００の動作特性は、窒化物半導体装置１０と同様、図８および図９に示された実験例１に対応し得る。したがって、第２の厚さＤ２を第１の厚さＤ１に対して増加させることによって、ゲート－ソース間容量Ｃｇｓを低減させることにより、入力容量Ｃｉｓｓおよびゲート総電荷量Ｑｇを低減することができる。
　このように、第２実施形態の窒化物半導体装置２００は、第１実施形態の窒化物半導体装置１０と同様の効果を奏する。
　［第３実施形態］
　図１１は、第３実施形態に係る例示的な窒化物半導体装置３００の概略断面図である。図１１において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
　第３実施形態の窒化物半導体装置３００は、絶縁層２６（図１参照）の代わりに絶縁層３０２を含む。絶縁層３０２は、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口部３０２Ａおよび第２開口部３０２Ｂを有している。第１開口部３０２Ａおよび第２開口部３０２Ｂの各々は、ゲート層２２から離間されており、ゲート層２２は、第１開口部３０２Ａと第２開口部３０２Ｂとの間に位置している。より詳細には、ゲート層２２は、第１開口部３０２Ａと第２開口部３０２Ｂとの間であって、第２開口部３０２Ｂよりも第１開口部３０２Ａに近い位置にある。ソース電極２８は、第１開口部３０２Ａを介して電子供給層１８に接している。ドレイン電極３０は、第２開口部３０２Ｂを介して電子供給層１８に接している。
　絶縁層３０２は、第１の厚さＤ１を有する第１絶縁層部分３０２Ｐ１と、第２の厚さＤ２を有する第２絶縁層部分３０２Ｐ２とを含んでいる。
　第１絶縁層部分３０２Ｐ１は、ドレイン電極３０に接するとともに、電子供給層１８上に位置している。第１絶縁層部分３０２Ｐ１は、絶縁層３０２のうち、ゲート層２２とドレイン電極３０との間において、一定の厚さである第１の厚さＤ１を有する部分に相当する。第１絶縁層部分３０２Ｐ１は、ソースフィールドプレート部２８Ｂによって部分的に覆われている。より詳細には、第１絶縁層部分３０２Ｐ１のうち、ゲート層２２寄りの部分が、ソースフィールドプレート部２８Ｂによって覆われている。したがって、ソースフィールドプレート部２８Ｂの端部２８Ｃは、第１絶縁層部分３０２Ｐ１上に配置されている。第１絶縁層部分３０２Ｐ１は、絶縁層３０２におけるソースフィールドプレート部２８Ｂの端部２８Ｃが配置されている部分であると言うこともできる。
　第２絶縁層部分３０２Ｐ２は、ソースフィールドプレート部２８Ｂに接するとともに、ゲート電極２４上に位置している。第２絶縁層部分３０２Ｐ２は、絶縁層３０２のうち、ゲート電極２４上において、一定の厚さである第２の厚さＤ２を有する部分に相当する。第２絶縁層部分３０２Ｐ２の全体が、ソースフィールドプレート部２８Ｂによって覆われている。
　第２絶縁層部分３０２Ｐ２の第２の厚さＤ２は、第１絶縁層部分３０２Ｐ１の第１の厚さＤ１よりも大きい。第２の厚さＤ２は、第１の厚さＤ１の１．２倍以上５．０倍以下であってよい。第１の厚さＤ１は、５０ｎｍ以上２００ｎｍ以下とすることができる。また、第２の厚さＤ２は、１００ｎｍ以上４００ｎｍ以下とすることができる。
　第１の厚さＤ１は、平面視におけるソースフィールドプレート部２８Ｂの端部２８Ｃの位置での絶縁層３０２の厚さである。言い換えると、第１の厚さＤ１は、平面視におけるソースフィールドプレート部２８Ｂの端部２８Ｃの位置での電子供給層１８とソース電極２８との間の距離である。一方、第２の厚さＤ２は、平面視におけるゲート電極２４の領域でのゲート電極２４とソース電極２８との間の距離である。したがって、第２の厚さＤ２を増加させることにより、ゲート－ソース間容量Ｃｇｓを低減することができる。なお、第１実施形態と同様、第２の厚さＤ２は、帰還容量Ｃｒｓｓに対する入力容量Ｃｉｓｓの比が回路設計を考慮して定められる値（例えば、１５０）を下回らない範囲内とすることができる。
　本実施形態では、絶縁層３０２は、パッシベーション層３０４であり、第１絶縁層部分３０２Ｐ１および第２絶縁層部分３０２Ｐ２は各々、パッシベーション層３０４によって形成されている。すなわち、絶縁層３０２は、パッシベーション層３０４のみによって形成されている。
　窒化物半導体装置３００は、スペーサ層３２を含まないという点において、第１実施形態の窒化物半導体装置１０と相違している。第１実施形態では、第２絶縁層部分２６Ｐ２は、スペーサ層３２とパッシベーション層３４とによって形成されているが、第３実施形態では、第２絶縁層部分３０２Ｐ２は、パッシベーション層３０４によって形成されている。
　絶縁層３０２（パッシベーション層３０４）は、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成され得る。一例では、絶縁層３０２は、ＳｉＮによって構成されている。絶縁層３０２は、保護膜としての機能を有することができる。
　窒化物半導体装置３００の例示的な形成パターンは、図２に示される形成パターン１００と同様である。窒化物半導体装置３００の形成パターンの場合、形成パターン１００の絶縁層２６（パッシベーション層３４）が、絶縁層３０２（パッシベーション層３０４）に置き換えられる。
　次に、図１１の窒化物半導体装置３００の製造方法の一例を説明する。
　図１２～図１８は、窒化物半導体装置３００の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図１２～図１８では、図１１の構成要素と同様な構成要素には同一の符号を付している。また、最終的に窒化物半導体装置３００と同様な構成要素として形成される部材に対しては、図１１の参照符号を括弧書きで示している。
　窒化物半導体装置３００の製造方法は、窒化物半導体によって構成された電子走行層１６を形成すること、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層１８を電子走行層１６上に形成すること、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２を電子供給層１８上に形成すること、ゲート層２２上にゲート電極２４を形成すること、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口部３０２Ａおよび第２開口部３０２Ｂ（ともに図１１参照）を有する絶縁層３０２を形成することを含む。
　本実施形態では、絶縁層３０２は、パッシベーション層３０４（図１１参照）である。したがって、絶縁層３０２を形成することは、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口部３０４Ａおよび第２開口部３０４Ｂを有するパッシベーション層３０４を形成することを含む。パッシベーション層３０４の第１開口部３０４Ａおよび第２開口部３０４Ｂは、それぞれ絶縁層３０２の第１開口部３０２Ａおよび第２開口部３０２Ｂに相当する。
　絶縁層３０２（パッシベーション層３０４）を形成することは、第１絶縁層部分３０２Ｐ１および第２絶縁層部分３０２Ｐ２（ともに図１１参照）が異なる厚さを有するように、絶縁層３０２（パッシベーション層３０４）を選択的にエッチングすることを含む。
　図１２に示すように、例えばＳｉ基板である基板１２上に、バッファ層１４、電子走行層１６、電子供給層１８、窒化物半導体層３５２、および金属層３５４が順に形成される。
　バッファ層１４、電子走行層１６、電子供給層１８、および窒化物半導体層３５２は、ＭＯＣＶＤ法を用いてエピタキシャル成長させることができる。
　詳細な図示は省略するが、一例では、バッファ層１４は多層バッファ層であり、基板１２上にＡｌＮ層（第１バッファ層）が形成された後、ＡｌＮ層上にグレーテッドＡｌＧａＮ層（第２バッファ層）が形成される。グレーテッドＡｌＧａＮ層は、例えば、ＡｌＮ層に近い側から順にＡｌ組成を７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成される。
　バッファ層１４上に電子走行層１６としてＧａＮ層が形成され、電子走行層１６上に電子供給層１８としてＡｌＧａＮ層が形成される。したがって、電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有している。次いで、電子供給層１８上に窒化物半導体層３５２として、アクセプタ型不純物を含むＧａＮ層が形成される。
　バッファ層１４、電子走行層１６、電子供給層１８、および窒化物半導体層３５２は、格子定数の比較的近い窒化物半導体によって構成されているため、連続的にエピタキシャル成長させることができる。
　その後、窒化物半導体層３５２上に金属層３５４が形成される。一例では、金属層３５４は、スパッタ法によって形成されたＴｉＮ層である。
　図１３は、図１２に続く製造工程を示す概略断面図である。図１３に示されるように、金属層３５４が、リソグラフィおよびエッチングによって選択的に除去されて、ゲート電極２４が形成される。
　図１４は、図１３に続く製造工程を示す概略断面図である。図１４に示されるように、窒化物半導体層３５２が、リソグラフィおよびエッチングによって選択的に除去されて、ゲート層２２が形成される。この結果、ゲート層２２と、ゲート層２２上に形成されたゲート電極２４とを含む積層構造が、電子供給層１８の上面の一部に形成される。
　図１５は、図１４に続く製造工程を示す概略断面図である。図１５に示されるように、パッシベーション絶縁層３５６が、電子供給層１８、ゲート層２２、およびゲート電極２４の露出した表面全体を覆うように形成される。一例では、パッシベーション絶縁層３５６は、ＬＰＣＶＤ法により形成されたＳｉＮ層である。パッシベーション絶縁層３５６は、１００ｎｍ以上４００ｎｍ以下の厚さを有することができる。
　図１６は、図１５に続く製造工程を示す概略断面図である。図１６に示されるように、パッシベーション絶縁層３５６の上面の一部を覆うようにマスク３５８（例えば、フォトレジスト）が形成される。一例では、パッシベーション絶縁層３５６の全面にフォトレジストが塗布され、パッシベーション絶縁層３５６の上面の一部にマスク３５８が形成されるように露光される。
　マスク３５８が形成される領域は、平面視において、少なくともゲート層２２およびゲート電極２４の形成領域を包含する。マスク３５８は、平面視において、当該形成領域よりも大きいが、図１１に示される第１開口部３０２Ａおよび第２開口部３０２Ｂを覆わない範囲に形成される。
　図１７は、図１６に続く製造工程を示す概略断面図である。図１７に示されるように、パッシベーション絶縁層３５６が、マスク３５８を用いて選択的にエッチングされる。この結果、マスク３５８で覆われた領域におけるパッシベーション絶縁層３５６の厚さは維持されるが、マスク３５８で覆われていない領域におけるパッシベーション絶縁層３５６の厚さは減少する。マスク３５８で覆われていない領域におけるパッシベーション絶縁層３５６は、エッチング後において、５０ｎｍ以上２００ｎｍ以下の厚さを有することができる。マスク３５８は、上記エッチング後に除去される。このようなパッシベーション絶縁層３５６の選択的エッチングは、結果として得られる窒化物半導体装置３００において、第１絶縁層部分３０２Ｐ１および第２絶縁層部分３０２Ｐ２が異なる厚さを有することを可能にする。
　図１８は、図１７に続く製造工程を示す概略断面図である。図１８に示されるように、パッシベーション絶縁層３５６が、リソグラフィおよびエッチングによって選択的に除去されて、第１開口部３０２Ａおよび第２開口部３０２Ｂを有する絶縁層３０２が形成される。より詳細には、第１開口部３０２Ａと第２開口部３０２Ｂとの間にゲート層２２が位置するように、パッシベーション絶縁層３５６がパターニングされる。この結果、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口部３０２Ａおよび第２開口部３０２Ｂを有する絶縁層３０２が形成される。
　窒化物半導体装置３００の製造方法は、さらに、第１開口部３０２Ａを介して電子供給層１８に接しているソース電極２８（図１１参照）を形成すること、第２開口部３０２Ｂを介して電子供給層１８に接しているドレイン電極３０（図１１参照）を形成することを含む。
　図１８に続く製造工程において、第１開口部３０２Ａおよび第２開口部３０２Ｂを充填し、かつ絶縁層３０２の露出した表面全体を覆う金属層が形成される。この金属層（例えば、Ｔｉ、Ａｌ、ＴｉＮなどを含む１つまたは複数の金属層）をリソグラフィおよびエッチングによってパターニングすることにより、ソース電極２８およびドレイン電極３０が形成される。ソース電極２８は、絶縁層３０２を覆うソースフィールドプレート部２８Ｂを含み、ソースフィールドプレート部２８Ｂは、平面視において第２開口部３０２Ｂとゲート層２２との間に位置する端部２８Ｃを含む。このようにして、図１１に示されるような窒化物半導体装置３００が得られる。
　以下、本実施形態の窒化物半導体装置３００の作用について説明する。
　窒化物半導体装置３００において、絶縁層３０２は、第１の厚さＤ１を有する第１絶縁層部分３０２Ｐ１と、第１の厚さＤ１よりも大きい第２の厚さＤ２を有する第２絶縁層部分３０２Ｐ２とを含んでいる。第２の厚さＤ２は、平面視におけるゲート電極２４の領域でのゲート電極２４とソース電極２８との間の距離に相当する。この構成によれば、第２の厚さＤ２が第１の厚さＤ１と同等である場合と比較して、ゲート電極２４とソース電極２８との間のＺ方向に沿った距離が増加するため、窒化物半導体装置３００のゲート－ソース間容量Ｃｇｓを低減することができる。
　窒化物半導体装置３００の動作特性は、第１実施形態の窒化物半導体装置１０と同様、図８および図９に示された実験例１に対応し得る。したがって、第２の厚さＤ２を第１の厚さＤ１に対して増加させることによって、ゲート－ソース間容量Ｃｇｓを低減させることにより、入力容量Ｃｉｓｓおよびゲート総電荷量Ｑｇを低減することができる。
　第３実施形態の窒化物半導体装置３００は、以下の効果を奏する。
　（３－１）絶縁層３０２は、第１の厚さＤ１を有する第１絶縁層部分３０２Ｐ１と、第２の厚さＤ２を有する第２絶縁層部分３０２Ｐ２とを含んでいる。第１絶縁層部分３０２Ｐ１は、ドレイン電極３０に接するとともに、電子供給層１８上に位置している。第２絶縁層部分３０２Ｐ２は、ソースフィールドプレート部２８Ｂに接するとともに、ゲート電極２４上に位置している。第２絶縁層部分３０２Ｐ２の第２の厚さＤ２は、第１絶縁層部分３０２Ｐ１の第１の厚さＤ１よりも大きい。
　この構成によれば、第２の厚さＤ２が第１の厚さＤ１と同等である場合と比較して、ゲート電極２４とソース電極２８との間のＺ方向に沿った距離を増加させることができる。その結果、ゲート－ソース間容量Ｃｇｓを低減できるので、入力容量Ｃｉｓｓおよびゲート総電荷量Ｑｇの増大を抑制することができる。
　（３－２）第２の厚さＤ２は、第１の厚さ（Ｄ１）の１．２倍以上５．０倍以下である。
　この構成によれば、ゲート－ソース間容量Ｃｇｓの低減量が比較的大きくなるので、入力容量Ｃｉｓｓおよびゲート総電荷量Ｑｇの増大をより効果的に抑制することができる。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・第１実施形態において、ゲート－ソース間容量Ｃｇｓを低減するという観点からは、スペーサ層３２は、パッシベーション層３４よりも低い誘電率を有する材料によって構成されていてもよい。
　・図１では、スペーサ層３２は、ゲート電極２４の上面２４Ｂ全体に形成されている。しかしながら、スペーサ層３２は、ゲート電極２４の上面２４Ｂの一部に形成されていてもよい。代替的に、スペーサ層３２は、ゲート電極２４の上面２４Ｂおよび側面２４Ｃに形成されていてもよい。
　・上記実施形態では、パッシベーション層３４、スペーサ層３２、および絶縁層３０２の各々は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成されるものとして説明されているが、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいくつかを含む複合膜であってもよい。
　・ゲート電極２４は、ゲート層２２上の少なくとも一部に形成されていればよい。例えば、上記各実施形態において、ゲート電極２４は、ゲート層２２上の全部に形成されてもよい。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成される上記実施形態は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。
　本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記Ａ１）
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）上に形成され、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
　前記電子供給層（１８）上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
　前記ゲート層（２２）上に形成されたゲート電極（２４）と、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うとともに、第１開口部（２６Ａ）および第２開口部（２６Ｂ）を有する絶縁層（２６）と、
　前記第１開口部（２６Ａ）を介して前記電子供給層（１８）に接しているソース電極（２８）と、
　前記第２開口部（２６Ｂ）を介して前記電子供給層（１８）に接しているドレイン電極（３０）と
　を備え、
　前記ゲート層（２２）は、前記第１開口部（２６Ａ）と前記第２開口部（２６Ｂ）との間に位置しており、
　前記ソース電極（２８）は、前記絶縁層（２６）を覆うソースフィールドプレート部（２８Ｂ）を含み、前記ソースフィールドプレート部（２８Ｂ）は、平面視において前記第２開口部（２６Ｂ）と前記ゲート層（２２）との間に位置する端部（２８Ｃ）を含み、
　前記絶縁層（２６）は、
　前記ドレイン電極（３０）に接するとともに、前記電子供給層（１８）上に位置し、第１の厚さ（Ｄ１）を有する第１絶縁層部分（２６Ｐ１）と、
　前記ソースフィールドプレート部（２８Ｂ）に接するとともに、前記ゲート電極（２４）上に位置し、第２の厚さ（Ｄ２）を有する第２絶縁層部分（２６Ｐ２）と
　を含み、
　前記ソースフィールドプレート部（２８Ｂ）の前記端部（２８Ｃ）は、前記第１絶縁層部分（２６Ｐ１）上に配置されており、
　前記第２絶縁層部分（２６Ｐ２）の前記第２の厚さ（Ｄ２）は、前記第１絶縁層部分（２６Ｐ１）の前記第１の厚さ（Ｄ１）よりも大きい、窒化物半導体装置。
　（付記Ａ２）
　前記第２の厚さ（Ｄ２）は、前記第１の厚さ（Ｄ１）の１．２倍以上５．０倍以下である、付記Ａ１に記載の窒化物半導体装置。
　（付記Ａ３）
　前記第１の厚さ（Ｄ１）は、５０ｎｍ以上２００ｎｍ以下であり、前記第２の厚さ（Ｄ２）は、１００ｎｍ以上４００ｎｍ以下である、付記Ａ１またはＡ２に記載の窒化物半導体装置。
　（付記Ａ４）
　前記絶縁層（２６）は、
　前記ゲート電極（２４）上に形成されたスペーサ層（３２）と、
　前記電子供給層（１８）、前記ゲート層（２２）、前記ゲート電極（２４）、および前記スペーサ層（３２）を覆うとともに、前記第１開口部（２６Ａ）および前記第２開口部（２６Ｂ）を有するパッシベーション層（３４）と
　を含み、
　前記第１絶縁層部分（２６Ｐ１）は、前記パッシベーション層（３４）によって形成されており、
　前記第２絶縁層部分（２６Ｐ２）は、前記スペーサ層（３２）と前記パッシベーション層（３４）とによって形成されている、付記Ａ１～Ａ３のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ５）
　前記第１絶縁層部分（２６Ｐ１）において、前記パッシベーション層（３４）は、前記第１の厚さ（Ｄ１）を有し、
　前記第２絶縁層部分（２６Ｐ２）において、前記スペーサ層（３２）は、第３の厚さ（Ｄ３）を有し、前記パッシベーション層（３４）は、第４の厚さ（Ｄ４）を有し、
　前記第２の厚さ（Ｄ２）は、前記第３の厚さ（Ｄ３）と前記第４の厚さ（Ｄ４）との合計である、
　付記Ａ４に記載の窒化物半導体装置。
　（付記Ａ６）
　前記第１の厚さ（Ｄ１）は、前記第４の厚さ（Ｄ４）と実質的に等しい、
　付記Ａ５に記載の窒化物半導体装置。
　（付記Ａ７）
　前記スペーサ層（３２）は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成されている、付記Ａ４～Ａ６のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ８）
　前記スペーサ層（３２）および前記パッシベーション層（３４）は、同じ材料によって構成されている、付記Ａ４～Ａ７のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ９）
　前記スペーサ層（３２）および前記パッシベーション層（３４）の各々は、ＳｉＮによって構成されている、付記Ａ４～Ａ８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ１０）
　前記スペーサ層（３２）は、前記パッシベーション層（３４）よりも低い誘電率を有する材料によって構成されている、付記Ａ４～Ａ７のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ１１）
　前記ゲート電極（２４）は、前記ゲート層（２２）に接する第１面（２４Ａ）と、前記第１面（２４Ａ）とは反対側の第２面（２４Ｂ）とを含み、
　前記スペーサ層（３２）は、前記ゲート電極（２４）の前記第２面（２４Ｂ）の一部に形成されている、付記Ａ４～Ａ１０のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ１２）
　前記ゲート電極（２４）は、前記ゲート層（２２）に接する第１面（２４Ａ）と、前記第１面（２４Ａ）とは反対側の第２面（２４Ｂ）と、前記第１面（２４Ａ）および前記第２面（２４Ｂ）の間に延在する第３面（２４Ｃ）とを含み、
　前記スペーサ層（３２）は、前記ゲート電極（２４）の前記第２面（２４Ｂ）および前記第３面（２４Ｃ）に形成されている、付記Ａ４～Ａ１０のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ１３）
　前記絶縁層（３０２）は、パッシベーション層（３０４）であり、
　前記第１絶縁層部分（３０２Ｐ１）および前記第２絶縁層部分（３０２Ｐ２）は各々、前記パッシベーション層（３０４）によって形成されている、付記Ａ１～Ａ３のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ１４）
　前記パッシベーション層（３４；３０４）は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成されている、付記Ａ４～Ａ１３のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ａ１５）
　前記第１の厚さ（Ｄ１）は、平面視における前記ソースフィールドプレート部（２８Ｂ）の端部（２８Ｃ）の位置での前記絶縁層（２６）の厚さであり、
　前記第２の厚さ（Ｄ２）は、平面視における前記ゲート電極（２４）の領域での前記ゲート電極（２４）と前記ソース電極（２８）との間の距離である、
　付記Ａ１～Ａ１４のうちのいずれか１つに記載の窒化物半導体装置。
　（付記Ｂ１）
　窒化物半導体によって構成された電子走行層（１６）を形成すること、
　前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）を前記電子走行層（１６）上に形成すること、
　アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）を前記電子供給層（１８）上に形成すること、
　前記ゲート層（２２）上にゲート電極（２４）を形成すること、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うとともに、第１開口部（２６Ａ）および第２開口部（２６Ｂ）を有する絶縁層（２６）を形成すること、
　前記第１開口部（２６Ａ）を介して前記電子供給層（１８）に接しているソース電極（２８）を形成すること、
　前記第２開口部（２６Ｂ）を介して前記電子供給層（１８）に接しているドレイン電極（３０）を形成すること
　を含み、
　前記ゲート層（２２）は、前記第１開口部（２６Ａ）と前記第２開口部（２６Ｂ）との間に位置しており、
　前記ソース電極（２８）は、前記絶縁層（２６）を覆うソースフィールドプレート部（２８Ｂ）を含み、前記ソースフィールドプレート部（２８Ｂ）は、平面視において前記第２開口部（２６Ｂ）と前記ゲート層（２２）との間に位置する端部（２８Ｃ）を含み、
　前記絶縁層（２６）は、
　前記ドレイン電極（３０）に接するとともに、前記電子供給層（１８）上に位置し、第１の厚さ（Ｄ１）を有する第１絶縁層部分（２６Ｐ１）と、
　前記ソースフィールドプレート部（２８Ｂ）に接するとともに、前記ゲート電極（２４）上に位置し、第２の厚さ（Ｄ２）を有する第２絶縁層部分（２６Ｐ２）と
　を含み、
　前記ソースフィールドプレート部（２８Ｂ）の前記端部（２８Ｃ）は、前記第１絶縁層部分（２６Ｐ１）上に配置されており、
　前記第２絶縁層部分（２６Ｐ２）の前記第２の厚さ（Ｄ２）は、前記第１絶縁層部分（２６Ｐ１）の前記第１の厚さ（Ｄ１）よりも大きい、窒化物半導体装置の製造方法。
　（付記Ｂ２）
　前記第２の厚さ（Ｄ２）は、前記第１の厚さ（Ｄ１）の１．２倍以上５．０倍以下である、付記Ｂ１に記載の窒化物半導体装置の製造方法。
　（付記Ｂ３）
　前記第１の厚さ（Ｄ１）は、５０ｎｍ以上２００ｎｍ以下であり、前記第２の厚さ（Ｄ２）は、１００ｎｍ以上４００ｎｍ以下である、付記Ｂ１またはＢ２に記載の窒化物半導体装置の製造方法。
　（付記Ｂ４）
　前記絶縁層（２６）を形成することは、
　前記ゲート電極（２４）上にスペーサ層（３２）を形成すること、
　前記電子供給層（１８）、前記ゲート層（２２）、前記ゲート電極（２４）、および前記スペーサ層（３２）を覆うとともに、前記第１開口部（２６Ａ）および前記第２開口部（２６Ｂ）を有するパッシベーション層（３４）を形成すること
　を含み、
　前記第１絶縁層部分（２６Ｐ１）は、前記パッシベーション層（３４）によって形成され、
　前記第２絶縁層部分（２６Ｐ２）は、前記スペーサ層（３２）と前記パッシベーション層（３４）とによって形成される、
　付記Ｂ１～Ｂ３のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ５）
　前記第１絶縁層部分（２６Ｐ１）において、前記パッシベーション層（３４）は、前記第１の厚さ（Ｄ１）を有し、
　前記第２絶縁層部分（２６Ｐ２）において、前記スペーサ層（３２）は、第３の厚さ（Ｄ３）を有し、前記パッシベーション層（３４）は、第４の厚さ（Ｄ４）を有し、
　前記第２の厚さ（Ｄ２）は、前記第３の厚さ（Ｄ３）と前記第４の厚さ（Ｄ４）との合計である、
　付記Ｂ４に記載の窒化物半導体装置の製造方法。
　（付記Ｂ６）
　前記第１の厚さ（Ｄ１）は、前記第４の厚さ（Ｄ４）と実質的に等しい、
　付記Ｂ５に記載の窒化物半導体装置の製造方法。
　（付記Ｂ７）
　前記スペーサ層（３２）は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成されている、付記Ｂ４～Ｂ６のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ８）
　前記スペーサ層（３２）および前記パッシベーション層（３４）は、同じ材料によって構成されている、付記Ｂ４～Ｂ７のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ９）
　前記スペーサ層（３２）および前記パッシベーション層（３４）の各々は、ＳｉＮによって構成されている、付記Ｂ４～Ｂ８のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１０）
　前記スペーサ層（３２）は、前記パッシベーション層（３４）よりも低い誘電率を有する材料によって構成されている、付記Ｂ４～Ｂ７のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１１）
　前記ゲート電極（２４）は、前記ゲート層（２２）に接する第１面（２４Ａ）と、前記第１面とは反対側の第２面（２４Ｂ）とを含み、
　前記スペーサ層（３２）は、前記ゲート電極（２４）の前記第２面（２４Ｂ）の一部に形成される、付記Ｂ４～Ｂ１０のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１２）
　前記ゲート電極（２４）は、前記ゲート層（２２）に接する第１面（２４Ａ）と、前記第１面とは反対側の第２面（２４Ｂ）と、前記第１面（２４Ａ）および前記第２面（２４Ｂ）の間に延在する第３面（２４Ｃ）とを含み、
　前記スペーサ層（３２）は、前記ゲート電極（２４）の前記第２面（２４Ｂ）および前記第３面（２４Ｃ）に形成される、付記Ｂ４～Ｂ１０のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１３）
　前記絶縁層（３０２）を形成することは、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うとともに、前記第１開口部（３０４Ａ）および前記第２開口部（３０４Ｂ）を有するパッシベーション層（３０４）を形成すること
　を含み、
　前記第１絶縁層部分（３０２Ｐ１）および前記第２絶縁層部分（３０２Ｐ２）は各々、前記パッシベーション層（３０４）によって形成される、付記Ｂ１～Ｂ３のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１４）
　前記パッシベーション層（３４；３０２）は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成されている、付記Ｂ４～Ｂ１３のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１５）
　前記第１の厚さ（Ｄ１）は、平面視における前記ソースフィールドプレート部（２８Ｂ）の前記端部（２８Ｃ）の位置での前記絶縁層（２６）の厚さであり、
　前記第２の厚さ（Ｄ２）は、平面視における前記ゲート電極（２４）の領域での前記ゲート電極（２４）と前記ソース電極（２８）との間の距離である、
　付記Ｂ１～Ｂ１４のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１６）
　前記パッシベーション層（３０４）を形成することは、
　前記第１絶縁層部分（３０２Ｐ１）および前記第２絶縁層部分（３０２Ｐ２）が異なる厚さを有するように、前記パッシベーション層（３０４）を選択的にエッチングすること
　を含む、
　付記Ｂ１３～Ｂ１５のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　（付記Ｂ１７）
　前記絶縁層（３０２）を形成することは、
　前記第１絶縁層部分（３０２Ｐ１）および前記第２絶縁層部分（３０２Ｐ２）が異なる厚さを有するように、前記絶縁層（３０２）を選択的にエッチングすること
　を含む、
　付記Ｂ１～Ｂ３のうちのいずれか１つに記載の窒化物半導体装置の製造方法。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０，２００，３００…窒化物半導体装置
　１２…基板
　１４…バッファ層
　１６…電子走行層
　１８…電子供給層
　２０…２次元電子ガス
　２２…ゲート層
　２４…ゲート電極
　２４Ａ…底面（第１面）
　２４Ｂ…上面（第２面）
　２４Ｃ…側面（第３面）
　２６，３０２…絶縁層
　２６Ａ，３４Ａ，３０２Ａ，３０４Ａ…第１開口部
　２６Ｂ，３４Ｂ，３０２Ｂ，３０４Ｂ…第２開口部
　２６Ｐ１，３０２Ｐ１…第１絶縁層部分
　２６Ｐ２，３０２Ｐ２…第２絶縁層部分
　２８…ソース電極
　２８Ａ…ソースコンタクト部
　２８Ｂ…ソースフィールドプレート部
　２８Ｃ…端部
　３０…ドレイン電極
　３２…スペーサ層
　３４，３０４…パッシベーション層
　３４Ｐ１…第１パッシベーション層部分
　３４Ｐ２…第２パッシベーション層部分
　５２，３５２…窒化物半導体層
　５４，３５４…金属層
　５６…スペーサ絶縁層
　５８，３５６…パッシベーション絶縁層
　１００…形成パターン
　１０２…アクティブ領域
　１０４…非アクティブ領域
　３５８…マスク
　Ｄ１…第１の厚さ
　Ｄ２…第２の厚さ
　Ｄ３…第３の厚さ
　Ｄ４…第４の厚さ

Claims (20)

  1. 　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    　前記電子供給層上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
    　前記ゲート層上に形成されたゲート電極と、
    　前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口部および第２開口部を有する絶縁層と、
    　前記第１開口部を介して前記電子供給層に接しているソース電極と、
    　前記第２開口部を介して前記電子供給層に接しているドレイン電極と
    　を備え、
    　前記ゲート層は、前記第１開口部と前記第２開口部との間に位置しており、
    　前記ソース電極は、前記絶縁層を覆うソースフィールドプレート部を含み、前記ソースフィールドプレート部は、平面視において前記第２開口部と前記ゲート層との間に位置する端部を含み、
    　前記絶縁層は、
    　前記ドレイン電極に接するとともに、前記電子供給層上に位置し、第１の厚さを有する第１絶縁層部分と、
    　前記ソースフィールドプレート部に接するとともに、前記ゲート電極上に位置し、第２の厚さを有する第２絶縁層部分と
    　を含み、
    　前記ソースフィールドプレート部の前記端部は、前記第１絶縁層部分上に配置されており、
    　前記第２絶縁層部分の前記第２の厚さは、前記第１絶縁層部分の前記第１の厚さよりも大きい、窒化物半導体装置。
  2. 　前記第２の厚さは、前記第１の厚さの１．２倍以上５．０倍以下である、請求項１に記載の窒化物半導体装置。
  3. 　前記第１の厚さは、５０ｎｍ以上２００ｎｍ以下であり、前記第２の厚さは、１００ｎｍ以上４００ｎｍ以下である、請求項１または２に記載の窒化物半導体装置。
  4. 　前記絶縁層は、
    　前記ゲート電極上に形成されたスペーサ層と、
    　前記電子供給層、前記ゲート層、前記ゲート電極、および前記スペーサ層を覆うとともに、前記第１開口部および前記第２開口部を有するパッシベーション層と
    　を含み、
    　前記第１絶縁層部分は、前記パッシベーション層によって形成されており、
    　前記第２絶縁層部分は、前記スペーサ層と前記パッシベーション層とによって形成されている、請求項１～３のうちのいずれか一項に記載の窒化物半導体装置。
  5. 　前記第１絶縁層部分において、前記パッシベーション層は、前記第１の厚さを有し、
    　前記第２絶縁層部分において、前記スペーサ層は、第３の厚さを有し、前記パッシベーション層は、第４の厚さを有し、
    　前記第２の厚さは、前記第３の厚さと前記第４の厚さとの合計である、
    　請求項４に記載の窒化物半導体装置。
  6. 　前記第１の厚さは、前記第４の厚さと実質的に等しい、
    　請求項５に記載の窒化物半導体装置。
  7. 　前記スペーサ層は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成されている、請求項４～６のうちのいずれか一項に記載の窒化物半導体装置。
  8. 　前記スペーサ層および前記パッシベーション層は、同じ材料によって構成されている、請求項４～７のうちのいずれか一項に記載の窒化物半導体装置。
  9. 　　前記スペーサ層および前記パッシベーション層の各々は、ＳｉＮによって構成されている、請求項４～８のうちのいずれか一項に記載の窒化物半導体装置。
  10. 　前記スペーサ層は、前記パッシベーション層よりも低い誘電率を有する材料によって構成されている、請求項４～７のうちのいずれか一項に記載の窒化物半導体装置。
  11. 　前記ゲート電極は、前記ゲート層に接する第１面と、前記第１面とは反対側の第２面とを含み、
    　前記スペーサ層は、前記ゲート電極の前記第２面の一部に形成されている、請求項４～１０のうちのいずれか一項に記載の窒化物半導体装置。
  12. 　前記ゲート電極は、前記ゲート層に接する第１面と、前記第１面とは反対側の第２面と、前記第１面および前記第２面の間に延在する第３面とを含み、
    　前記スペーサ層は、前記ゲート電極の前記第２面および前記第３面に形成されている、請求項４～１０のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　前記絶縁層は、パッシベーション層であり、
    　前記第１絶縁層部分および前記第２絶縁層部分は各々、前記パッシベーション層によって形成されている、請求項１～３のうちのいずれか一項に記載の窒化物半導体装置。
  14. 　前記パッシベーション層は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちのいずれか１つによって構成されている、請求項４～１３のうちのいずれか一項に記載の窒化物半導体装置。
  15. 　前記第１の厚さは、平面視における前記ソースフィールドプレート部の前記端部の位置での前記絶縁層の厚さであり、
    　前記第２の厚さは、平面視における前記ゲート電極の領域での前記ゲート電極と前記ソース電極との間の距離である、
    　請求項１～１４のうちのいずれか一項に記載の窒化物半導体装置。
  16. 　窒化物半導体によって構成された電子走行層を形成すること、
    　前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層を前記電子走行層上に形成すること、
    　アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層を前記電子供給層上に形成すること、
    　前記ゲート層上にゲート電極を形成すること、
    　前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口部および第２開口部を有する絶縁層を形成すること、
    　前記第１開口部を介して前記電子供給層に接しているソース電極を形成すること、
    　前記第２開口部を介して前記電子供給層に接しているドレイン電極を形成すること
    　を含み、
    　前記ゲート層は、前記第１開口部と前記第２開口部との間に位置しており、
    　前記ソース電極は、前記絶縁層を覆うソースフィールドプレート部を含み、前記ソースフィールドプレート部は、平面視において前記第２開口部と前記ゲート層との間に位置する端部を含み、
    　前記絶縁層は、
    　前記ドレイン電極に接するとともに、前記電子供給層上に位置し、第１の厚さを有する第１絶縁層部分と、
    　前記ソースフィールドプレート部に接するとともに、前記ゲート電極上に位置し、第２の厚さを有する第２絶縁層部分と
    　を含み、
    　前記ソースフィールドプレート部の前記端部は、前記第１絶縁層部分上に配置されており、
    　前記第２絶縁層部分の前記第２の厚さは、前記第１絶縁層部分の前記第１の厚さよりも大きい、窒化物半導体装置の製造方法。
  17. 　前記第２の厚さは、前記第１の厚さの１．２倍以上５．０倍以下である、請求項１６に記載の窒化物半導体装置の製造方法。
  18. 　前記第１の厚さは、５０ｎｍ以上２００ｎｍ以下であり、前記第２の厚さは、１００ｎｍ以上４００ｎｍ以下である、請求項１６または１７に記載の窒化物半導体装置の製造方法。
  19. 　前記絶縁層を形成することは、
    　前記ゲート電極上にスペーサ層を形成すること、
    　前記電子供給層、前記ゲート層、前記ゲート電極、および前記スペーサ層を覆うとともに、前記第１開口部および前記第２開口部を有するパッシベーション層を形成すること
    　を含み、
    　前記第１絶縁層部分は、前記パッシベーション層によって形成され、
    　前記第２絶縁層部分は、前記スペーサ層と前記パッシベーション層とによって形成される、
    　請求項１６～１８のうちのいずれか一項に記載の窒化物半導体装置の製造方法。
  20. 　前記絶縁層を形成することは、
    　前記第１絶縁層部分および前記第２絶縁層部分が異なる厚さを有するように、前記絶縁層を選択的にエッチングすること
    　を含む、
    　請求項１６～１８のうちのいずれか一項に記載の窒化物半導体装置の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
JP2017073506A (ja) * 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法
WO2020158394A1 (ja) * 2019-02-01 2020-08-06 ローム株式会社 窒化物半導体装置
WO2020174956A1 (ja) * 2019-02-28 2020-09-03 ローム株式会社 窒化物半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
JP2017073506A (ja) * 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法
WO2020158394A1 (ja) * 2019-02-01 2020-08-06 ローム株式会社 窒化物半導体装置
WO2020174956A1 (ja) * 2019-02-28 2020-09-03 ローム株式会社 窒化物半導体装置

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