WO2024024475A1 - 窒化物半導体装置 - Google Patents

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extending portion
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nitride semiconductor
gate layer
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勇 西村
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ローム株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a nitride semiconductor device.
  • Patent Document 1 describes an example of a nitride semiconductor device configured as a normally-off HEMT.
  • the nitride semiconductor device described in Patent Document 1 includes an electron transit layer, an electron supply layer provided on the electron transit layer, and a nitride semiconductor provided on the electron supply layer and containing acceptor type impurities. and a gate layer.
  • a gate electrode is provided on the gate layer.
  • 2DEG two-dimensional electron gas
  • a structure in which an extension portion (step) is provided in the gate layer may be adopted to improve gate breakdown voltage.
  • the extension part is required to be formed as thinly and uniformly as possible with a thickness that maintains the 2DEG in the electron transport layer well in the region immediately below the extension part.
  • a nitride semiconductor device includes an electron transit layer made of a nitride semiconductor, and a nitride semiconductor provided on the electron transit layer and having a larger band gap than the electron transit layer.
  • a gate layer provided on the electron supply layer and made of a nitride semiconductor containing acceptor type impurities, a gate electrode provided on the gate layer, and the electron supply layer. and a source electrode and a drain electrode provided on the.
  • the gate layer includes a gate layer main body portion, a first extending portion extending outward from a side surface of the gate layer main body portion, and a second extending portion extending outward from a side surface of the first extending portion.
  • the first extending portion includes a first groove portion formed at a first depth from an upper surface of the first extending portion along a side surface of the gate layer main body portion.
  • the extending portion of the gate layer can be formed with a uniform and appropriate thickness.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to one embodiment.
  • FIG. 2 is a cross-sectional view taken along line F2-F2 in FIG. 1, showing a schematic cross-section of an exemplary nitride semiconductor device according to one embodiment.
  • FIG. 3 is an enlarged cross-sectional view of the gate layer and gate electrode in the nitride semiconductor device of FIG. 2.
  • FIG. 4 is a partially enlarged cross-sectional view of the gate layer of FIG. 3.
  • FIG. 5 is a schematic cross-sectional view illustrating an exemplary manufacturing process for the gate layer of FIGS. 3 and 4.
  • FIG. FIG. 6 is a schematic cross-sectional view showing an exemplary manufacturing process following FIG. 5.
  • FIG. 7 is a schematic cross-sectional view showing an exemplary manufacturing process following FIG. 6.
  • FIG. 8 is a schematic cross-sectional view showing an exemplary manufacturing process following FIG. 7.
  • FIG. 9 is a schematic cross-sectional view showing an exemplary manufacturing process following FIG. 8.
  • FIG. 10 is a schematic cross-sectional view showing an exemplary manufacturing process following FIG. 9.
  • FIG. 11 is a schematic cross-sectional view showing an exemplary manufacturing process following FIG. 10.
  • FIG. 12 is a schematic cross-sectional view showing an exemplary manufacturing process following FIG. 11.
  • FIG. 13 is a diagram showing the relationship between etching depth and groove depth (average value).
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10 according to one embodiment.
  • FIG. 2 is a cross-sectional view taken along line F2-F2 in FIG. 1, showing a schematic cross-section of the nitride semiconductor device 10.
  • the nitride semiconductor device 10 may be configured as a HEMT using GaN as the nitride semiconductor, for example.
  • the nitride semiconductor device 10 includes a semiconductor substrate 12, a buffer layer 14 formed on the semiconductor substrate 12, an electron transit layer 16 formed on the buffer layer 14, and an electron supply layer formed on the electron transit layer 16. layer 18.
  • Semiconductor substrate 12 may be formed of silicon (Si), silicon carbide (SiC), GaN, sapphire, or other substrate materials.
  • the semiconductor substrate 12 is a Si substrate.
  • the thickness of the semiconductor substrate 12 may be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the Z-axis direction of the mutually orthogonal XYZ axes shown in each drawing is a direction that is orthogonal to the main surface of the semiconductor substrate 12.
  • the term "planar view" used in this specification refers to viewing the nitride semiconductor device 10 from above along the Z-axis direction, unless explicitly stated otherwise.
  • Buffer layer 14 may include one or more nitride semiconductor layers. Electron transit layer 16 may be formed on buffer layer 14 .
  • the buffer layer 14 may be made of any suitable material capable of suppressing warpage of the semiconductor substrate 12 and generation of cracks in the nitride semiconductor device 10 due to mismatching of thermal expansion coefficients between the semiconductor substrate 12 and the electron transit layer 16, for example. material.
  • buffer layer 14 includes at least one of an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and a graded AlGaN layer having a different aluminum (Al) composition.
  • the buffer layer 14 may be formed by a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure. may be configured.
  • buffer layer 14 includes a first buffer layer formed on semiconductor substrate 12 and a second buffer layer formed on the first buffer layer.
  • the first buffer layer may be an AlN layer having a thickness of, for example, 200 nm
  • the second buffer layer may be formed by laminating multiple graded AlGaN layers, for example, having a thickness of 300 nm.
  • impurities may be introduced into a part of the buffer layer 14 to make it semi-insulating.
  • the impurity is, for example, carbon (C) or iron (Fe), and the concentration of the impurity may be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 16 is made of a nitride semiconductor, and may be a GaN layer, for example.
  • the electron transit layer 16 may have a thickness of, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • impurities may be introduced into a part of the electron transit layer 16 to make the area other than the surface layer region of the electron transit layer 16 semi-insulating.
  • the impurity is, for example, C
  • the concentration of the impurity in the electron transit layer 16 may be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron supply layer 18 is made of a nitride semiconductor having a larger band gap than the electron transit layer 16, and may be an AlGaN layer, for example.
  • the electron supply layer 18, which is an AlGaN layer has a larger band gap than the electron transit layer 16, which is a GaN layer.
  • the electron supply layer 18 is made of Al x Ga 1-x N, where x satisfies 0 ⁇ x ⁇ 0.3, more preferably 0.1 ⁇ x ⁇ 0.3.
  • the electron supply layer 18 may have a thickness of, for example, 5 nm or more and 20 nm or less.
  • the electron transit layer 16 and the electron supply layer 18 are made of nitride semiconductors having different lattice constants. Therefore, the nitride semiconductor (eg, GaN) forming the electron transit layer 16 and the nitride semiconductor (eg, AlGaN) forming the electron supply layer 18 form a lattice mismatched heterojunction. Due to the spontaneous polarization of the electron transit layer 16 and the electron supply layer 18 and the piezo polarization caused by crystal strain near the heterojunction interface, the energy level of the conduction band of the electron transit layer 16 near the heterojunction interface is lower than the Fermi level. It gets lower.
  • the nitride semiconductor eg, GaN
  • the nitride semiconductor eg, AlGaN
  • two-dimensional electron gas (2DEG) 20 spreads within the electron transit layer 16 at a position close to the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 (for example, at a distance of several nm from the interface). There is.
  • the nitride semiconductor device 10 further covers a gate layer 22 formed on the electron supply layer 18, a gate electrode 24 formed on the gate layer 22, and the electron supply layer 18, the gate layer 22, and the gate electrode 24.
  • a passivation layer 26 is included.
  • the gate layer 22 is made of a nitride semiconductor containing acceptor type impurities.
  • the gate layer 22 is formed on a portion of the electron supply layer 18 .
  • the gate layer 22 may be a GaN layer doped with acceptor type impurities, that is, a p-type GaN layer.
  • the acceptor type impurity may include, for example, at least one of zinc (Zn), magnesium (Mg), and carbon (C).
  • the maximum concentration of acceptor type impurities in the gate layer 22 may be, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less. The shape and structure of the gate layer 22 will be described later with reference to FIGS. 3 and 4.
  • the gate electrode 24 is composed of one or more metal layers.
  • gate electrode 24 may be comprised of a titanium nitride (TiN) layer.
  • the gate electrode 24 may be constituted by a first metal layer (for example, a Ti layer) and a second metal layer (for example, a TiN layer) provided on the first metal layer.
  • the gate electrode 24 is formed on part or all of the upper surface of the gate layer 22.
  • Gate electrode 24 may form a Schottky junction with gate layer 22.
  • the thickness of the gate electrode 24 can be appropriately determined in consideration of various parameters such as gate breakdown voltage.
  • the thickness of the gate electrode 24 may be greater than or equal to 50 nm and less than or equal to 200 nm.
  • the passivation layer 26 is made of, for example, at least one of silicon nitride (SiN), silicon dioxide (SiO 2 ), silicon oxynitride (SiON), alumina (Al 2 O 3 ), AlN, and aluminum oxynitride (AlON). It can be configured by The thickness of the passivation layer 26 may be, for example, 80 nm or more and 150 nm or less.
  • Passivation layer 26 includes a first opening 26A and a second opening 26B. The gate layer 22 is located between the first opening 26A and the second opening 26B.
  • the nitride semiconductor device 10 includes a source electrode 28 and a drain electrode 30 provided on the electron supply layer 18.
  • the source electrode 28 is in contact with the electron supply layer 18 via the first opening 26A.
  • the drain electrode 30 is in contact with the electron supply layer 18 via the second opening 26B.
  • the source electrode 28 and the drain electrode 30 may be composed of one or more metal layers using at least one of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer, for example.
  • source electrode 28 and drain electrode 30 may be formed of the same material. This case is advantageous in that the source electrode 28 and the drain electrode 30 can be formed in the same process.
  • the source electrode 28 includes a source electrode section 28A and a field plate electrode section 28B.
  • the source electrode portion 28A includes a filling region that fills the first opening 26A, and an upper region that is formed integrally with the filling region and is located above and around the first opening 26A in plan view.
  • the upper region may extend, for example, to a position covering the gate layer 22 and the gate electrode 24 in plan view.
  • the source electrode portion 28A (source electrode 28) is in ohmic contact with the 2DEG 20 directly below the electron supply layer 18 via the first opening 26A.
  • the field plate electrode section 28B is continuously and integrally formed with the source electrode section 28A. However, the field plate electrode section 28B may be formed separately and separated from the source electrode section 28A.
  • the field plate electrode portion 28B has a field plate end portion 28C at a position closer to the drain electrode 30.
  • the length of the field plate electrode section 28B from the drain side end of the gate electrode 24 to the field plate end 28C in the X-axis direction of FIG. 2 can be defined as a field plate length.
  • the field plate electrode portion 28B plays a role of extending a depletion layer in the region immediately below the field plate electrode portion 28B when a high voltage is applied to the source-drain voltage when the gate-source voltage is 0V, for example. Fulfill. Thereby, electric field concentration near the ends of the gate electrode 24 and the gate layer 22 can be alleviated, thereby suppressing the deterioration of the insulation properties of the passivation layer 26 and suppressing the occurrence of current collapse.
  • At least a portion of the drain electrode 30 is filled in the second opening 26B of the passivation layer 26.
  • the drain electrode 30 is in ohmic contact with the 2DEG 20 directly below the electron supply layer 18 via the second opening 26B.
  • a gate layer 22 containing acceptor type impurities is provided directly below the gate electrode 24.
  • the 2DEG 20 when the gate-source voltage exceeds a positive threshold voltage due to the gate input voltage applied to the gate electrode 24, the 2DEG 20 is formed in the region of the electron transit layer 16 directly under the gate layer 22, and the source- Conductivity occurs between the drains.
  • the 2DEG 20 disappears in at least a portion of the region of the electron transport layer 16 directly under the gate layer 22 (see FIG. 2).
  • the gate layer 22 contains acceptor type impurities, which raises the energy levels of the electron transit layer 16 and the electron supply layer 18, and depletes the 2DEG 20.
  • the nitride semiconductor device 10 is realized as a normally-off type HEMT.
  • FIG. 3 is an enlarged cross-sectional view of the gate layer 22 and gate electrode 24 of the nitride semiconductor device 10 of FIG.
  • the gate layer 22 has a step structure having a plurality of steps, and in the example of FIG. 3, a two-step structure.
  • the gate layer 22 includes a gate layer main body portion 32, a first source side extension portion 33 and a first drain side extension portion 34 forming the first step (upper step in FIG. 3), and a second step.
  • the second source-side extending portion 35 and the second drain-side extending portion 36 constitute a step (lower step in FIG. 3).
  • Each of the first source side extension part 33 and the first drain side extension part 34 corresponds to the first extension part
  • each of the second source side extension part 35 and the second drain side extension part 36 corresponds to the first extension part. 2 corresponding to the extension part.
  • the gate layer main body portion 32 corresponds to the central portion of the gate layer 22 where the gate electrode 24 is located.
  • the gate layer main body portion 32 can also be called a ridge portion.
  • the gate layer main body portion 32 may have a rectangular shape or a substantially rectangular shape (for example, a trapezoidal shape) in a cross section along the XZ plane in FIG. 2 .
  • the gate layer main body portion 32 includes a first side surface 32S1 and an opposite second side surface 32S2.
  • the first side surface 32S1 and the second side surface 32S2 are perpendicular to the upper surface of the electron supply layer 18, but may be inclined. Note that the "perpendicular" surface to the top surface of the electron supply layer 18 includes not only a surface completely at 90 degrees to the top surface of the electron supply layer 18 but also a surface slightly inclined due to the process. is intended.
  • the gate electrode 24 is formed over the entire upper surface of the gate layer main body portion 32.
  • the first side surface 24S1 of the gate electrode 24 is flush with the first side surface 32S1 of the gate layer main body section 32
  • the second side surface 24S2 of the gate electrode 24 is flush with the first side surface 32S1 of the gate layer main body section 32. It is flush with the side surface 32S2.
  • the gate layer main body part 32 has a surface extending from the upper surface 32S3 of the gate layer main body part 32 (the upper surface of the gate layer 22 in contact with the gate electrode 24) to the lower surface of the gate layer main body part 32 (the lower surface of the gate layer 22 in contact with the electron supply layer 18). It has a thickness corresponding to the distance. This thickness can be appropriately determined in consideration of various parameters such as gate breakdown voltage. For example, the thickness of the gate layer main body portion 32 may be greater than or equal to 80 nm and less than or equal to 150 nm.
  • the first source side extension portion 33 extends from the first side surface 32S1 of the gate layer main body portion 32 toward the first opening portion 26A (see FIG. 2).
  • the first drain side extension portion 34 extends from the second side surface 32S2 of the gate layer main body portion 32 toward the second opening portion 26B (see FIG. 2).
  • the length (dimensional value) in the extending direction (X-axis direction) of each of the first source-side extending portion 33 and the first drain-side extending portion 34 is not particularly limited, but is, for example, 30 nm or more and 100 nm or less. good.
  • the first source side extension part 33 and the first drain side extension part 34 are formed with the same length in the X-axis direction, but they are formed with different lengths in the X-axis direction. may be done.
  • the second source-side extending portion 35 extends from the side surface 33S1 of the first source-side extending portion 33 toward the first opening 26A (see FIG. 2).
  • the second drain side extending portion 36 extends from the side surface 34S1 of the first drain side extending portion 34 toward the second opening 26B (see FIG. 2).
  • the side surface 33S1 of the first source-side extension part 33 and the side surface 34S1 of the first drain-side extension part 34 are perpendicular to the upper surface of the electron supply layer 18, but may be inclined. .
  • each of the second source-side extending portion 35 and the second drain-side extending portion 36 in the extending direction (X-axis direction) is not particularly limited.
  • the second source-side extending portion 35 has a length from the side surface 33S1 of the first source-side extending portion 33 to the tip of the second source-side extending portion 35, for example, 0.2 ⁇ m or more and 0.3 ⁇ m or less. may have.
  • the second drain side extension part 36 has a length from the side surface 34S1 of the first drain side extension part 34 to the tip of the second drain side extension part 36, for example, 0.2 ⁇ m or more and 1.5 ⁇ m or less. It is possible.
  • the second drain side extension part 36 is formed longer than the second source side extension part 35 in the X-axis direction, but both may be formed to have the same length.
  • FIG. 4 is a partially enlarged cross-sectional view of the gate layer 22 of FIG.
  • the first source-side extending portion 33 has a thickness H1 from the top surface of the electron supply layer 18 to the top surface 33S2 of the first source-side extending portion 33.
  • the first drain side extension part 34 (see FIG. 3) also has the same thickness as the first source side extension part 33, that is, the thickness H1.
  • the second source-side extending portion 35 has a thickness H2 from the upper surface of the electron supply layer 18 to the upper surface 35S1 of the second source-side extending portion 35.
  • the second drain side extension part 36 (see FIG. 3) also has the same thickness as the second source side extension part 35, that is, the thickness H2.
  • the thickness H2 is smaller than the thickness H1. Furthermore, in the example of FIG. 3, the thickness H2 is smaller than the thickness difference H12 between the thickness H1 and the thickness H2.
  • the thickness H1 may be, for example, 30 nm or more and 80 nm or less, and the thickness H2 may be, for example, 5 nm or more and 20 nm or less. Note that the thickness H1 corresponds to the first thickness, and the thickness H2 corresponds to the second thickness.
  • the gate layer main body part 32 has a thickness H3 from the upper surface 32S3 of the gate layer main body part 32 to the upper surface 33S2 of the first source side extension part 33.
  • the thickness H3 is larger than the thickness difference H12 mentioned above. Note that the thickness H3 corresponds to the third thickness.
  • the first source-side extending portion 33 is formed at a depth D1 from the upper surface 33S2 of the first source-side extending portion 33 along the first side surface 32S1 of the gate layer main body portion 32.
  • a first source side groove portion 43 is included.
  • the first drain side extension portion 34 (see FIG. 3) also includes a first drain side groove portion 44 formed with a depth D1.
  • the depth D1 is smaller than the thickness H1, and further smaller than the thickness difference H12. Depth D1 corresponds to a first depth.
  • the first source side groove portion 43 and the first drain side groove portion 44 may each have, for example, a wedge shape or a tapered shape in a cross section along the XZ plane in FIG. 4 .
  • the upper surface 33S2 of the first source-side extending portion 33 is a plane, and the first source-side groove portion 43 includes a curved surface 43S that is continuous with the upper surface 33S2 (flat) of the first source-side extending portion 33.
  • This curved surface 43S and the first side surface 32S1 of the gate layer main body portion 32 form a first source side groove portion 43.
  • the first drain side groove portion 44 (see FIG.
  • 3) also includes a curved surface that is continuous with the upper surface 34S2 (plane) of the first drain side extension portion 34, and this curved surface and the second drain side groove portion 44 of the gate layer main body portion 32
  • a first drain groove portion 44 is formed by the side surface 32S2.
  • the curved surface 43S corresponds to the first curved surface.
  • the second source side extending portion 35 has a second source side groove portion 45 formed at a depth D2 from the upper surface 35S1 of the second source side extending portion 35 along the side surface 33S1 of the first source side extending portion 33.
  • the second drain side extension portion 36 (see FIG. 3) also includes a second drain side groove portion 46 formed at a depth D2. Depth D2 is smaller than thickness H2. Depth D2 corresponds to a second depth.
  • the second source side groove portion 45 and the second drain side groove portion 46 may each have, for example, a wedge shape or a tapered shape in a cross section along the XZ plane in FIG. 4 .
  • the upper surface 35S1 of the second source-side extending portion 35 is a plane
  • the second source-side groove portion 45 includes a curved surface 45S that is continuous with the upper surface 35S1 (flat) of the second source-side extending portion 35.
  • a second source side groove portion 45 is formed by this curved surface 45S and the side surface 33S1 of the first source side extension portion 33.
  • the second drain side groove portion 46 (see FIG.
  • the depth D1 of the first source side groove 43 and the first drain side groove 44 is larger than the depth D2 of the second source side groove 45 and the second drain side groove 46.
  • the dimensional values of each depth D1 and D2 are not particularly limited, the depth D1 may be, for example, 2 nm or more and 10 nm or less, and the depth D2 may be, for example, greater than 0 nm and 2 nm or less.
  • the curved surface 45S of the second source side groove 45 (and the curved surface of the second drain side groove 46) is larger than the curved surface 43S of the first source side groove 43 (and the curved surface of the first drain side groove 44). It has a small curvature.
  • a second source side groove part 45 and a second drain side groove part 46 are formed in the second source side extension part 35 and the second drain side extension part 36, respectively.
  • the second source side groove part 45 and the second drain side groove part 46 may not be formed.
  • depth D2 is 0 nm. Therefore, the depth D2 may be, for example, a value of 0 nm or more and 2 nm or less.
  • the first source side groove part 43 and the first drain side groove part 44 are formed in the process of forming the first source side extension part 33 and the first drain side extension part 34 by etching, for example.
  • the second source side groove part 45 and the second drain side groove part 46 are formed in the process of forming the second source side extension part 35 and the second drain side extension part 36, for example, by etching.
  • the nitride semiconductor device 10 includes a gate wiring 72, a source wiring 74, and a drain wiring 76.
  • the gate wiring 72, the source wiring 74, and the drain wiring 76 are formed on an interlayer insulating layer (not shown) that covers the source electrode 28 and the drain electrode 30.
  • the gate wiring 72 is connected to the gate electrode 24 by a gate connection conductor 73 that penetrates the interlayer insulating layer.
  • the source wiring 74 is connected to the source electrode portion 28A (source electrode 28) by a source connection conductor 75 that penetrates the interlayer insulating layer.
  • the drain wiring 76 is connected to the drain electrode 30 by a drain connection conductor 77 that penetrates the interlayer insulating layer.
  • the nitride semiconductor device 10 includes a plurality of transistor elements each having a HEMT structure in an element region.
  • FIG. 1 only shows a plurality of transistor elements arranged in the X-axis direction, in reality, the transistor elements may be arranged in the X-axis direction and the Y-axis direction.
  • the drain electrode 30 is provided for each transistor element and extends in the Y-axis direction in plan view.
  • the source electrode 28 is provided, for example, so as to surround each drain electrode 30 in a plan view.
  • the source electrode 28 includes the source electrode portion 28A and the field plate electrode portion 28B (FIG. 2).
  • the field plate electrode portion 28B is integrally formed with the source electrode portion 28A, and extends toward the adjacent drain electrode 30 in plan view.
  • the source electrode 28 is formed continuously in the X-axis direction across a plurality of transistor elements adjacent in the X-axis direction, but is not separated into a plurality of parts in the X-axis direction. It's okay.
  • the gate layer 22 and gate electrode 24 are provided for each transistor element. Each gate layer 22 and each gate electrode 24 is formed in an annular shape so as to surround one of the drain electrodes 30 in plan view.
  • illustration of the first source side extension part 33 and the first drain side extension part 34 is omitted, and the illustration of the second source side extension part 34 is omitted.
  • the extending portion 35 and the second drain side extending portion 36 are illustrated.
  • FIGS. 3 and 4 are schematic cross-sectional views showing exemplary manufacturing steps for the gate layer 22, and FIG. 13 is a diagram showing the relationship between etching depth and groove depth (average value).
  • Layer 56 is in turn formed by epitaxial growth.
  • the buffer layer 14 on the semiconductor substrate 12 is also formed by epitaxial growth.
  • the first nitride semiconductor layer 52 is formed on the buffer layer 14.
  • a metal organic chemical vapor deposition (MOCVD) method can be used for the epitaxial growth process.
  • the first to third nitride semiconductor layers 52, 54, and 56 are made of arbitrary materials corresponding to the structures of the electron transit layer 16, electron supply layer 18, and gate layer 22, respectively, described with reference to FIGS. 2 to 4. and thickness.
  • the first nitride semiconductor layer 52 (electron transit layer 16) is a GaN layer
  • the second nitride semiconductor layer 54 (electron supply layer 18) is an AlGaN layer
  • the third nitride semiconductor layer 56 (gate layer 22) is an AlGaN layer.
  • This is a p-type GaN layer doped with, for example, Mg as an acceptor type impurity.
  • a gate electrode layer 58 is formed on the third nitride semiconductor layer 56 by, for example, sputtering.
  • Gate electrode layer 58 is a layer for forming gate electrode 24.
  • Gate electrode layer 58 may be formed of any material and thickness that corresponds to the structure of gate electrode 24 described with reference to FIGS. 2-4.
  • gate electrode layer 58 is a TiN layer.
  • a first protective layer 60 is formed on the gate electrode layer 58 by, for example, plasma-enhanced chemical vapor deposition (PECVD).
  • PECVD plasma-enhanced chemical vapor deposition
  • the first protective layer 60 is a SiN layer, but the material and thickness of the first protective layer 60 are not particularly limited.
  • a mask 62 made of resist (for example, photoresist) is formed on the first protective layer 60.
  • the type of resist is not particularly limited.
  • the mask 62 is arranged at a position corresponding to the formation region of the gate electrode 24 in plan view.
  • the first protective layer 60 and the gate electrode layer 58 are selectively removed by etching (for example, dry etching) using a mask 62.
  • etching for example, dry etching
  • the gate electrode 24 is formed and the surface of the third nitride semiconductor layer 56 corresponding to the gate layer 22 is exposed.
  • the mask 62 is removed, as shown in FIG.
  • the third nitride semiconductor layer 56 is etched (eg, dry etched) using the first protective layer 60 as a mask.
  • a first layer portion 56L1 having a thickness corresponding to each of the first source-side extension portion 33 (see FIG. 3) and the first drain-side extension portion 34 (see FIG. 3) is formed.
  • a gate layer main body portion 32 is formed directly below the gate electrode 24 .
  • the third nitride semiconductor layer 56 is etched to an etching depth corresponding to the thickness H3 described with reference to FIG. 4, and the first layer portion 56L1 has a thickness H1 (see FIG. 4). is formed.
  • etching is performed under conditions that emphasize obtaining high in-plane uniformity (that is, thickness uniformity), and for example, low-pressure etching may be performed.
  • the etching depth (thickness H3) is not particularly limited, but is, for example, 60 nm or more and 110 nm or less, and in one example is about 90 nm.
  • the first source side groove portion 43 is formed along the first side surface 32S1 of the gate layer main body portion 32 at a depth D1 (see FIG. 4) from the upper surface of the first layer portion 56L1. Further, a first drain side groove portion 44 is formed along the second side surface 32S2 of the gate layer main body portion 32 from the upper surface of the first layer portion 56L1 at the same depth D1.
  • the depth D1 of each groove 43, 44 has a correlation with the etching depth (thickness H3) of the third nitride semiconductor layer 56, and as the etching depth increases, the depth D1 also increases. .
  • the etching depth (thickness H3) is approximately 60 nm
  • the average value of the depth D1 of each groove portion 43, 44 is approximately 2 nm.
  • the etching depth (thickness H3) is about 70 nm
  • the average value of the depth D1 is about 3.5 nm
  • the average value of the depth D1 is about 3.5 nm.
  • the average value of D1 is approximately 5.5 nm. Although other measured values are not shown in FIG. 13, when the etching depth is less than 60 nm, the grooves 43 and 44 are formed at a smaller depth D1, whereas when the etching depth exceeds 80 nm. In this case, the grooves 43, 44 are formed with a larger depth D1.
  • each of the third nitride semiconductor layer 56 (gate layer main body portion 32 and first layer portion 56L1), gate electrode layer 58, and first protective layer 60 is removed by, for example, PECVD.
  • a second protective layer 64 is formed to cover.
  • the second protective layer 64 is a SiN layer, but the material and thickness of the second protective layer 64 are not particularly limited.
  • the second protective layer 64 is etched back until the upper surface of the first layer portion 56L1 is exposed. As a result of this etchback, a first sidewall 64A and a second sidewall 64B using the second protective layer 64 are formed.
  • the first side wall 64A covers the first side surface 24S1 of the gate electrode 24, the first side surface 32S1 of the gate layer main body portion 32, the corresponding first side surface of the first protective layer 60, and the first source side groove portion 43. ing. The first side wall 64A is arranged at a position corresponding to the formation region of the first source-side extension portion 33 (see FIG. 3) in plan view.
  • the second side wall 64B covers the second side surface 24S2 of the gate electrode 24, the second side surface 32S2 of the gate layer main body 32, the corresponding second side surface of the first protective layer 60, and the first drain side groove 44. ing. The second side wall 64B is arranged at a position corresponding to the formation region of the first drain side extension portion 34 (see FIG. 3) in plan view.
  • the third nitride semiconductor layer 56 (first layer portion 56L1 in FIG. 10) is further formed using the first protective layer 60, the first sidewall 64A, and the second sidewall 64B as a mask. Etched (for example, dry etched). As a result, the first source-side extending portion 33 and the first drain-side extending portion 34 are formed with a thickness H1. Further, a second layer portion 56L2 having a thickness corresponding to each of the second source-side extension portion 35 (see FIG. 3) and the second drain-side extension portion 36 (see FIG. 3) is formed.
  • the third nitride semiconductor layer 56 is etched at an etching depth corresponding to the thickness difference H12 (that is, the difference between the thickness H1 and the thickness H2) explained with reference to FIG.
  • the two-layer portion 56L2 is formed with a thickness H2 (see FIG. 4).
  • the etching depth (thickness difference H12) is not particularly limited, but is, for example, 10 nm or more and 60 nm or less, and in one example is about 25 nm.
  • the thickness H1 (see FIG. 4) of each of the first source-side extending portion 33 and the first drain-side extending portion 34 is, for example, 30 nm or more and 80 nm or less, and is approximately 35 nm in one example.
  • the thickness H2 (see FIG. 4) of the second layer portion 56L2 corresponding to each of the second source side extension portion 35 (see FIG. 3) and the second drain side extension portion 36 (see FIG. 3) is as follows. As described above, the thickness is, for example, 5 nm or more and 20 nm or less, and one example is about 10 nm.
  • a second source side groove portion 45 is formed along the side surface 33S1 of the first source side extension portion 33 at a depth D2 (see FIG. 4) from the upper surface of the second layer portion 56L2.
  • a second drain side groove portion 46 is formed along the side surface 34S1 of the first drain side extension portion 34 from the upper surface of the second layer portion 56L2 at the same depth D2.
  • etching is performed under conditions that emphasize reducing the depth D2 (see FIG. 4) of each groove 45, 46.
  • Etching can be performed under pressure and low bias power conditions. However, this etching may be performed under the same conditions as the etching process of FIG.
  • the depth D2 of each groove portion 45, 46 has a correlation with the etching depth (thickness difference H12) of the third nitride semiconductor layer 56, and as the etching depth increases, the depth D2 also increases.
  • the depth corresponding to the thickness difference H12 (for example, about 90 nm) is The depth D2 of each of the grooves 45 and 46 generated when etching is performed with a depth of about 25 nm) becomes smaller.
  • the first protective layer 60, the first sidewall 64A, and the second sidewall 64B are removed by etching using hydrogen fluoride, for example. Thereafter, by selectively etching the second layer portion 56L2, the second source-side extension portion 35 (see FIG. 3) and the second drain-side extension portion 36 (see FIG. 3) are formed. For example, it covers the gate electrode 24, the gate layer main body 32, the first source side extension 33, and the first drain side extension 34, and also covers the second source side extension 35 and the second drain side extension 36.
  • a mask (not shown) covering the formation region is formed on the structure of FIG. Then, by etching (for example, dry etching) the second layer portion 56L2 using this mask, the second source side extending portion 35 and the second drain side extending portion 36 are formed.
  • the nitride semiconductor device 10 includes a gate layer 22 provided on the electron supply layer 18 and made of a nitride semiconductor containing acceptor type impurities.
  • the gate layer 22 has a two-step structure including two steps.
  • the first step (upper side in FIG. 3) of the gate layer 22 includes a first source side extension portion 33 extending outward from the first side surface 32S1 of the gate layer main body portion 32; It is formed by the first drain side extension part 34 extending outward from the second side surface 32S2 of the gate layer main body part 32.
  • the second level lower side in FIG.
  • an extension part is provided in the gate layer to improve the gate breakdown voltage, and the gate layer is stepped.
  • a structure formed in a shape may be adopted.
  • an etching process is generally used to form the extended portion (step).
  • a groove may be formed on the upper surface of the extending portion due to the etching. This groove is formed with a depth that corresponds to the etching depth, and as the etching depth increases, the groove depth also increases.
  • the extended portion of the gate layer has the effect of alleviating electric field concentration at the end of the gate electrode and improving gate breakdown voltage.
  • the thickness of the extension part is large, it becomes difficult to maintain good 2DEG in the electron transport layer in the region immediately below the extension part, which may cause an increase in on-resistance. Therefore, when employing a step structure in the gate layer, it is required that the extension part be formed as thinly and uniformly as possible with a thickness that can satisfactorily maintain the 2DEG in the region immediately below the extension part.
  • the thickness of the extension part is small, the groove caused by the etching may sometimes penetrate the layer of the extension part. As a result, there is a concern that the function of the extension portion may not be fully exerted.
  • the gate layer 22 of the nitride semiconductor device 10 has a two-stage structure as described above.
  • the etching depth (thickness H3 in FIG. 4) when forming the first source side extension part 33 and the first drain side extension part 34 corresponding to the first step compared to the etching depth (thickness difference H12 in FIG. 4) when forming the second source side extension part 35 and the second drain side extension part 36 corresponding to the second step becomes smaller.
  • the first layer portion 56L1 when forming the first layer portion 56L1 by etching the third nitride semiconductor layer 56 (see FIG. 8) to the thickness of the first step (extension portions 33, 34), Etching with an emphasis on uniformity (eg, low pressure etching) may be performed. Therefore, the first layer portion 56L1 is formed with high in-plane uniformity. As a result, when forming the second layer portion 56L2 (see FIG. 11) by etching the first layer portion 56L1 to the thickness of the second step (extension portions 35, 36), the second layer portion 56L2 Good in-plane uniformity can be maintained. As a result, it is possible to maintain good in-plane uniformity of the second source-side extending portion 35 and the second drain-side extending portion 36 formed by the second layer portion 56L2.
  • uniformity e.g, low pressure etching
  • etching the first layer portion 56L1 to form the second layer portion 56L2 it is recommended to reduce the depth D2 of the second source side groove portion 45 and the second drain side groove portion 46. Focused etching can be performed. For example, in the etching process of FIG. 11, etching is performed under conditions of higher pressure and lower bias power than in the etching process of FIG. Thereby, the depth D2 of each groove portion 45, 46 can be further reduced.
  • the second source-side extension part 35 and the second drain-side extension part 36 can be formed as thin as possible while maintaining in-plane uniformity, and the second The depth D2 of the source side groove portion 45 and the second drain side groove portion 46 can be reduced.
  • the gate layer 22 includes a gate layer main body portion 32, a first source side extension portion 33, a first drain side extension portion 34, a second source side extension portion 35, and a second drain side extension portion 36. It has a two-stage structure.
  • the first level difference (for example, on the upper side) is formed by the first source side extension part 33 and the first drain side extension part 34
  • the second level difference (for example, on the lower side) is formed by the second source side extension part 34. portion 35 and a second drain side extension portion 36.
  • the first source side extension part 33 includes a first source side groove part 43
  • the first drain side extension part 34 includes a first drain side groove part 44 .
  • the second source side extension part 35 includes a second source side groove part 45
  • the second drain side extension part 36 includes a second drain side groove part 46 .
  • etching conditions can be applied to the etching process for forming the step difference in each step.
  • etching conditions that improve in-plane uniformity can be applied to the etching process for forming the first step (extension portions 33, 34).
  • etching conditions that suppress the formation of grooves due to etching can be applied to the etching process for forming the second step (extension portions 35 and 36).
  • the depth D1 of the first source side groove 43 and the first drain side groove 44 is greater than the depth D2 of the second source side groove 45 and the second drain side groove 46.
  • the first source-side extending portion 33 has a thickness H1 from the upper surface of the electron supply layer 18 to the upper surface 33S2 of the first source-side extending portion 33.
  • the first drain side extension portion 34 also has a thickness H1.
  • the second source-side extending portion 35 has a thickness H2 from the upper surface of the electron supply layer 18 to the upper surface 35S1 of the second source-side extending portion 35.
  • the second drain side extension portion 36 also has a thickness H2.
  • the thickness H2 is smaller than the thickness difference H12 between the thickness H1 and the thickness H2.
  • the gate layer main body part 32 has a thickness H3 from the upper surface 32S3 of the gate layer main body part 32 to the upper surfaces 33S2, 34S2 of the extension parts 33, 34.
  • the thickness H3 is larger than the thickness difference H12 between the thickness H1 and the thickness H2. This configuration allows the depths D1 and D2 to be satisfactorily maintained in the relationship D1>D2.
  • the first step includes a first source-side extending portion 33 and a first drain-side extending portion 34 extending from the gate layer main body portion 32 to the source side and the drain side, respectively.
  • the second level difference includes a second source-side extending portion 35 and a second drain-side extending portion 36 extending from the gate layer main body portion 32 to the source side and the drain side, respectively.
  • the first side surface 24S1 of the gate electrode 24 may be flush with the first side surface 32S1 of the gate layer main body section 32, and the second side surface 24S2 of the gate electrode 24 may be flush with the first side surface 32S1 of the gate layer main body section 32. It may be flush with 32S2.
  • This configuration simplifies the etching process for forming the gate electrode 24 and the gate layer main body 32, compared to, for example, a case where the gate electrode 24 is formed on a part of the upper surface 32S3 of the gate layer main body 32. be able to.
  • a surface leakage current flowing through the first side surface 24S1 of the gate electrode 24 and the first side surface 32S1 of the gate layer main body portion 32 may occur.
  • a surface leakage current flowing through the second side surface 24S2 of the gate electrode 24 and the second side surface 32S2 of the gate layer main body portion 32 may occur. Even in such a case, the grooves 43 and 44 formed in the first level difference (extending parts 33 and 34) of the gate layer 22 allow surface leakage current to flow through the first level difference (extending parts 33 and 34). ) to the second level difference (extension portions 35, 36). Therefore, surface leakage current can be reduced.
  • the first side surface 32S1 and the second side surface 32S2 of the gate layer main body portion 32 may be perpendicular to the upper surface of the electron supply layer 18. Further, the side surface 33S1 of the first source-side extension part 33 and the side surface 34S1 of the first drain-side extension part 34 may be perpendicular to the upper surface of the electron supply layer 18. With this configuration, the etching process for forming the gate layer main body portion 32 and the first step (extension portions 33, 34) can be simplified.
  • the first source side groove portion 43 includes a curved surface 43S that is continuous with the upper surface 33S2 (plane) of the first source side extension portion 33.
  • the first drain side groove portion 44 also includes a curved surface that is continuous with the upper surface 34S2 (plane) of the first drain side extension portion 34.
  • the second source side groove portion 45 includes a curved surface 45S that is continuous with the upper surface 35S1 (plane) of the second source side extension portion 35.
  • the second drain side groove portion 46 also includes a curved surface that is continuous with the upper surface 36S1 (plane) of the second drain side extension portion 36.
  • the curved surface 45S of the second source side groove 45 (and the curved surface of the second drain side groove 46) has a smaller curvature than the curved surface 43S of the first source side groove 43 (and the curved surface of the first drain side groove 44). have. This configuration allows the depths D1 and D2 to be satisfactorily maintained in the relationship D1>D2.
  • -Nitride semiconductors are not limited to GaN.
  • the nitride semiconductor device 10 can also be constructed using a nitride semiconductor other than GaN.
  • Representative examples of nitride semiconductors include aluminum nitride (AlN) and indium nitride (InN) in addition to GaN. These can generally be expressed as Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the depth D2 of the grooves 45, 46 formed in the second step (extension parts 35, 36) is 0 (zero). That is, it is not essential that the second source side groove part 45 be formed in the second source side extension part 35, and it is not essential that the second drain side groove part 46 be formed in the second drain side extension part 36. do not have. Therefore, the dimensional values of the thicknesses H1, H2, H3 and the thickness difference H12 may be adjusted so that the depth D2 becomes 0 or a value near 0, that is, so that the grooves 45 and 46 are not formed. For example, the smaller the thickness difference H12, the closer the depth D2 can be to 0 or a value near 0. Thus, in the present disclosure, the depth D2 can take a value of, for example, 0 nm or more and 2 nm or less.
  • the second thickness H2 is smaller than the thickness difference H12 between the first thickness H1 and the second thickness H2 (see FIG. 4), but the second thickness H2 is greater than or equal to the thickness difference H12. It may be.
  • the etching depth that is, the thickness difference H12
  • the second level difference extending portions 35, 36
  • the first side surface 32S1 and the second side surface 32S2 of the gate layer main body part 32 may be inclined with respect to the upper surface of the electron supply layer 18.
  • the first side surface 32S1 and the second side surface 32S2 are inclined surfaces.
  • the depth D1 of the grooves 43 and 44 formed in the first step is as in the above embodiment. can be reduced compared to
  • the side surface 33S1 of the first source side extension part 33 and the side surface 34S1 of the first drain side extension part 34 may be inclined with respect to the upper surface of the electron supply layer 18.
  • the side surfaces 33S1, 34S1 of the first level difference (33, 34) are inclined surfaces in this way, the depth D2 of the grooves 45, 46 formed in the second level difference (extension parts 35, 36) can be reduced compared to the case of the above embodiment.
  • the first step is not limited to including both the first source-side extending portion 33 and the first drain-side extending portion 34.
  • the second level difference is not limited to including both the second source-side extending portion 35 and the second drain-side extending portion 36.
  • the first level difference may include only the first drain side extension part 34, and the second level difference may include only the second drain side extension part 36.
  • the term “on” as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “the first layer is formed on the second layer” refers to the fact that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other embodiments. It is contemplated that the first layer may be placed above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first layer and the second layer.
  • the expression that the electron supply layer 18 is provided on the electron transit layer 16 refers not only to the structure of each of the above embodiments in which the electron supply layer 18 is directly provided on the electron transit layer 16, but also to the structure in which the 2DEG 20 is stably formed. It also includes a structure in which an intermediate layer is located between the electron supply layer 18 and the electron transit layer 16.
  • the Z-axis direction used in the present disclosure does not necessarily have to be a vertical direction, nor does it need to completely coincide with the vertical direction. Accordingly, various structures according to the present disclosure (e.g., the structure shown in FIG. 2) are different from each other in that "upper” and “lower” in the Z-axis direction described herein are “upper” and “lower” in the vertical direction. Not limited to one thing.
  • the X-axis direction may be a vertical direction
  • the Y-axis direction may be a vertical direction.
  • the gate layer (22) is a gate layer main body (32); a first extending portion (33; 34) extending outward from a side surface (32S1; 32S2) of the gate layer main body portion (32); a second extending portion (35; 36) extending outward from the side surface (33S1; 34S1) of the first extending portion (33; 34); The first extending portion (33; 34) extends from the upper surface (33S2; 34S2) of the first extending portion (
  • the second extending portion (35; 36) extends along the side surface (33S1; 34S1) of the first extending portion (33; 34) and the upper surface (35S1; 36S1) to a second depth (D2);
  • the nitride semiconductor device (10) according to supplementary note 1, wherein the first depth (D1) is larger than the second depth (D2).
  • the first extending portion (33; 34) has a first thickness (H1) from the upper surface of the electron supply layer (18) to the upper surface (33S2; 34S2) of the first extending portion (33; 34).
  • the second extending portion (35; 36) has a second thickness (H2) from the upper surface of the electron supply layer (18) to the upper surface (35S1; 36S1) of the second extending portion (35; 36).
  • the nitride semiconductor device according to appendix 1 or 2 wherein the second thickness (H2) is smaller than a thickness difference (H12) between the first thickness (H1) and the second thickness (H2) ( 10).
  • the first extending portion (33; 34) has a first thickness (H1) from the upper surface of the electron supply layer (18) to the upper surface (33S2; 34S2) of the first extending portion (33; 34).
  • the second extending portion (35; 36) has a second thickness (H2) from the upper surface of the electron supply layer (18) to the upper surface (35S1; 36S1) of the second extending portion (35; 36).
  • the nitride semiconductor device according to appendix 1 or 2 wherein the second thickness (H2) is greater than or equal to a thickness difference (H12) between the first thickness (H1) and the second thickness (H2) ( 10).
  • the first extending portion (33; 34) has a first thickness (H1) from the upper surface of the electron supply layer (18) to the upper surface (33S2; 34S2) of the first extending portion (33; 34).
  • the second extending portion (35; 36) has a second thickness (H2) from the upper surface of the electron supply layer (18) to the upper surface (35S1; 36S1) of the second extending portion (35; 36).
  • the gate layer body part (32) has a third thickness (H3) from the upper surface (32S3) of the gate layer body part (32) to the upper surface (33S2; 34S2) of the first extension part (33; 34). has The nitride semiconductor device according to appendix 1 or 2, wherein the third thickness (H3) is larger than the thickness difference (H12) between the first thickness (H1) and the second thickness (H2) ( 10).
  • the side surface of the gate layer main body portion (32) is a first side surface (32S1)
  • the first extending portion (33) is a first source side extending portion (33) extending outward from the first side surface (32S1) of the gate layer main body portion (32)
  • the first groove portion (43) is a first source side groove portion (43) formed in the first source side extension portion (33)
  • the gate layer main body portion (32) includes a second side surface (32S2) on the opposite side to the first side surface (32S1)
  • the gate layer (22) includes a first drain side extension part (34) extending outward from the second side surface (32S2) of the gate layer main body part (32),
  • the first drain side extending portion (34) extends from the upper surface (34S2) of the first drain side extending portion (34) along the second side surface (32S2) of the gate layer main body portion (32).
  • the nitride semiconductor device (10) according to any one of Supplementary Notes 1 to 5, including a first drain groove portion (44) formed at a first
  • the side surface of the gate layer main body portion (32) is a first side surface (32S1)
  • the first extending portion (33) is a first source side extending portion (33) extending outward from the first side surface (32S1) of the gate layer main body portion (32)
  • the first groove portion (43) is a first source side groove portion (43) formed in the first source side extension portion (33)
  • the gate layer main body portion (32) includes a second side surface (32S2) on the opposite side to the first side surface (32S1)
  • the gate layer (22) includes a first drain side extension part (34) extending outward from the second side surface (32S2) of the gate layer main body part (32),
  • the first drain side extending portion (34) extends from the upper surface (34S2) of the first drain side extending portion (34) along the second side surface (32S2) of the gate layer main body portion (32).
  • the gate layer (22) includes a second drain side extension part (36) extending outward from the side surface (34S1) of the first drain side extension part (34), The second drain side extending portion (36) extends from the upper surface (36S1) of the second drain side extending portion (36) along the side surface (34S1) of the first drain side extending portion (34).
  • the nitride semiconductor device (10) according to supplementary note 2, including the second drain groove (46) formed at the second depth (D2).
  • the side surfaces (32S1; 32S2) of the gate layer main body portion (32) and the side surfaces (33S1; 34S1) of the first extension portion (33; 34) are each perpendicular to the upper surface of the electron supply layer (18).
  • the nitride semiconductor device (10) according to any one of Supplementary Notes 1 to 8.
  • the upper surface (33S2; 34S2) of the first extending portion (33; 34) is a flat surface, and the first groove portion (43; 44) is the upper surface (33S2; 34S2) of the first extending portion (33; 34).
  • the nitride semiconductor device (10) according to any one of Supplementary Notes 1 to 9, including a first curved surface (43S) continuous to the first curved surface (43S).
  • the upper surface (33S2; 34S2) of the first extending portion (33; 34) is a flat surface, and the first groove portion (43; 44) is the upper surface (33S2; 34S2) of the first extending portion (33; 34).
  • ) includes a first curved surface (43S) continuous to The upper surface (35S1; 36S1) of the second extension part (35; 36) is a flat surface, and the second groove part (45; 46) is the upper surface (35S1; 36S1) of the second extension part (35; 36).
  • ) includes a second curved surface (45S) continuous to The nitride semiconductor device (10) according to appendix 2, wherein the second curved surface (45S) has a smaller curvature than the first curved surface (43S).
  • the first thickness (H1) is 30 nm or more and 80 nm or less
  • First source side extension part (first extension) 34 ...First drain side extension part (first extension part) 35...Second source side extension part (second extension part) 36...Second drain side extension part (second extension part) 43...First source side groove part (first groove part) 44...First drain side groove part (first groove part) 45...Second source side groove (second groove) 46...Second drain side groove (second groove) H1...thickness (first thickness) H2...thickness (second thickness) H12...Thickness difference H3...Thickness (third thickness) D1...Depth (first depth) D2...Depth (second depth)

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Abstract

窒化物半導体装置（１０）は、窒化物半導体で構成された電子走行層（１６）と、電子走行層（１６）上に設けられ、電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体で構成された電子供給層（１８）と、電子供給層（１８）上に設けられ、アクセプタ型不純物を含む窒化物半導体で構成されたゲート層（２２）と、ゲート層（２２）上に設けられたゲート電極（２４）と、電子供給層（１８）上に設けられたソース電極（２８）およびドレイン電極（３０）とを備える。ゲート層（２２）は、ゲート層本体部（３２）と、ゲート層本体部（３２）の側面から外方に延在する第１延在部（３３，３４）と、第１延在部（３３，３４）の側面から外方に延在する第２延在部（３５，３６）とを含む。第１延在部（３３，３４）は、ゲート層本体部（３２）の側面に沿って第１延在部（３３，３４）の上面から第１深さで形成された第１溝部（４３，４４）を含む。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化ガリウム（ＧａＮ）等のIII族窒化物半導体（以下、単に「窒化物半導体」と言う場合がある）を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。特許文献１は、ノーマリーオフ型のＨＥＭＴとして構成された窒化物半導体装置の一例を記載している。
　特許文献１に記載された窒化物半導体装置は、電子走行層と、電子走行層上に設けられた電子供給層と、電子供給層上に設けられるとともに、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層とを含む。ゲート層上には、ゲート電極が設けられている。この構造では、電子走行層と電子供給層との間のヘテロ接合界面付近において電子走行層内に二次元電子ガス（２ＤＥＧ）がソース－ドレイン間の電流経路（チャネル）として発生する。そして、ゲート電極にバイアスが印加されていないゼロバイアス時には、ゲート電極の直下の領域における電子走行層内のチャネルが消失することで、ノーマリーオフが実現されている。
特開２０１７－７３５０６号公報
　アクセプタ型不純物を含む窒化物半導体層がゲート層としてゲート電極の直下に設けられた窒化物半導体装置では、ゲート耐圧の向上のためにゲート層に延在部（段差）を設ける構造が採用され得る。この構造では、延在部の直下の領域において電子走行層内の２ＤＥＧを良好に維持する厚さで延在部をできるだけ薄くかつ均一に形成することが求められる。
　本開示の一態様による窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層の上に設けられ、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、前記ゲート層の上に設けられたゲート電極と、前記電子供給層の上に設けられたソース電極およびドレイン電極とを備える。前記ゲート層は、ゲート層本体部と、前記ゲート層本体部の側面から外方に延在する第１延在部と、前記第１延在部の側面から外方に延在する第２延在部とを含む。前記第１延在部は、前記ゲート層本体部の側面に沿って前記第１延在部の上面から第１深さで形成された第１溝部を含む。
　本開示の一態様による窒化物半導体装置は、ゲート層の延在部を均一かつ適切な厚さで形成することができる。
図１は、一実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図２は、一実施形態に係る例示的な窒化物半導体装置の概略断面を示す、図１のＦ２－Ｆ２線断面図である。 図３は、図２の窒化物半導体装置におけるゲート層およびゲート電極の拡大断面図である。 図４は、図３のゲート層の部分拡大断面図である。 図５は、図３および図４のゲート層の例示的な製造工程を示す概略断面図である。 図６は、図５に続く例示的な製造工程を示す概略断面図である。 図７は、図６に続く例示的な製造工程を示す概略断面図である。 図８は、図７に続く例示的な製造工程を示す概略断面図である。 図９は、図８に続く例示的な製造工程を示す概略断面図である。 図１０は、図９に続く例示的な製造工程を示す概略断面図である。 図１１は、図１０に続く例示的な製造工程を示す概略断面図である。 図１２は、図１１に続く例示的な製造工程を示す概略断面図である。 図１３は、エッチング深さと溝深さ（平均値）との関係を示す図である。
　以下、添付図面を参照して本開示による半導体装置のいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［１．窒化物半導体装置の全体構造］
　以下、一実施形態に係る例示的な窒化物半導体装置１０について説明する。
　図１は、一実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。また、図２は、窒化物半導体装置１０の概略断面を示す図１のＦ２－Ｆ２線断面図である。まず、図２を参照して、窒化物半導体装置１０の断面構造を説明する。窒化物半導体装置１０は、窒化物半導体として例えばＧａＮを用いたＨＥＭＴとして構成され得る。窒化物半導体装置１０は、半導体基板１２と、半導体基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
　半導体基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成され得る。例えば、半導体基板１２は、Ｓｉ基板である。半導体基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。なお、各図面（例えば図２）に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体基板１２の主面と直交する方向である。本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から窒化物半導体装置１０を視ることをいう。
　バッファ層１４は、１つまたは複数の窒化物半導体層を含み得る。電子走行層１６は、バッファ層１４上に形成され得る。バッファ層１４は、例えば半導体基板１２と電子走行層１６との間の熱膨張係数の不整合に起因する半導体基板１２の反りおよび窒化物半導体装置１０におけるクラックの発生を抑制することができる任意の材料によって構成され得る。例えば、バッファ層１４は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含む。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されていてもよい。
　一例において、バッファ層１４は、半導体基板１２上に形成された第１バッファ層と、第１バッファ層上に形成された第２バッファ層とを含む。第１バッファ層は、例えば２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は、例えば３００ｎｍの厚さを有するグレーテッドＡｌＧａＮ層を複数回積層することによって形成されていてもよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
　電子走行層１６は、窒化物半導体によって構成されており、例えばＧａＮ層であってよい。電子走行層１６は、例えば０．５μｍ以上２μｍ以下の厚さを有し得る。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は、例えばＣであり、電子走行層１６中の不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
　電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えばＡｌＧａＮ層であってよい。ＡｌＧａＮ層の場合、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。例えば、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成されており、ｘは０＜ｘ＜０．３であり、より好ましくは０．１＜ｘ＜０．３である。電子供給層１８は、例えば５ｎｍ以上２０ｎｍ以下の厚さを有し得る。
　電子走行層１６と電子供給層１８とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層１６および電子供給層１８の自発分極と、ヘテロ接合界面付近の結晶歪みに起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
　窒化物半導体装置１０はさらに、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うパッシベーション層２６とを含む。
　ゲート層２２は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２２は、電子供給層１８上の一部に形成されている。例えば、電子供給層１８がＡｌＧａＮ層である場合、ゲート層２２は、アクセプタ型不純物がドーピングされたＧａＮ層、すなわちｐ型ＧａＮ層であってよい。アクセプタ型不純物は、例えば、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含み得る。ゲート層２２中のアクセプタ型不純物の最大濃度は、例えば、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってよい。ゲート層２２の形状および構造は、図３および図４を参照して後述する。
　ゲート電極２４は、１つまたは複数の金属層によって構成されている。例えば、ゲート電極２４は、窒化チタン（ＴｉＮ）層によって構成され得る。あるいは、ゲート電極２４は、第１金属層（例えば、Ｔｉ層）と、第１金属層上に設けられた第２金属層（例えば、ＴｉＮ層）とによって構成され得る。ゲート電極２４は、ゲート層２２の上面の一部または全部に形成されている。ゲート電極２４は、ゲート層２２とショットキー接合を形成し得る。ゲート電極２４の厚さは、ゲート耐圧等の種々のパラメータを考慮して適宜決定され得る。例えば、ゲート電極２４の厚さは５０ｎｍ以上２００ｎｍ以下であってよい。
　パッシベーション層２６は、例えば、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちの少なくとも１つによって構成され得る。パッシベーション層２６の厚さは、例えば、８０ｎｍ以上１５０ｎｍ以下であってよい。パッシベーション層２６は、第１開口部２６Ａと第２開口部２６Ｂを含む。ゲート層２２は、第１開口部２６Ａと第２開口部２６Ｂとの間に位置している。
　窒化物半導体装置１０は、電子供給層１８上に設けられたソース電極２８およびドレイン電極３０を含む。ソース電極２８は、第１開口部２６Ａを介して電子供給層１８に接している。ドレイン電極３０は、第２開口部２６Ｂを介して電子供給層１８に接している。
　ソース電極２８およびドレイン電極３０は、例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層のうちの少なくとも１つを用いた１つまたは複数の金属層によって構成され得る。例えば、ソース電極２８およびドレイン電極３０は、同じ材料で形成されてよい。この場合、ソース電極２８およびドレイン電極３０を同一の工程で形成することができる点で有利である。
　図２の例では、ソース電極２８は、ソース電極部２８Ａと、フィールドプレート電極部２８Ｂとを含む。ソース電極部２８Ａは、第１開口部２６Ａに充填された充填領域と、充填領域と一体に形成されるとともに平面視で第１開口部２６Ａの上方およびその周囲に位置する上部領域とを含む。上部領域は、例えば、平面視でゲート層２２およびゲート電極２４を覆う位置まで延在していてよい。ソース電極部２８Ａ（ソース電極２８）は、第１開口部２６Ａを介して電子供給層１８の直下の２ＤＥＧ２０とオーミック接触している。
　フィールドプレート電極部２８Ｂは、ソース電極部２８Ａに連続して一体的に形成されている。ただし、フィールドプレート電極部２８Ｂは、ソース電極部２８Ａとは離間して別々に形成されてもよい。フィールドプレート電極部２８Ｂは、ドレイン電極３０寄りの位置にフィールドプレート端部２８Ｃを有している。図２のＸ軸方向においてゲート電極２４のドレイン側端部からフィールドプレート端部２８Ｃまでのフィールドプレート電極部２８Ｂの長さは、フィールドプレート長と定義され得る。フィールドプレート電極部２８Ｂは、例えばゲート－ソース間電圧が０Ｖの状態でソース－ドレイン間電圧に高電圧が印加されたときに、フィールドプレート電極部２８Ｂの直下の領域に空乏層を伸長させる役割を果たす。これにより、ゲート電極２４およびゲート層２２の端部近傍の電界集中を緩和して、パッシベーション層２６の絶縁性の低下を抑制しつつ、電流コラプスの発生を抑制することができる。
　ドレイン電極３０の少なくとも一部は、パッシベーション層２６の第２開口部２６Ｂ内に充填されている。ドレイン電極３０は、第２開口部２６Ｂを介して電子供給層１８の直下の２ＤＥＧ２０とオーミック接触している。
　図２に示された窒化物半導体装置１０では、アクセプタ型不純物を含むゲート層２２がゲート電極２４の直下に設けられている。この構成では、ゲート電極２４に対し印加されたゲート入力電圧によってゲート－ソース間電圧が正の閾値電圧を超えると、ゲート層２２の直下における電子走行層１６の領域に２ＤＥＧ２０が形成されてソース－ドレイン間が導通する。一方、ゲート－ソース間電圧が閾値電圧を超えないときには、ゲート層２２の直下における電子走行層１６の領域の少なくとも一部において２ＤＥＧ２０が消失する（図２参照）。これは、ゲート層２２がアクセプタ型不純物を含んでいるために電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられて、２ＤＥＧ２０が空乏化されるためである。これにより、窒化物半導体装置１０はノーマリーオフ型のＨＥＭＴとして実現されている。
　［２．ゲート層の段差構造］
　次に、図２および図３を参照してゲート層２２の例示的な段差構造について説明する。図３は、図２の窒化物半導体装置１０のゲート層２２およびゲート電極２４の拡大断面図である。
　ゲート層２２は、複数の段差を有する段差構造、図３の例では２段構造を有している。ゲート層２２は、ゲート層本体部３２と、１段目の段差（図３では上側の段差）を構成する第１ソース側延在部３３および第１ドレイン側延在部３４と、２段目の段差（図３では下側の段差）を構成する第２ソース側延在部３５および第２ドレイン側延在部３６とを含む。第１ソース側延在部３３および第１ドレイン側延在部３４の各々は第１延在部に対応し、第２ソース側延在部３５および第２ドレイン側延在部３６の各々は第２延在部に対応する。
　ゲート層本体部３２は、ゲート電極２４が位置するゲート層２２の中央部分に相当する。ゲート層本体部３２は、リッジ部とも呼ぶこともできる。ゲート層本体部３２は、図２のＸＺ平面に沿った断面において矩形状またはほぼ矩形状（例えば台形状）を有し得る。ゲート層本体部３２は、第１側面３２Ｓ１と、反対側の第２側面３２Ｓ２とを含む。図３の例では、第１側面３２Ｓ１および第２側面３２Ｓ２は、電子供給層１８の上面に対して垂直であるが傾斜していてもよい。なお、電子供給層１８の上面に対して「垂直」な面とは、電子供給層１８の上面に対して完全に９０度の面だけでなく、プロセス上発生する僅かに傾斜した面も含むことが意図される。
　ゲート電極２４は、ゲート層本体部３２の上面全体にわたって形成されている。図３の例では、ゲート電極２４の第１側面２４Ｓ１は、ゲート層本体部３２の第１側面３２Ｓ１と面一であり、ゲート電極２４の第２側面２４Ｓ２は、ゲート層本体部３２の第２側面３２Ｓ２と面一である。
　ゲート層本体部３２は、ゲート層本体部３２の上面３２Ｓ３（ゲート電極２４に接するゲート層２２の上面）からゲート層本体部３２の下面（電子供給層１８に接するゲート層２２の下面）までの距離に相当する厚さを有している。この厚さは、ゲート耐圧等の種々のパラメータを考慮して適宜決定され得る。例えば、ゲート層本体部３２の厚さは、８０ｎｍ以上１５０ｎｍ以下であってよい。
　第１ソース側延在部３３は、ゲート層本体部３２の第１側面３２Ｓ１から第１開口部２６Ａ（図２参照）に向かって延在している。第１ドレイン側延在部３４は、ゲート層本体部３２の第２側面３２Ｓ２から第２開口部２６Ｂ（図２参照）に向かって延在している。第１ソース側延在部３３および第１ドレイン側延在部３４の各々の延在方向（Ｘ軸方向）の長さ（寸法値）は特に限定されないが、例えば、３０ｎｍ以上１００ｎｍ以下であってよい。図３の例では、第１ソース側延在部３３と第１ドレイン側延在部３４とはＸ軸方向に同じ長さで形成されているが、両者はＸ軸方向に異なる長さで形成されてもよい。
　第２ソース側延在部３５は、第１ソース側延在部３３の側面３３Ｓ１から第１開口部２６Ａ（図２参照）に向かって延在している。第２ドレイン側延在部３６は、第１ドレイン側延在部３４の側面３４Ｓ１から第２開口部２６Ｂ（図２参照）に向かって延在している。図３の例では、第１ソース側延在部３３の側面３３Ｓ１および第１ドレイン側延在部３４の側面３４Ｓ１は、電子供給層１８の上面に対して垂直であるが傾斜していてもよい。
　第２ソース側延在部３５および第２ドレイン側延在部３６の各々の延在方向（Ｘ軸方向）の長さ（寸法値）は特に限定されない。一例では、第２ソース側延在部３５は、第１ソース側延在部３３の側面３３Ｓ１から第２ソース側延在部３５の先端まで、例えば０．２μｍ以上０．３μｍ以下の長さを有し得る。一方、第２ドレイン側延在部３６は、第１ドレイン側延在部３４の側面３４Ｓ１から第２ドレイン側延在部３６の先端まで、例えば０．２μｍ以上１．５μｍ以下の長さを有し得る。図３の例では、第２ドレイン側延在部３６は、Ｘ軸方向に第２ソース側延在部３５よりも長く形成されているが、両者は同じ長さで形成されてもよい。
　［３．ゲート層の段差構造における溝部］
　次に、図２～図４を参照して、ゲート層２２の段差構造に生じる溝部について説明する。図４は、図３のゲート層２２の部分拡大断面図である。
　図４に示されるように、第１ソース側延在部３３は、電子供給層１８の上面から第１ソース側延在部３３の上面３３Ｓ２まで厚さＨ１を有している。なお、図４には示されていないが、第１ドレイン側延在部３４（図３参照）も、第１ソース側延在部３３と同じ厚さ、すなわち厚さＨ１を有している。
　第２ソース側延在部３５は、電子供給層１８の上面から第２ソース側延在部３５の上面３５Ｓ１まで厚さＨ２を有している。なお、図４には示されていないが、第２ドレイン側延在部３６（図３参照）も、第２ソース側延在部３５と同じ厚さ、すなわち厚さＨ２を有している。
　厚さＨ２は、厚さＨ１よりも小さい。さらに、図３の例では、厚さＨ２は、厚さＨ１と厚さＨ２との厚み差Ｈ１２よりも小さい。各厚さＨ１，Ｈ２の寸法値は特に限定されないが、厚さＨ１は、例えば３０ｎｍ以上８０ｎｍ以下であってよく、厚さＨ２は、例えば５ｎｍ以上２０ｎｍ以下であってよい。なお、厚さＨ１は第１厚さに対応し、厚さＨ２は第２厚さに対応する。
　ゲート層本体部３２は、ゲート層本体部３２の上面３２Ｓ３から第１ソース側延在部３３の上面３３Ｓ２まで、厚さＨ３を有している。厚さＨ３は、上述した厚み差Ｈ１２よりも大きい。なお、厚さＨ３は第３厚さに対応する。
　図４に示されるように、第１ソース側延在部３３は、ゲート層本体部３２の第１側面３２Ｓ１に沿って第１ソース側延在部３３の上面３３Ｓ２から深さＤ１で形成された第１ソース側溝部４３を含む。なお、図４には示されていないが、第１ドレイン側延在部３４（図３参照）も、深さＤ１で形成された第１ドレイン側溝部４４を含む。深さＤ１は厚さＨ１よりも小さく、さらには厚み差Ｈ１２よりも小さい。深さＤ１は第１深さに対応する。
　第１ソース側溝部４３および第１ドレイン側溝部４４は各々、図４のＸＺ平面に沿った断面において、例えばくさび形状またはテーパ形状を有し得る。第１ソース側延在部３３の上面３３Ｓ２は平面であり、第１ソース側溝部４３は、第１ソース側延在部３３の上面３３Ｓ２（平面）に連続する湾曲面４３Ｓを含む。この湾曲面４３Ｓとゲート層本体部３２の第１側面３２Ｓ１とによって第１ソース側溝部４３が形成されている。同様に、第１ドレイン側溝部４４（図３参照）も、第１ドレイン側延在部３４の上面３４Ｓ２（平面）に連続する湾曲面を含み、この湾曲面とゲート層本体部３２の第２側面３２Ｓ２とによって第１ドレイン側溝部４４が形成されている。湾曲面４３Ｓは第１湾曲面に対応する。
　第２ソース側延在部３５は、第１ソース側延在部３３の側面３３Ｓ１に沿って第２ソース側延在部３５の上面３５Ｓ１から深さＤ２で形成された第２ソース側溝部４５を含む。なお、図４には示されていないが、第２ドレイン側延在部３６（図３参照）も、深さＤ２で形成された第２ドレイン側溝部４６を含む。深さＤ２は厚さＨ２よりも小さい。深さＤ２は第２深さに対応する。
　第２ソース側溝部４５および第２ドレイン側溝部４６は各々、図４のＸＺ平面に沿った断面において、例えばくさび形状またはテーパ形状を有し得る。第２ソース側延在部３５の上面３５Ｓ１は平面であり、第２ソース側溝部４５は、第２ソース側延在部３５の上面３５Ｓ１（平面）に連続する湾曲面４５Ｓを含む。この湾曲面４５Ｓと第１ソース側延在部３３の側面３３Ｓ１とによって第２ソース側溝部４５が形成されている。同様に、第２ドレイン側溝部４６（図３参照）も、第２ドレイン側延在部３６の上面３６Ｓ１（平面）に連続する湾曲面を含み、この湾曲面と第１ドレイン側延在部３４の側面３４Ｓ１とによって第２ドレイン側溝部４６が形成されている。湾曲面４５Ｓは第２湾曲面に対応する。
　図４に示されるように、第１ソース側溝部４３および第１ドレイン側溝部４４の深さＤ１は、第２ソース側溝部４５および第２ドレイン側溝部４６の深さＤ２よりも大きい。各深さＤ１，Ｄ２の寸法値は特に限定されないが、深さＤ１は、例えば２ｎｍ以上１０ｎｍ以下であってよく、深さＤ２は、例えば０ｎｍよりも大きく２ｎｍ以下であってよい。また、第２ソース側溝部４５の湾曲面４５Ｓ（および第２ドレイン側溝部４６の湾曲面）は、第１ソース側溝部４３の湾曲面４３Ｓ（および第１ドレイン側溝部４４の湾曲面）よりも小さな曲率を有している。
　なお、図２～図４に示す実施例では、第２ソース側延在部３５および第２ドレイン側延在部３６に第２ソース側溝部４５および第２ドレイン側溝部４６がそれぞれ形成されているが、第２ソース側溝部４５および第２ドレイン側溝部４６が形成されない場合もある。そのような実施例では、深さＤ２は０ｎｍである。したがって、深さＤ２は、例えば０ｎｍ以上２ｎｍ以下の値であってよい。
　第１ソース側溝部４３および第１ドレイン側溝部４４は、例えばエッチングにより第１ソース側延在部３３および第１ドレイン側延在部３４を形成する過程で形成される。同様に、第２ソース側溝部４５および第２ドレイン側溝部４６は、例えばエッチングにより第２ソース側延在部３５および第２ドレイン側延在部３６を形成する過程で形成される。
　［４．窒化物半導体装置の例示的な平面レイアウト］
　次に、図１を参照して、ＨＥＭＴ構造（窒化物半導体装置１０）の例示的な平面レイアウトについて説明する。なお、図示を明瞭にするために、図１ではパッシベーション層２６の図示を省略している。また、第１開口部２６Ａおよび第２開口部２６Ｂとフィールドプレート端部２８Ｃ（ソース電極２８）が破線で描かれている。
　図１に示されるように、窒化物半導体装置１０は、ゲート配線７２、ソース配線７４、およびドレイン配線７６を含む。ゲート配線７２、ソース配線７４、およびドレイン配線７６は、ソース電極２８およびドレイン電極３０を覆う図示しない層間絶縁層上に形成されている。例えば、ゲート配線７２は、層間絶縁層を貫通するゲート接続導体７３によりゲート電極２４に接続されている。ソース配線７４は、層間絶縁層を貫通するソース接続導体７５によりソース電極部２８Ａ（ソース電極２８）に接続されている。ドレイン配線７６は、層間絶縁層を貫通するドレイン接続導体７７によりドレイン電極３０に接続されている。
　窒化物半導体装置１０は、ＨＥＭＴ構造を各々有する複数のトランジスタ要素を素子領域内に含む。なお、図１は、Ｘ軸方向に並ぶ複数のトランジスタ要素のみを示しているが、実際には、トランジスタ要素はＸ軸方向およびＹ軸方向に並んで設けられ得る。
　ドレイン電極３０は、トランジスタ要素毎に設けられており、平面視でＹ軸方向に延在している。ソース電極２８は、例えば、平面視で各ドレイン電極３０を囲むように設けられている。上記したように、ソース電極２８は、ソース電極部２８Ａとフィールドプレート電極部２８Ｂ（図２）を含む。フィールドプレート電極部２８Ｂは、ソース電極部２８Ａと一体的に形成されており、平面視で隣接するドレイン電極３０に向かって延在している。なお、図１の例では、ソース電極２８は、Ｘ軸方向に隣接する複数のトランジスタ要素に亘ってＸ軸方向に連続的に形成されているが、Ｘ軸方向に複数の部分に分離されていてもよい。
　ゲート層２２およびゲート電極２４は、トランジスタ要素毎に設けられている。各ゲート層２２および各ゲート電極２４は、平面視においてドレイン電極３０の一つを囲むように環状に形成されている。
　なお、図示が複雑になるのを避けるために、図１では、ゲート層２２については、第１ソース側延在部３３および第１ドレイン側延在部３４の図示を省略し、第２ソース側延在部３５および第２ドレイン側延在部３６を図示している。
　［５．ゲート層の製造工程］
　次に、図５～図１３を参照して、図３および図４のゲート層２２の製造工程について説明する。図５～図１２は、ゲート層２２の例示的な製造工程を示す概略断面図であり、図１３は、エッチング深さと溝深さ（平均値）との関係を示す図である。
　図５に示されるように、電子走行層１６に対応する第１窒化物半導体層５２、電子供給層１８に対応する第２窒化物半導体層５４、およびゲート層２２に対応する第３窒化物半導体層５６は順にエピタキシャル成長によって形成されている。なお、図示は省略しているが、半導体基板１２上のバッファ層１４もエピタキシャル成長によって形成されている。第１窒化物半導体層５２はバッファ層１４上に形成されている。エピタキシャル成長プロセスには、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いることができる。
　第１～第３窒化物半導体層５２，５４，５６は、図２～図４を参照して説明した電子走行層１６、電子供給層１８、およびゲート層２２の構造にそれぞれ対応する任意の材料および厚さで形成され得る。一例では、第１窒化物半導体層５２（電子走行層１６）はＧａＮ層、第２窒化物半導体層５４（電子供給層１８）はＡｌＧａＮ層、第３窒化物半導体層５６（ゲート層２２）はアクセプタ型不純物として例えばＭｇがドープされたｐ型ＧａＮ層である。
　第３窒化物半導体層５６上には、例えばスパッタ法によってゲート電極層５８が形成されている。ゲート電極層５８は、ゲート電極２４を形成するための層である。ゲート電極層５８は、図２～図４を参照して説明したゲート電極２４の構造に対応する任意の材料および厚さで形成され得る。一例では、ゲート電極層５８はＴｉＮ層である。
　ゲート電極層５８上には、例えばプラズマ化学的蒸着（Plasma-Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法によって第１保護層６０が形成されている。一例では、第１保護層６０はＳｉＮ層であるが、第１保護層６０の材料および厚さは特に限定されない。
　第１保護層６０上には、レジスト（例えばフォトレジスト）を用いたマスク６２が形成されている。なお、レジストの種類は特に限定されない。マスク６２は、平面視においてゲート電極２４の形成領域に対応する位置に配置されている。
　次いで、図６に示されるように、マスク６２を用いたエッチング（例えばドライエッチング）によって、第１保護層６０とゲート電極層５８（図５参照）とが選択的に除去される。このエッチングにより、ゲート電極２４が形成されるとともに、ゲート層２２に対応する第３窒化物半導体層５６の表面が露出される。その後、図７に示されるように、マスク６２が除去される。
　次いで、図８に示されるように、第１保護層６０をマスクとして用いて第３窒化物半導体層５６がエッチング（例えば、ドライエッチング）される。これにより、第１ソース側延在部３３（図３参照）および第１ドレイン側延在部３４（図３参照）の各々に対応する厚さを有する第１層部分５６Ｌ１が形成される。また、ゲート電極２４の直下にゲート層本体部３２が形成される。この工程では、図４を参照して説明した厚さＨ３に対応するエッチング深さで第３窒化物半導体層５６のエッチングが行われ、第１層部分５６Ｌ１は、厚さＨ１（図４参照）で形成される。また、この工程では、高い面内均一性（すなわち、厚さ均一性）を得ることを重視した条件でエッチングが行われ、例えば低圧エッチングが行われ得る。エッチング深さ（厚さＨ３）は特に限定されないが、例えば６０ｎｍ以上１１０ｎｍ以下であり、一例では約９０ｎｍである。
　このエッチングの結果、ゲート層本体部３２の第１側面３２Ｓ１に沿って第１層部分５６Ｌ１の上面から深さＤ１（図４参照）で第１ソース側溝部４３が形成される。さらに、ゲート層本体部３２の第２側面３２Ｓ２に沿って第１層部分５６Ｌ１の上面から同じく深さＤ１で第１ドレイン側溝部４４が形成される。
　ここで、各溝部４３，４４の深さＤ１は、第３窒化物半導体層５６のエッチング深さ（厚さＨ３）と相関性があり、エッチング深さが増加するほど、深さＤ１も増加する。例えば、図１３に示されるように、エッチング深さ（厚さＨ３）が約６０ｎｍの場合、各溝部４３，４４の深さＤ１の平均値は約２ｎｍである。また、エッチング深さ（厚さＨ３）が約７０ｎｍの場合には、深さＤ１の平均値は約３．５ｎｍであり、エッチング深さ（厚さＨ３）が約８０ｎｍの場合には、深さＤ１の平均値は約５．５ｎｍである。なお、図１３に他の計測値は示されていないが、エッチング深さが６０ｎｍ未満の場合には、より小さな深さＤ１で溝部４３，４４が形成される一方、エッチング深さが８０ｎｍを越える場合には、より大きな深さＤ１で溝部４３，４４が形成される。
　次いで、図９に示されるように、例えばＰＥＣＶＤ法によって第３窒化物半導体層５６（ゲート層本体部３２および第１層部分５６Ｌ１）、ゲート電極層５８、および第１保護層６０のそれぞれ表面全体を覆うように第２保護層６４が形成される。一例では、第２保護層６４はＳｉＮ層であるが、第２保護層６４の材料および厚さは特に限定されない。
　次いで、図１０に示されるように、第１層部分５６Ｌ１の上面が露出されるまで第２保護層６４がエッチバックされる。このエッチバックの結果、第２保護層６４を用いた第１側壁６４Ａと第２側壁６４Ｂとが形成される。
　第１側壁６４Ａは、ゲート電極２４の第１側面２４Ｓ１と、ゲート層本体部３２の第１側面３２Ｓ１と、第１保護層６０の対応する第１側面と、第１ソース側溝部４３とを覆っている。第１側壁６４Ａは、平面視にて第１ソース側延在部３３（図３参照）の形成領域に対応する位置に配置されている。第２側壁６４Ｂは、ゲート電極２４の第２側面２４Ｓ２と、ゲート層本体部３２の第２側面３２Ｓ２と、第１保護層６０の対応する第２側面と、第１ドレイン側溝部４４とを覆っている。第２側壁６４Ｂは、平面視にて第１ドレイン側延在部３４（図３参照）の形成領域に対応する位置に配置されている。
　次いで、図１１に示されるように、第１保護層６０、第１側壁６４Ａ、および第２側壁６４Ｂをマスクとして用いて第３窒化物半導体層５６（図１０の第１層部分５６Ｌ１）がさらにエッチング（例えば、ドライエッチング）される。これにより、第１ソース側延在部３３および第１ドレイン側延在部３４が厚さＨ１で形成される。また、第２ソース側延在部３５（図３参照）および第２ドレイン側延在部３６（図３参照）の各々に対応する厚さを有する第２層部分５６Ｌ２が形成される。この工程では、図４を参照して説明した厚み差Ｈ１２（すなわち、厚さＨ１と厚さＨ２との差）に対応するエッチング深さで第３窒化物半導体層５６のエッチングが行われ、第２層部分５６Ｌ２は、厚さＨ２（図４参照）で形成される。エッチング深さ（厚み差Ｈ１２）は特に限定されないが、例えば１０ｎｍ以上６０ｎｍ以下であり、一例では約２５ｎｍである。
　第１ソース側延在部３３および第１ドレイン側延在部３４の各々の厚さＨ１（図４参照）は、上記したように例えば３０ｎｍ以上８０ｎｍ以下であり、一例では約３５ｎｍである。また、第２ソース側延在部３５（図３参照）および第２ドレイン側延在部３６（図３参照）の各々に対応する第２層部分５６Ｌ２の厚さＨ２（図４参照）は、上記したように例えば５ｎｍ以上２０ｎｍ以下であり、一例では約１０ｎｍである。
　このエッチングの結果、第１ソース側延在部３３の側面３３Ｓ１に沿って第２層部分５６Ｌ２の上面から深さＤ２（図４参照）で第２ソース側溝部４５が形成される。さらに、第１ドレイン側延在部３４の側面３４Ｓ１に沿って第２層部分５６Ｌ２の上面から同じく深さＤ２で第２ドレイン側溝部４６が形成される。
　ここで、図１１のエッチングプロセスでは、各溝部４５，４６の深さＤ２（図４参照）を低減することを重視した条件でエッチングが行われ、例えば、図８のエッチングプロセスのときよりも高い圧力かつ低いバイアスパワーの条件でエッチングが行われ得る。ただし、このエッチングは、図８のエッチングプロセスのときと同じ条件で行われてもよい。各溝部４５，４６の深さＤ２は、第３窒化物半導体層５６のエッチング深さ（厚み差Ｈ１２）と相関性があり、エッチング深さが増加するほど、深さＤ２も増加する。したがって、例えば、厚さＨ３に対応する深さ（例えば約９０ｎｍ）でエッチングが行われた場合に発生する各溝部４３，４４の深さＤ１に比べて、厚み差Ｈ１２に対応する深さ（例えば約２５ｎｍ）でエッチングが行われた場合に発生する各溝部４５，４６の深さＤ２は小さくなる。
　次いで、図１２に示されるように、例えばフッ化水素を用いたエッチングによって第１保護層６０、第１側壁６４Ａ、および第２側壁６４Ｂが除去される。その後、第２層部分５６Ｌ２を選択的にエッチングすることで、第２ソース側延在部３５（図３参照）および第２ドレイン側延在部３６（図３参照）が形成される。例えば、ゲート電極２４、ゲート層本体部３２、第１ソース側延在部３３、および第１ドレイン側延在部３４を覆うとともに第２ソース側延在部３５および第２ドレイン側延在部３６の形成領域を覆うマスク（図示略）が図１２の構造上に形成される。そして、このマスクを用いて第２層部分５６Ｌ２をエッチング（例えば、ドライエッチング）することで、第２ソース側延在部３５および第２ドレイン側延在部３６が形成される。
　［６．窒化物半導体装置の作用］
　窒化物半導体装置１０は、電子供給層１８の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２２を含む。ゲート層２２は、２つの段差を含む２段構造を有している。図３の例では、ゲート層２２の１段目（図３では上側）の段差は、ゲート層本体部３２の第１側面３２Ｓ１から外方に延在する第１ソース側延在部３３と、ゲート層本体部３２の第２側面３２Ｓ２から外方に延在する第１ドレイン側延在部３４とによって形成されている。２段目（図３では下側）の段差は、第１ソース側延在部３３の側面３３Ｓ１から外方に延在する第２ソース側延在部３５と、第１ドレイン側延在部３４の側面３４Ｓ１から外方に延在する第２ドレイン側延在部３６とによって形成されている。
　ここで、アクセプタ型不純物を含む窒化物半導体層がゲート層としてゲート電極の直下に設けられた窒化物半導体装置では、ゲート耐圧の向上のためにゲート層に延在部を設けてゲート層を段差状に形成する構造が採用され得る。この場合、延在部（段差）の形成には一般的にエッチングプロセスが用いられる。延在部をエッチングによって形成するとき、延在部の上面にはエッチングに起因した溝が形成され得る。この溝は、エッチング深さに応じた深さで形成され、エッチング深さが増加するにつれて、溝の深さも増加する。
　ゲート層の延在部は、ゲート電極の端部における電界集中を緩和してゲート耐圧を向上させる効果をもたらす。この際、延在部の厚さが大きいと、延在部の直下の領域において電子走行層内の２ＤＥＧを良好に維持することが困難となり、それによって、オン抵抗の増加が生じ得る。したがって、ゲート層に段差構造を採用する場合、延在部の直下の領域における２ＤＥＧを良好に維持し得る厚さで延在部をできるだけ薄くかつ均一に形成することが求められる。しかしながら、延在部の厚さが小さい場合、上記エッチングに起因した溝が延在部の層を貫通する場合が生じ得る。その結果、延在部の機能が十分発揮されなくなることが懸念される。
　この点、窒化物半導体装置１０のゲート層２２は、上記のように２段構造を有している。この構造では、１段目の段差に対応する第１ソース側延在部３３および第１ドレイン側延在部３４が形成される際のエッチング深さ（図４における厚さＨ３）に比べて、２段目の段差に対応する第２ソース側延在部３５および第２ドレイン側延在部３６が形成される際のエッチング深さ（図４における厚み差Ｈ１２）が小さくなる。その結果、第１ソース側延在部３３および第１ドレイン側延在部３４にそれぞれ形成される第１ソース側溝部４３および第１ドレイン側溝部４４の深さＤ１に比べて、第２ソース側延在部３５および第２ドレイン側延在部３６にそれぞれ形成される第２ソース側溝部４５および第２ドレイン側溝部４６の深さＤ２が小さくなる。このため、電子走行層１６内の２ＤＥＧ２０を良好に維持する厚さで第２ソース側延在部３５および第２ドレイン側延在部３６をできるだけ薄く形成することが可能となる。
　ここで、１段目の段差（延在部３３，３４）の厚さまで第３窒化物半導体層５６（図８参照）をエッチングして第１層部分５６Ｌ１を形成する際には、高い面内均一性を得ることを重視したエッチング（例えば、低圧エッチング）が実施され得る。このため、第１層部分５６Ｌ１は高い面内均一性を有して形成される。これにより、２段目の段差（延在部３５，３６）の厚さまで第１層部分５６Ｌ１をエッチングして第２層部分５６Ｌ２（図１１参照）を形成する際には、第２層部分５６Ｌ２の面内均一性を良好に維持することができる。その結果、第２層部分５６Ｌ２によって形成される第２ソース側延在部３５および第２ドレイン側延在部３６の面内均一性を良好に維持することが可能となる。
　また、第１層部分５６Ｌ１をエッチングして第２層部分５６Ｌ２（図１１参照）を形成する際には、第２ソース側溝部４５および第２ドレイン側溝部４６の深さＤ２を低減することを重視したエッチングが実施され得る。例えば、図１１のエッチングプロセスでは、図８のエッチングプロセスのときよりも高い圧力かつ低いバイアスパワーの条件でエッチングが実施される。これにより、各溝部４５，４６の深さＤ２をより低減することができる。したがって、ゲート層２２の２段構造を採用することにより、第２ソース側延在部３５および第２ドレイン側延在部３６をできるだけ薄くかつ面内均一性を維持して形成しつつ、第２ソース側溝部４５および第２ドレイン側溝部４６の深さＤ２を低減することができる。
　窒化物半導体装置１０は、以下の利点を有する。
　（１）ゲート層２２は、ゲート層本体部３２、第１ソース側延在部３３、第１ドレイン側延在部３４、第２ソース側延在部３５、および第２ドレイン側延在部３６を含み、２段構造を有している。１段目（例えば上側）の段差は、第１ソース側延在部３３および第１ドレイン側延在部３４によって形成され、２段目（例えば下側）の段差は、第２ソース側延在部３５および第２ドレイン側延在部３６によって形成されている。第１ソース側延在部３３は第１ソース側溝部４３を含み、第１ドレイン側延在部３４は第１ドレイン側溝部４４を含む。第２ソース側延在部３５は第２ソース側溝部４５を含み、第２ドレイン側延在部３６は第２ドレイン側溝部４６を含む。ゲート層２２に２段構造を採用することで、２段目の段差（延在部３５，３６）に形成される溝部４５，４６の深さＤ２を相対的に小さくすることができる。
　（２）また、ゲート層２２に２段構造を採用することで、各段の段差を形成するエッチングプロセスに異なるエッチング条件を適用することができる。例えば、１段目の段差（延在部３３，３４）を形成するエッチングプロセスに、面内均一性を向上させるエッチング条件を適用することができる。一方、２段目の段差（延在部３５，３６）を形成するエッチングプロセスに、エッチングに起因した溝の形成を抑制するエッチング条件を適用することができる。このような異なるエッチング条件を採用することで、溝部４５，４６の深さＤ２を低減しつつ、２段目の段差（延在部３５，３６）をできるだけ薄くかつ均一に形成することが可能となる。
　（３）第１ソース側溝部４３および第１ドレイン側溝部４４の深さＤ１は、第２ソース側溝部４５および第２ドレイン側溝部４６の深さＤ２よりも大きい。この関係を維持することにより、溝部４５，４６の深さＤ２を低減して２段目の段差（延在部３５，３６）をできるだけ薄く形成することが可能となる。
　（４）第１ソース側延在部３３は、電子供給層１８の上面から第１ソース側延在部３３の上面３３Ｓ２まで厚さＨ１を有している。同様に、第１ドレイン側延在部３４も厚さＨ１を有している。第２ソース側延在部３５は、電子供給層１８の上面から第２ソース側延在部３５の上面３５Ｓ１まで厚さＨ２を有している。同様に、第２ドレイン側延在部３６も厚さＨ２を有している。厚さＨ２は、厚さＨ１と厚さＨ２との厚み差Ｈ１２よりも小さい。この構成では、第２ソース側延在部３５の厚さＨ２および第２ドレイン側延在部３６の厚さＨ２をできるだけ小さくすることができる。
　（５）ゲート層本体部３２は、ゲート層本体部３２の上面３２Ｓ３から延在部３３，３４の上面３３Ｓ２，３４Ｓ２まで厚さＨ３を有している。厚さＨ３は、厚さＨ１と厚さＨ２との厚み差Ｈ１２よりも大きい。この構成により、深さＤ１，Ｄ２をＤ１＞Ｄ２の関係に良好に維持することが可能となる。
　（６）ゲート層２２において、１段目の段差は、ゲート層本体部３２からソース側およびドレイン側にそれぞれ延在する第１ソース側延在部３３および第１ドレイン側延在部３４を含む。同様に、２段目の段差は、ゲート層本体部３２からソース側およびドレイン側にそれぞれ延在する第２ソース側延在部３５および第２ドレイン側延在部３６を含む。このように各段の段差（延在部）がソース側およびドレイン側の双方に設けられることにより、ゲート耐圧を向上させる効果を高めることができる。
　（７）ゲート電極２４の第１側面２４Ｓ１は、ゲート層本体部３２の第１側面３２Ｓ１と面一であってよく、ゲート電極２４の第２側面２４Ｓ２は、ゲート層本体部３２の第２側面３２Ｓ２と面一であってよい。この構成では、例えばゲート層本体部３２の上面３２Ｓ３の一部の上にゲート電極２４が形成されている場合に比べて、ゲート電極２４およびゲート層本体部３２を形成するエッチングプロセスを簡素化することができる。ここで、この構成では、ゲート電極２４の第１側面２４Ｓ１およびゲート層本体部３２の第１側面３２Ｓ１を流れる表面リーク電流が発生し得る。同様に、ゲート電極２４の第２側面２４Ｓ２およびゲート層本体部３２の第２側面３２Ｓ２を流れる表面リーク電流が発生し得る。このような場合にも、ゲート層２２の１段目の段差（延在部３３，３４）に形成された溝部４３，４４は、表面リーク電流が１段目の段差（延在部３３，３４）の表面を介して２段目の段差（延在部３５，３６）へ流れることを抑制する役割を果たす。したがって、表面リーク電流を低減することができる。
　（８）ゲート層本体部３２の第１側面３２Ｓ１および第２側面３２Ｓ２は、電子供給層１８の上面に対して垂直であってよい。また、第１ソース側延在部３３の側面３３Ｓ１および第１ドレイン側延在部３４の側面３４Ｓ１は、電子供給層１８の上面に対して垂直であってよい。この構成では、ゲート層本体部３２および１段目の段差（延在部３３，３４）を形成するエッチングプロセスを簡素化することができる。
　（９）第１ソース側溝部４３は、第１ソース側延在部３３の上面３３Ｓ２（平面）に連続する湾曲面４３Ｓを含む。同様に、第１ドレイン側溝部４４も、第１ドレイン側延在部３４の上面３４Ｓ２（平面）に連続する湾曲面を含む。また、第２ソース側溝部４５は、第２ソース側延在部３５の上面３５Ｓ１（平面）に連続する湾曲面４５Ｓを含む。同様に、第２ドレイン側溝部４６も、第２ドレイン側延在部３６の上面３６Ｓ１（平面）に連続する湾曲面を含む。第２ソース側溝部４５の湾曲面４５Ｓ（および第２ドレイン側溝部４６の湾曲面）は、第１ソース側溝部４３の湾曲面４３Ｓ（および第１ドレイン側溝部４４の湾曲面）よりも小さな曲率を有している。この構成により、深さＤ１，Ｄ２をＤ１＞Ｄ２の関係に良好に維持することが可能となる。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・窒化物半導体は、ＧａＮに限定されない。窒化物半導体装置１０は、ＧａＮ以外の他の窒化物半導体を用いて構成することもできる。窒化物半導体の代表例としては、ＧａＮの他に、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）が挙げられる。これらは、一般には、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
　・２段目の段差（延在部３５，３６）に形成される溝部４５，４６の深さＤ２は理想的には０（ゼロ）であることが望ましい。すなわち、第２ソース側延在部３５に第２ソース側溝部４５が形成されることは必須ではなく、第２ドレイン側延在部３６に第２ドレイン側溝部４６が形成されることは必須ではない。したがって、深さＤ２が０または０付近の値となるように、すなわち溝部４５，４６が形成されないように、厚さＨ１，Ｈ２，Ｈ３および厚み差Ｈ１２の寸法値が調整されてもよい。例えば、厚み差Ｈ１２を小さくするほど、深さＤ２を０または０付近の値に近づけることができる。このように、本開示において、深さＤ２は、例えば０ｎｍ以上２ｎｍ以下の値をとり得る。
　・上記実施形態では、第２厚さＨ２は、第１厚さＨ１と第２厚さＨ２との厚み差Ｈ１２よりも小さい（図４参照）が、第２厚さＨ２は、厚み差Ｈ１２以上であってもよい。この場合、２段目の段差（延在部３５，３６）が形成される際のエッチング深さ（すなわち、厚み差Ｈ１２）が上記実施形態の場合に比べて小さくなる。したがって、溝部４５，４６の深さＤ２が上記実施形態の場合に比べてより低減され得る。
　・ゲート層本体部３２の第１側面３２Ｓ１および第２側面３２Ｓ２は、電子供給層１８の上面に対して傾斜していてもよい。例えば、ゲート層本体部３２が断面台形状を有する場合、第１側面３２Ｓ１および第２側面３２Ｓ２は傾斜面となる。第１側面３２Ｓ１および第２側面３２Ｓ２がこのように傾斜面である場合、１段目の段差（延在部３３，３４）に形成される溝部４３，４４の深さＤ１が上記実施形態の場合に比べて低減され得る。
　・第１ソース側延在部３３の側面３３Ｓ１および第１ドレイン側延在部３４の側面３４Ｓ１は、電子供給層１８の上面に対して傾斜していてもよい。１段目の段差（３３，３４）の側面３３Ｓ１，３４Ｓ１がこのように傾斜面である場合、２段目の段差（延在部３５，３６）に形成される溝部４５，４６の深さＤ２が上記実施形態の場合に比べて低減され得る。
　・ゲート層２２において、１段目の段差が第１ソース側延在部３３および第１ドレイン側延在部３４の双方を含むことに限定されない。また、２段目の段差が第２ソース側延在部３５および第２ドレイン側延在部３６の双方を含むことに限定されない。例えば、１段目の段差が第１ドレイン側延在部３４のみを含み、２段目の段差が第２ドレイン側延在部３６のみを含んでもよい。
　・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に設けられるという表現は、電子供給層１８が電子走行層１６上に直接設けられる上記各実施形態の構造だけでなく、２ＤＥＧ２０を安定して形成するべく電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。
　・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図２に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記１）
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）の上に設けられ、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
　前記電子供給層（１８）の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
　前記ゲート層（２２）の上に設けられたゲート電極（２４）と、
　前記電子供給層（１８）の上に設けられたソース電極（２８）およびドレイン電極（３０）と、を備え、
　前記ゲート層（２２）は、
　　ゲート層本体部（３２）と、
　　前記ゲート層本体部（３２）の側面（３２Ｓ１；３２Ｓ２）から外方に延在する第１延在部（３３；３４）と、
　　前記第１延在部（３３；３４）の側面（３３Ｓ１；３４Ｓ１）から外方に延在する第２延在部（３５；３６）と、を含み、
　前記第１延在部（３３；３４）は、前記ゲート層本体部（３２）の側面（３２Ｓ１；３２Ｓ２）に沿って前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）から第１深さ（Ｄ１）で形成された第１溝部（４３；４４）を含む、窒化物半導体装置（１０）。
　（付記２）
　前記第２延在部（３５；３６）は、前記第１延在部（３３；３４）の側面（３３Ｓ１；３４Ｓ１）に沿って前記第２延在部（３５；３６）の上面（３５Ｓ１；３６Ｓ１）から第２深さ（Ｄ２）で形成された第２溝部（４５；４６）を含み、
　前記第１深さ（Ｄ１）は前記第２深さ（Ｄ２）よりも大きい、付記１に記載の窒化物半導体装置（１０）。
　（付記３）
　前記第１延在部（３３；３４）は、前記電子供給層（１８）の上面から前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）まで第１厚さ（Ｈ１）を有し、
　前記第２延在部（３５；３６）は、前記電子供給層（１８）の上面から前記第２延在部（３５；３６）の上面（３５Ｓ１；３６Ｓ１）まで第２厚さ（Ｈ２）を有し、
　前記第２厚さ（Ｈ２）は、前記第１厚さ（Ｈ１）と前記第２厚さ（Ｈ２）との厚み差（Ｈ１２）よりも小さい、付記１または２に記載の窒化物半導体装置（１０）。
　（付記４）
　前記第１延在部（３３；３４）は、前記電子供給層（１８）の上面から前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）まで第１厚さ（Ｈ１）を有し、
　前記第２延在部（３５；３６）は、前記電子供給層（１８）の上面から前記第２延在部（３５；３６）の上面（３５Ｓ１；３６Ｓ１）まで第２厚さ（Ｈ２）を有し、
　前記第２厚さ（Ｈ２）は、前記第１厚さ（Ｈ１）と前記第２厚さ（Ｈ２）との厚み差（Ｈ１２）以上である、付記１または２に記載の窒化物半導体装置（１０）。
　（付記５）
　前記第１延在部（３３；３４）は、前記電子供給層（１８）の上面から前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）まで第１厚さ（Ｈ１）を有し、
　前記第２延在部（３５；３６）は、前記電子供給層（１８）の上面から前記第２延在部（３５；３６）の上面（３５Ｓ１；３６Ｓ１）まで第２厚さ（Ｈ２）を有し、
　前記ゲート層本体部（３２）は、前記ゲート層本体部（３２）の上面（３２Ｓ３）から前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）まで第３厚さ（Ｈ３）を有し、
　前記第３厚さ（Ｈ３）は、前記第１厚さ（Ｈ１）と前記第２厚さ（Ｈ２）との厚み差（Ｈ１２）よりも大きい、付記１または２に記載の窒化物半導体装置（１０）。
　（付記６）
　前記ゲート層本体部（３２）の前記側面は第１側面（３２Ｓ１）であり、
　前記第１延在部（３３）は、前記ゲート層本体部（３２）の前記第１側面（３２Ｓ１）から外方に延在する第１ソース側延在部（３３）であり、
　前記第１溝部（４３）は、前記第１ソース側延在部（３３）に形成された第１ソース側溝部（４３）であり、
　前記ゲート層本体部（３２）は、前記第１側面（３２Ｓ１）とは反対側に第２側面（３２Ｓ２）を含み、
　前記ゲート層（２２）は、前記ゲート層本体部（３２）の前記第２側面（３２Ｓ２）から外方に延在する第１ドレイン側延在部（３４）を含み、
　前記第１ドレイン側延在部（３４）は、前記ゲート層本体部（３２）の前記第２側面（３２Ｓ２）に沿って前記第１ドレイン側延在部（３４）の上面（３４Ｓ２）から前記第１深さ（Ｄ１）で形成された第１ドレイン側溝部（４４）を含む、付記１～５のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記７）
　前記ゲート層本体部（３２）の前記側面は第１側面（３２Ｓ１）であり、
　前記第１延在部（３３）は、前記ゲート層本体部（３２）の前記第１側面（３２Ｓ１）から外方に延在する第１ソース側延在部（３３）であり、
　前記第１溝部（４３）は、前記第１ソース側延在部（３３）に形成された第１ソース側溝部（４３）であり、
　前記ゲート層本体部（３２）は、前記第１側面（３２Ｓ１）とは反対側に第２側面（３２Ｓ２）を含み、
　前記ゲート層（２２）は、前記ゲート層本体部（３２）の前記第２側面（３２Ｓ２）から外方に延在する第１ドレイン側延在部（３４）を含み、
　前記第１ドレイン側延在部（３４）は、前記ゲート層本体部（３２）の前記第２側面（３２Ｓ２）に沿って前記第１ドレイン側延在部（３４）の上面（３４Ｓ２）から前記第１深さ（Ｄ１）で形成された第１ドレイン側溝部（４４）を含み、
　前記第２延在部（３５）は、前記第１ソース側延在部（３３）の側面（３３Ｓ１）から外方に延在する第２ソース側延在部（３５）であり、
　前記第２溝部（４５）は、前記第２ソース側延在部（３５）に形成された第２ソース側溝部（４５）であり、
　前記ゲート層（２２）は、前記第１ドレイン側延在部（３４）の側面（３４Ｓ１）から外方に延在する第２ドレイン側延在部（３６）を含み、
　前記第２ドレイン側延在部（３６）は、前記第１ドレイン側延在部（３４）の側面（３４Ｓ１）に沿って前記第２ドレイン側延在部（３６）の上面（３６Ｓ１）から前記第２深さ（Ｄ２）で形成された第２ドレイン側溝部（４６）を含む、付記２に記載の窒化物半導体装置（１０）。
　（付記８）
　前記ゲート層本体部（３２）の側面（３２Ｓ１；３２Ｓ２）と、前記ゲート電極（２４）の側面（２４Ｓ１；２４Ｓ２）とが面一である、付記１～７のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記９）
　前記ゲート層本体部（３２）の側面（３２Ｓ１；３２Ｓ２）および前記第１延在部（３３；３４）の側面（３３Ｓ１；３４Ｓ１）は各々、前記電子供給層（１８）の上面に対して垂直である、付記１～８のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記１０）
　前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）は平面であり、前記第１溝部（４３；４４）は前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）に連続する第１湾曲面（４３Ｓ）を含む、付記１～９のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記１１）
　前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）は平面であり、前記第１溝部（４３；４４）は前記第１延在部（３３；３４）の上面（３３Ｓ２；３４Ｓ２）に連続する第１湾曲面（４３Ｓ）を含み、
　前記第２延在部（３５；３６）の上面（３５Ｓ１；３６Ｓ１）は平面であり、前記第２溝部（４５；４６）は前記第２延在部（３５；３６）の上面（３５Ｓ１；３６Ｓ１）に連続する第２湾曲面（４５Ｓ）を含み、
　前記第２湾曲面（４５Ｓ）は前記第１湾曲面（４３Ｓ）よりも小さな曲率を有している、付記２に記載の窒化物半導体装置（１０）。
　（付記１２）
　前記第１深さ（Ｄ１）は、２ｎｍ以上１０ｎｍ以下である、付記１～１１のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　（付記１３）
　前記第２深さ（Ｄ２）は、０ｎｍよりも大きく２ｎｍ以下である、付記２に記載の窒化物半導体装置（１０）。
　（付記１４）
　前記第１厚さ（Ｈ１）は、３０ｎｍ以上８０ｎｍ以下であり、
　前記第２厚さ（Ｈ２）は、５ｎｍ以上２０ｎｍ以下である、付記３～５のうちのいずれか一つに記載の窒化物半導体装置（１０）。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…窒化物半導体装置
　１６…電子走行層
　１８…電子供給層
　２０…二次元電子ガス（２ＤＥＧ）
　２２…ゲート層
　２４…ゲート電極
　２６…パッシベーション層
　２６Ａ…第１開口部
　２６Ｂ…第２開口部
　２８…ソース電極
　３０…ドレイン電極
　３２…ゲート層本体部
　３３…第１ソース側延在部（第１延在部）
　３４…第１ドレイン側延在部（第１延在部）
　３５…第２ソース側延在部（第２延在部）
　３６…第２ドレイン側延在部（第２延在部）
　４３…第１ソース側溝部（第１溝部）
　４４…第１ドレイン側溝部（第１溝部）
　４５…第２ソース側溝部（第２溝部）
　４６…第２ドレイン側溝部（第２溝部）
　Ｈ１…厚さ（第１厚さ）
　Ｈ２…厚さ（第２厚さ）
　Ｈ１２…厚み差
　Ｈ３…厚さ（第３厚さ）
　Ｄ１…深さ（第１深さ）
　Ｄ２…深さ（第２深さ）

Claims (14)

  1. 　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層の上に設けられ、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    　前記電子供給層の上に設けられ、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
    　前記ゲート層の上に設けられたゲート電極と、
    　前記電子供給層の上に設けられたソース電極およびドレイン電極と、を備え、
    　前記ゲート層は、
    　　ゲート層本体部と、
    　　前記ゲート層本体部の側面から外方に延在する第１延在部と、
    　　前記第１延在部の側面から外方に延在する第２延在部と、を含み、
    　前記第１延在部は、前記ゲート層本体部の側面に沿って前記第１延在部の上面から第１深さで形成された第１溝部を含む、窒化物半導体装置。
  2. 　前記第２延在部は、前記第１延在部の側面に沿って前記第２延在部の上面から第２深さで形成された第２溝部を含み、
    　前記第１深さは前記第２深さよりも大きい、請求項１に記載の窒化物半導体装置。
  3. 　前記第１延在部は、前記電子供給層の上面から前記第１延在部の上面まで第１厚さを有し、
    　前記第２延在部は、前記電子供給層の上面から前記第２延在部の上面まで第２厚さを有し、
    　前記第２厚さは、前記第１厚さと前記第２厚さとの厚み差よりも小さい、請求項１または２に記載の窒化物半導体装置。
  4. 　前記第１延在部は、前記電子供給層の上面から前記第１延在部の上面まで第１厚さを有し、
    　前記第２延在部は、前記電子供給層の上面から前記第２延在部の上面まで第２厚さを有し、
    　前記第２厚さは、前記第１厚さと前記第２厚さとの厚み差以上である、請求項１または２に記載の窒化物半導体装置。
  5. 　前記第１延在部は、前記電子供給層の上面から前記第１延在部の上面まで第１厚さを有し、
    　前記第２延在部は、前記電子供給層の上面から前記第２延在部の上面まで第２厚さを有し、
    　前記ゲート層本体部は、前記ゲート層本体部の上面から前記第１延在部の上面まで第３厚さを有し、
    　前記第３厚さは、前記第１厚さと前記第２厚さとの厚み差よりも大きい、請求項１または２に記載の窒化物半導体装置。
  6. 　前記ゲート層本体部の前記側面は第１側面であり、
    　前記第１延在部は、前記ゲート層本体部の前記第１側面から外方に延在する第１ソース側延在部であり、
    　前記第１溝部は、前記第１ソース側延在部に形成された第１ソース側溝部であり、
    　前記ゲート層本体部は、前記第１側面とは反対側に第２側面を含み、
    　前記ゲート層は、前記ゲート層本体部の前記第２側面から外方に延在する第１ドレイン側延在部を含み、
    　前記第１ドレイン側延在部は、前記ゲート層本体部の前記第２側面に沿って前記第１ドレイン側延在部の上面から前記第１深さで形成された第１ドレイン側溝部を含む、請求項１～５のうちのいずれか一項に記載の窒化物半導体装置。
  7. 　前記ゲート層本体部の前記側面は第１側面であり、
    　前記第１延在部は、前記ゲート層本体部の前記第１側面から外方に延在する第１ソース側延在部であり、
    　前記第１溝部は、前記第１ソース側延在部に形成された第１ソース側溝部であり、
    　前記ゲート層本体部は、前記第１側面とは反対側に第２側面を含み、
    　前記ゲート層は、前記ゲート層本体部の前記第２側面から外方に延在する第１ドレイン側延在部を含み、
    　前記第１ドレイン側延在部は、前記ゲート層本体部の前記第２側面に沿って前記第１ドレイン側延在部の上面から前記第１深さで形成された第１ドレイン側溝部を含み、
    　前記第２延在部は、前記第１ソース側延在部の側面から外方に延在する第２ソース側延在部であり、
    　前記第２溝部は、前記第２ソース側延在部に形成された第２ソース側溝部であり、
    　前記ゲート層は、前記第１ドレイン側延在部の側面から外方に延在する第２ドレイン側延在部を含み、
    　前記第２ドレイン側延在部は、前記第１ドレイン側延在部の側面に沿って前記第２ドレイン側延在部の上面から前記第２深さで形成された第２ドレイン側溝部を含む、請求項２に記載の窒化物半導体装置。
  8. 　前記ゲート層本体部の側面と、前記ゲート電極の側面とが面一である、請求項１～７のうちのいずれか一項に記載の窒化物半導体装置。
  9. 　前記ゲート層本体部の側面および前記第１延在部の側面は各々、前記電子供給層の上面に対して垂直である、請求項１～８のうちのいずれか一項に記載の窒化物半導体装置。
  10. 　前記第１延在部の上面は平面であり、前記第１溝部は前記第１延在部の上面に連続する第１湾曲面を含む、請求項１～９のうちのいずれか一項に記載の窒化物半導体装置。
  11. 　前記第１延在部の上面は平面であり、前記第１溝部は前記第１延在部の上面に連続する第１湾曲面を含み、
    　前記第２延在部の上面は平面であり、前記第２溝部は前記第２延在部の上面に連続する第２湾曲面を含み、
    　前記第２湾曲面は前記第１湾曲面よりも小さな曲率を有している、請求項２に記載の窒化物半導体装置。
  12. 　前記第１深さは、２ｎｍ以上１０ｎｍ以下である、請求項１～１１のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　前記第２深さは、０ｎｍよりも大きく２ｎｍ以下である、請求項２に記載の窒化物半導体装置。
  14. 　前記第１厚さは、３０ｎｍ以上８０ｎｍ以下であり、
    　前記第２厚さは、５ｎｍ以上２０ｎｍ以下である、請求項３～５のうちのいずれか一項に記載の窒化物半導体装置。
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