WO2023276972A1 - 窒化物半導体装置 - Google Patents

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浩隆 大嶽
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ローム株式会社
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    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Definitions

  • the present disclosure relates to nitride semiconductor devices.
  • Patent Document 1 discloses a normally-off nitride semiconductor HEMT.
  • the HEMT described in Patent Document 1 includes an electron transit layer composed of a gallium nitride (GaN) layer and an electron supply layer composed of an aluminum gallium nitride (AlGaN) layer.
  • the HEMT channel is formed by a two-dimensional electron gas (2DEG) generated in the electron transit layer near the heterojunction interface between the electron transit layer and the electron supply layer.
  • 2DEG two-dimensional electron gas
  • Patent Document 1 discloses that a GaN layer (p-type GaN layer) containing an acceptor-type impurity is provided under a gate electrode to block a channel formed by 2DEG, thereby realizing normally-off operation. disclosed.
  • the conduction band energy band of the generation region of the 2DEG should be It is necessary to design the bandgap of the electron supply layer so as not to lower it.
  • the bandgap design of the electron supply layer that suppresses an unnecessary increase in the gate threshold voltage leads to an increase in the sheet carrier density of the 2DEG in regions other than the region where the 2DEG is depleted by the p-type GaN layer.
  • electric field concentration may occur near the edge of the region containing the 2DEG where the sheet carrier density is high. Such electric field concentration causes an increase in leakage current, and as a result, there is a concern that the maximum rated voltage between the gate and the source may be lowered especially during negative bias.
  • a nitride semiconductor device includes an electron transit layer made of a nitride semiconductor, and a nitride semiconductor formed on the electron transit layer and having a bandgap larger than that of the electron transit layer.
  • a gate layer formed on a portion of the electron supply layer and made of a nitride semiconductor containing an acceptor-type impurity; a gate electrode formed on the gate layer; and the electron supply layer , a passivation layer covering the gate layer and the gate electrode and having first and second openings, a drain electrode in contact with the electron supply layer through the first opening, and the second opening. and a source electrode in contact with the electron supply layer through the source electrode.
  • the gate layer is positioned between the first opening and the second opening.
  • the passivation layer includes a first insulating layer formed on at least a part of the electron supply layer positioned between the first opening and the gate layer in plan view, and a first insulating layer formed on at least part of the electron supply layer positioned between the first opening and the gate layer in plan view, and and a second insulating layer formed on the electron supply layer positioned between the gate layer and covering the gate layer and the gate electrode, wherein the second insulating layer is thicker than the first insulating layer. Constructed of a material with a small Young's modulus.
  • a nitride semiconductor device includes an electron transit layer made of a nitride semiconductor, and a nitride semiconductor formed on the electron transit layer and having a bandgap larger than that of the electron transit layer.
  • a gate layer formed on a portion of the electron supply layer and made of a nitride semiconductor containing an acceptor-type impurity; a gate electrode formed on the gate layer; and the electron supply layer , a passivation layer covering the gate layer and the gate electrode and having first and second openings, a drain electrode in contact with the electron supply layer through the first opening, and the second opening. and a source electrode in contact with the electron supply layer through the source electrode.
  • the gate layer is positioned between the first opening and the second opening.
  • the passivation layer includes a first portion formed on at least a portion of the electron supply layer located between the first opening and the gate layer in plan view, and a second opening and the gate in plan view. a second portion formed on the electron supply layer positioned between the electron supply layer, the second portion having a thickness less than the first portion.
  • electric field concentration can be suppressed by locally reducing the sheet carrier density of the two-dimensional electron gas.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the first embodiment.
  • 2 is a schematic plan view showing an exemplary formation pattern of the nitride semiconductor device of FIG. 1.
  • FIG. 3A to 3D are schematic cross-sectional views showing an exemplary manufacturing process of the nitride semiconductor device of FIG.
  • FIG. 4 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 5 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 6 is a schematic cross-sectional view showing a manufacturing process following FIG.
  • FIG. 7 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 8 is a schematic cross-sectional view showing a manufacturing process following FIG. FIG.
  • FIG. 9 is a schematic cross-sectional view showing a manufacturing process following FIG.
  • FIG. 10 is a schematic cross-sectional view showing the manufacturing process following FIG. 11A and 11B are schematic cross-sectional views showing the manufacturing process following FIG. 12A and 12B are schematic cross-sectional views showing the manufacturing process following FIG. 13 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. FIG. 14 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to Modification 2 of the first embodiment.
  • FIG. 15 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to Modification 3 of the first embodiment.
  • 16 is a schematic cross-sectional view of an exemplary nitride semiconductor device according to the second embodiment.
  • 17A and 17B are schematic cross-sectional views showing an exemplary manufacturing process of the nitride semiconductor device of FIG.
  • FIG. 18 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 19 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • FIG. 1 is a schematic cross-sectional view of an exemplary nitride semiconductor device 10 according to the first embodiment.
  • the nitride semiconductor device 10 may be, for example, a high electron mobility transistor (HEMT) using gallium nitride (GaN).
  • the nitride semiconductor device 10 includes a substrate 12, a buffer layer 14 formed on the substrate 12, an electron transit layer 16 formed on the buffer layer 14, and an electron supply layer 18 formed on the electron transit layer 16. including.
  • HEMT high electron mobility transistor
  • GaN gallium nitride
  • the substrate 12 can be made of silicon (Si), silicon carbide (SiC), GaN, sapphire, or other substrate material.
  • substrate 12 is a Si substrate.
  • the thickness of the substrate 12 can be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the Z direction of the mutually orthogonal XYZ axes shown in FIG. 1 is the direction orthogonal to the surface of the substrate 12 on which the device is formed.
  • the term "planar view" used in this specification refers to viewing the nitride semiconductor device 10 from above along the Z direction, unless otherwise explicitly stated.
  • the buffer layer 14 is located between the substrate 12 and the electron transit layer 16 and can be made of any material that can alleviate the lattice mismatch between the substrate 12 and the electron transit layer 16 .
  • the buffer layer 14 can include one or more nitride semiconductor layers, such as an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and graded layers having different aluminum (Al) compositions. At least one of the AlGaN layers may be included.
  • the buffer layer 14 may be formed by a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure. may be configured.
  • buffer layer 14 can include a first buffer layer that is an AlN layer formed on substrate 12 and a second buffer layer that is an AlGaN layer formed on the AlN layer.
  • the first buffer layer may be, for example, an AlN layer having a thickness of 200 nm
  • the second buffer layer may be, for example, a structure in which multiple AlGaN layers having a thickness of 100 nm are laminated.
  • an impurity may be introduced into a part of the buffer layer 14 to make it semi-insulating.
  • the impurity is, for example, carbon (C) or iron (Fe), and the impurity concentration can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 16 is composed of a nitride semiconductor, and may be, for example, a GaN layer.
  • the thickness of the electron transit layer 16 can be, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • an impurity may be introduced into a part of the electron transit layer 16 to make the electron transit layer 16 semi-insulating except for the surface layer region.
  • the impurity is, for example, C
  • the impurity concentration can be, for example, 1 ⁇ 10 19 cm ⁇ 3 or higher in peak concentration.
  • the electron transit layer 16 can include a plurality of GaN layers with different impurity concentrations, for example, a C-doped GaN layer and a non-doped GaN layer.
  • the C-doped GaN layer is formed on the buffer layer 14 and may have a thickness of 0.3 ⁇ m to 2 ⁇ m.
  • the C concentration in the C-doped GaN layer can be 9 ⁇ 10 18 cm ⁇ 3 or more and 9 ⁇ 10 19 cm ⁇ 3 or less.
  • the non-doped GaN layer is formed on the C-doped GaN layer and can have a thickness of 0.05 ⁇ m or more and 0.3 ⁇ m or less.
  • the non-doped GaN layer is in contact with the electron supply layer 18 .
  • the electron transit layer 16 includes a non-doped GaN layer with a thickness of 0.3 ⁇ m and a C-doped GaN layer with a thickness of 0.4 ⁇ m, and the C concentration in the C-doped GaN layer is about 5 ⁇ 10 19 cm ⁇ 3 .
  • the electron supply layer 18 is composed of a nitride semiconductor having a bandgap larger than that of the electron transit layer 16, and may be an AlGaN layer, for example. Since the bandgap increases as the Al composition increases, the electron supply layer 18, which is an AlGaN layer, has a larger bandgap than the electron transit layer 16, which is a GaN layer. In one example, the electron supply layer 18 is composed of Al x Ga 1-x N, where x is 0.1 ⁇ x ⁇ 0.4, more preferably 0.2 ⁇ x ⁇ 0.3. . The electron supply layer 18 may have a thickness of 5 nm or more and 20 nm or less. In one example, the electron supply layer 18 has a thickness of 8 nm or more.
  • the thickness may differ between the region of the electron supply layer 18 immediately below the gate layer 22 and the region other than that region. Specifically, in a region of the electron supply layer 18 other than the region immediately below the gate layer 22, the thickness of the gate layer 22 is reduced due to overetching when removing the p-type GaN layer that constitutes the gate layer 22. It may be thinner than the thickness of the area immediately below.
  • the electron supply layer 18 has a thickness of 10 nm or more in the region directly under the gate layer 22, and the thickness of the electron supply layer 18 in the region other than the region directly under the gate layer 22 in the electron supply layer 18 is 8 nm. Including the region where
  • the electron transit layer 16 and the electron supply layer 18 are composed of nitride semiconductors having lattice constants different from each other. Therefore, the nitride semiconductor (eg, GaN) forming the electron transit layer 16 and the nitride semiconductor (eg, AlGaN) forming the electron supply layer 18 form a lattice-mismatched junction. Due to the spontaneous polarization of the electron transit layer 16 and the electron supply layer 18 and the piezoelectric polarization caused by the stress applied to the heterojunction of the electron supply layer 18, the electrons in the vicinity of the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 are The energy level of the conduction band of the running layer 16 is lower than the Fermi level.
  • the nitride semiconductor eg, GaN
  • the nitride semiconductor eg, AlGaN
  • a two-dimensional electron gas (2DEG) 20 spreads in the electron transit layer 16 at a position near the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 (for example, a distance of several nm from the interface).
  • 2DEG two-dimensional electron gas
  • the nitride semiconductor device 10 covers the gate layer 22 formed on the electron supply layer 18, the gate electrode 24 formed on the gate layer 22, the electron supply layer 18, the gate layer 22, and the gate electrode 24. , a passivation layer 32 having a first opening 32A and a second opening 32B, a drain electrode 34 in contact with the electron supply layer 18 through the first opening 32A, and a drain electrode 34 in contact with the electron supply layer 18 through the second opening 32B. and a source electrode 36 that is connected to the source electrode 36 .
  • the gate layer 22 is formed on part of the electron supply layer 18 and is made of a nitride semiconductor containing acceptor-type impurities.
  • the gate layer 22 may be composed of any material having a smaller bandgap than the electron supply layer 18, for example an AlGaN layer.
  • the gate layer 22 is a GaN layer (p-type GaN layer) doped with acceptor-type impurities.
  • Acceptor-type impurities can include at least one of zinc (Zn), magnesium (Mg), and carbon (C).
  • the maximum concentration of acceptor-type impurities in the gate layer 22 is, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate layer 22 includes a bottom surface 22A in contact with the electron supply layer 18 and a top surface 22B opposite the bottom surface 22A.
  • Gate electrode 24 is formed on upper surface 22B of gate layer 22 .
  • Gate layer 22 may have a rectangular, trapezoidal, or ridge-shaped cross-section in the ZX plane in FIG.
  • the gate layer 22 includes a ridge portion 26 including an upper surface 22B on which the gate electrode 24 is formed, and a first extension portion 28 and a second extension portion 28 extending outward from the ridge portion 26 in plan view.
  • An extension 30 is included.
  • the ridge portion 26 includes a first ridge end portion 26A and a second ridge end portion 26B.
  • the first ridge end portion 26A is the end portion of the ridge portion 26 near the first opening 32A
  • the second ridge end portion 26B is the end portion of the ridge portion 26 near the second opening 32B.
  • the first extending portion 28 extends from the ridge portion 26 toward the first opening 32A in plan view.
  • the first extension 28 is adjacent to the first ridge end 26A. That is, the first extending portion 28 extends from the first ridge end portion 26A toward the first opening 32A in plan view.
  • the first extending portion 28 is separated from the first opening 32A.
  • the second extending portion 30 extends from the ridge portion 26 toward the second opening 32B in plan view.
  • the second extension 30 is adjacent to the second ridge end 26B. That is, the second extension portion 30 extends from the second ridge end portion 26B toward the second opening 32B in plan view.
  • the second extension portion 30 is separated from the second opening 32B.
  • the ridge portion 26 is between the first extension portion 28 and the second extension portion 30 and is formed integrally with the first extension portion 28 and the second extension portion 30 . Due to the presence of the first extension portion 28 and the second extension portion 30, the bottom surface 22A of the gate layer 22 may have a larger area than the top surface 22B.
  • the ridge portion 26 corresponds to a relatively thick portion of the gate layer 22 and can have a thickness of 80 nm or more and 150 nm or less.
  • the thickness of gate layer 22 may be determined by considering parameters including the gate threshold voltage. In one example, gate layer 22 has a thickness greater than 100 nm.
  • each of the first extension portion 28 and the second extension portion 30 is thinner than the ridge portion 26 .
  • Each of the first extension portion 28 and the second extension portion 30 may have different thickness depending on the position.
  • each of the first extension portion 28 and the second extension portion 30 includes a tapered portion having a thickness that gradually decreases with distance from the ridge portion 26 in the region adjacent to the ridge portion 26, A region more than a predetermined distance away from the ridge 26 includes a flat portion having a substantially constant thickness.
  • each of the first extension 28 and the second extension 30 may include only flat portions or only tapered portions.
  • substantially constant thickness means that the thickness is within a manufacturing variation (for example, 20%).
  • Each of the first extension portion 28 and the second extension portion 30 can have a thickness of 5 nm or more and 100 nm or less.
  • the flat portions of the first extension portion 28 and the second extension portion 30 excluding the tapered portion may have a thickness of 5 nm or more and 25 nm or less.
  • the first extension portion 28 may extend longer toward the outside of the ridge portion 26 than the second extension portion 30 in plan view. In that case, the flat portion of the first extension portion 28 is formed in a wider range than the flat portion of the second extension portion 30 .
  • the gate layer 22 may include only one of the first extension 28 and the second extension 30 in addition to the ridge 26 .
  • the gate layer 22 may include the ridge portion 26 and the first extension portion 28 without including the second extension portion 30 .
  • gate layer 22 may include ridge portion 26 and not first extension portion 28 and second extension portion 30 .
  • the gate electrode 24 is formed on the top surface 22B of the gate layer 22 . Since the ridge portion 26 includes the upper surface 22 ⁇ /b>B of the gate layer 22 , it can be said that the gate electrode 24 is formed on the ridge portion 26 of the gate layer 22 .
  • the gate electrode 24 is composed of one or more metal layers, one example being a titanium nitride (TiN) layer. Alternatively, the gate electrode 24 may be composed of a first metal layer made of Ti and a second metal layer made of TiN provided on the first metal layer. The thickness of the gate electrode 24 may be, for example, 50 nm or more and 200 nm or less. Gate electrode 24 may form a Schottky junction with gate layer 22 .
  • the passivation layer 32 covers the electron supply layer 18, the gate layer 22, and the gate electrode 24, and has a first opening 32A and a second opening 32B. Each of the first opening 32A and the second opening 32B of the passivation layer 32 is spaced apart from the gate layer 22, and the gate layer 22 is located between the first opening 32A and the second opening 32B. More specifically, the gate layer 22 may be located between the first opening 32A and the second opening 32B and closer to the second opening 32B than the first opening 32A.
  • the passivation layer 32 covers the top surface of the electron supply layer 18, the side and top surfaces 22B of the gate layer 22, and the side and top surfaces of the gate electrode 24, and thus has a non-flat surface.
  • the drain electrode 34 and the source electrode 36 can be composed of one or more metal layers (for example, a combination of Ti layer, TiN layer, Al layer, AlSiCu layer, and AlCu layer). At least part of the drain electrode 34 is filled in the first opening 32A. At least part of the source electrode 36 is filled in the second opening 32B. The drain electrode 34 and the source electrode 36 are in ohmic contact with the 2DEG immediately below the electron supply layer 18 through the first opening 32A and the second opening 32B, respectively.
  • the source electrode 36 includes a source contact portion 36A filled in the second opening 32B and a source field plate portion 36B covering the passivation layer 32.
  • the source field plate portion 36B is continuous with the source contact portion 36A and is formed integrally with the source contact portion 36A.
  • the source field plate portion 36B includes an end portion 36C positioned between the first opening 32A and the gate layer 22 in plan view.
  • Source field plate portion 36B extends along the surface of passivation layer 32 from source contact portion 36A to end portion 36C toward drain electrode 34 but is spaced from drain electrode 34 .
  • Source field plate portion 36B extends along the non-planar surface of passivation layer 32 and thus has a non-planar surface as well.
  • the source field plate portion 36B plays a role of alleviating electric field concentration in the vicinity of the edge of the gate electrode 24 at zero bias when no gate voltage is applied to the gate electrode 24 and when a drain voltage is applied to the drain electrode 34. play.
  • Passivation layer 32 may include a first insulating layer 38 and a second insulating layer 40 .
  • the first insulating layer 38 is formed on at least part of the electron supply layer 18 positioned between the first opening 32A and the gate layer 22 in plan view.
  • the second insulating layer 40 is formed on the electron supply layer 18 located between the second opening 32B and the gate layer 22 in plan view, and covers the gate layer 22 and the gate electrode 24 .
  • a portion of the second insulating layer 40 may be formed on at least a portion of the first insulating layer 38 .
  • first insulating layer 38 is completely covered by second insulating layer 40 so that second insulating layer 40 includes electron supply layer 18, gate layer 22, gate electrode 24, and It covers the first insulating layer 38 .
  • the first opening 32A of the passivation layer 32 is formed in a region where the passivation layer 32 includes both the first insulating layer 38 and the second insulating layer 40.
  • the second opening 32B of the passivation layer 32 is formed in a region where the passivation layer 32 includes only the second insulating layer 40 .
  • the second insulating layer 40 is made of a material having a Young's modulus smaller than that of the first insulating layer 38 .
  • Young's modulus also called longitudinal modulus, is a constant of proportionality that describes the relationship between coaxial strain and stress.
  • the Young's modulus of SiO2 is less than that of SiON, which is less than that of SiN. Therefore, for example, the first insulating layer 38 may contain SiN, and the second insulating layer 40 may contain either SiON or SiO 2 .
  • the first insulating layer 38 may be SiN, and the second insulating layer 40 may be SiON or SiO2 .
  • the first insulating layer 38 may comprise SiON and the second insulating layer 40 may comprise SiO2 .
  • first insulating layer 38 may be SiON and the second insulating layer 40 may be SiO2 .
  • first insulating layer 38 and the second insulating layer 40 may contain SiN formed under different deposition conditions.
  • second insulating layer 40 can be formed to have a lower Young's modulus than first insulating layer 38 .
  • the first insulating layer 38 and the second insulating layer 40 may be SiN formed under different film forming conditions.
  • the first insulating layer 38 has a first end portion 38A adjacent to the drain electrode 34 in the first opening 32A and a second end portion 38B located between the first opening 32A and the gate electrode 24 in plan view. can contain.
  • a first end portion 38A of the first insulating layer 38 is aligned with the first opening 32A of the passivation layer 32 in plan view, and forms at least a portion of the first opening 32A.
  • the first insulating layer 38 does not completely cover the gate layer 22, and covers only a portion of the first extension 28 of the gate layer 22 in the example shown in FIG.
  • the second end portion 38B is positioned on the first extension portion 28 such that a portion of the first insulating layer 38 is formed on a portion of the first extension portion 28 .
  • the distance between the second end portion 38B of the first insulating layer 38 and the ridge portion 26 of the gate layer 22 (that is, the distance between the second end portion 38B and the first ridge end portion 26A) is It may be 50 nm or more.
  • the first insulating layer 38 can have a thickness of 50 nm or more and 200 nm or less. In FIG. 1, for the sake of simplification, the first insulating layer 38 has a flat upper surface (has a smaller thickness on the first extension 28 than on the electron supply layer 18). ) is depicted. However, actually, the thickness of the first insulating layer 38 on the first extending portion 28 is substantially the same as the thickness of the first insulating layer 38 on the electron supply layer 18 .
  • the second end portion 38B located between the second end portion 38B of the first insulating layer 38 and the ridge portion 26 of the gate layer 22 (that is, between the second end portion 38B and the first ridge end portion 26A).
  • a part of the 1 extension 28 is directly covered with the second insulating layer 40 . Therefore, part of the second insulating layer 40 is formed on at least part of the first extension 28 .
  • the source field plate portion 36B is formed on the second insulating layer 40 covering the first insulating layer 38.
  • An end portion 36C of the source field plate portion 36B is located on the second insulating layer 40 and is separated from the drain electrode 34. As shown in FIG.
  • the second insulating layer 40 can have a thickness of 50 nm or more and 200 nm or less.
  • First insulating layer 38 may have a thickness less than second insulating layer 40 , may have a thickness greater than second insulating layer 40 , or may have a thickness greater than second insulating layer 40 . They may have approximately the same thickness.
  • the first insulating layer 38 is completely covered with the second insulating layer 40, so that in the region adjacent to the drain electrode 34 within the first opening 32A, the passivation layer 32 is not covered by the first insulating layer. It has the total thickness of the insulating layer 38 and the second insulating layer 40 .
  • the thickness of the passivation layer 32 corresponds to the thickness of the second insulating layer 40 in the region adjacent to the source contact portion 36A. Therefore, in the example shown in FIG. 1, regardless of the thicknesses of the first insulating layer 38 and the second insulating layer 40, the electron supply layer 18 in the region adjacent to the source contact portion 36A is relatively thicker than the passivation layer 32. covered by a thin layer.
  • the first insulating layer 38 has a relatively large Young's modulus. Therefore, in the region covered with the first insulating layer 38 , the electron supply layer 18 is subjected to relatively large stress from the first insulating layer 38 .
  • the 2DEG 20 generated in the electron transit layer 16 near the heterojunction interface between the electron transit layer 16 and the electron supply layer 18 increases due to the piezo effect as the stress applied to the electron supply layer 18 increases.
  • a high carrier density region such a region in the electron traveling layer 16 where the 2DEG 20 with a relatively high sheet carrier density is generated is called a high carrier density region.
  • a high carrier density region 42H is formed in the electron transit layer 16 under the first insulating layer 38.
  • an additional layer e.g., second insulating layer 40 in FIG. 1
  • the electron supply layer 18 is additionally stressed by that layer, The sheet carrier density of 2DEG 20 can be increased.
  • the second insulating layer 40 has a relatively small Young's modulus. Accordingly, a relatively small stress is applied to the electron supply layer 18 from the second insulating layer 40 in the region covered with the second insulating layer 40 and not covered with the first insulating layer 38 .
  • a region in the electron transit layer 16 where the 2DEG 20 with a relatively low sheet carrier density is generated is called a low carrier density region.
  • the first low carrier density region 42L1 is formed between the first ridge end 26A and the high carrier density region 42H in plan view, and the second ridge end in plan view.
  • a second low carrier density region 42L2 is formed between the portion 26B and the second opening 32B.
  • the 2DEG 20 is not formed in the electron transit layer 16 below the ridge portion 26 . That is, unless a voltage exceeding the threshold voltage is applied to the gate electrode 24, a region without the 2DEG 20 is formed between the first low carrier density region 42L1 and the second low carrier density region 42L2.
  • the gate layer 22 includes a first extension 28 and a second extension 30, which are the electron supply layer 18 and either the first insulating layer 38 or the second insulating layer. It is located between 40 and The first extension portion 28 and the second extension portion 30 are formed of p-type GaN layers, like the ridge portion 26 . Therefore, the sheet carrier density of the 2DEG 20 in the electron transit layer 16 below the first extension 28 and the second extension 30 is less than it would be if the first extension 28 and the second extension 30 were not present. It is thought that it will become lower. However, since the first extending portion 28 and the second extending portion 30 are thinner than the ridge portion 26, the influence of the 2DEG 20 in the electron traveling layer 16 thereunder on the sheet carrier density is relatively small.
  • the first insulating layer 38 and the second insulating layer 40 supply electrons via the first extending portion 28 or the second extending portion 30.
  • a stress is applied to layer 18 .
  • the first insulating layer 38 can apply a relatively large stress to the electron supply layer 18 and the second insulating layer 40 can apply a relatively small stress to the electron supply layer 18 .
  • the first low carrier density with different 2DEG sheet carrier densities in the electron transit layer 16 A region 42L1, a second low carrier density region 42L2, and a high carrier density region 42H can be formed.
  • electric field concentration can be reduced. can be effectively suppressed. As a result, it is possible to reduce leakage current when a high gate voltage is applied.
  • the nitride semiconductor device 10 having a maximum rated gate-source voltage of 8 V or more under positive bias and a maximum rated gate-source voltage of 4 V or more under negative bias.
  • FIG. 2 is a schematic plan view showing an exemplary formation pattern 100 of the nitride semiconductor device 10 of FIG. 1.
  • FIG. 2 constituent elements similar to those in FIG. 1 are given the same reference numerals.
  • the drain electrode 34, the source electrode 36, and the second insulating layer 40 are shown transparently so that the underlying components can be seen, and the outer edges of the drain electrode 34 and the source electrode 36 are indicated by two-dot chain lines. , and the outer edge of the second insulating layer 40 is drawn with a dashed line.
  • the formation pattern 100 includes active regions 102 that contribute to transistor operation and non-active regions 104 that do not contribute to transistor operation.
  • the active region 102 is the region through which current flows between the source and drain when a voltage is applied to the gate electrode 24 .
  • nitride semiconductor devices are continuously formed along the X direction.
  • Each of the nitride semiconductor devices shown in FIG. 2 corresponds to one nitride semiconductor device 10 shown in FIG. That is, the cross-sectional view shown in FIG. 1 shows that one nitride semiconductor device 10 (including the gate electrode 24 and associated drain and source electrodes 34 and 36) exists in the cross-section of the formation pattern 100 in the active region 102. Equivalent to an enlarged part where
  • the first insulating layer 38 is formed in a region relatively close to the drain electrode 34 in the first opening 32A in a plan view, but the source electrode 36 (that is, the source contact portion 36A) in the second opening 32B is formed in a region relatively close to the drain electrode 34 in the first opening 32A. It is not formed in relatively close regions. Since the first insulating layer 38 partially covers the first extension 28, the outer edge of the first extension 28 is shown in dashed lines in FIG.
  • 3 to 12 are schematic cross-sectional views showing exemplary manufacturing steps of nitride semiconductor device 10.
  • FIGS. 3 to 12 constituent elements similar to those in FIG. 1 are given the same reference numerals.
  • a buffer layer 14 an electron transit layer 16, an electron supply layer 18, and a nitride semiconductor layer 52 are sequentially formed on a substrate 12, which is, for example, a Si substrate. Including.
  • the buffer layer 14, the electron transit layer 16, the electron supply layer 18, and the nitride semiconductor layer 52 can be epitaxially grown using a metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • the buffer layer 14 is a multilayer buffer layer, and after an AlN layer (first buffer layer) is formed on the substrate 12, a graded AlGaN layer (second buffer layer) is formed on the AlN layer. buffer layer) is formed.
  • the graded AlGaN layer is formed, for example, by stacking three AlGaN layers with Al compositions of 75%, 50%, and 25% in order from the AlN layer.
  • a GaN layer is formed as the electron transit layer 16 on the buffer layer 14
  • an AlGaN layer is formed as the electron supply layer 18 on the electron transit layer 16 . Therefore, the electron supply layer 18 has a bandgap larger than that of the electron transit layer 16 .
  • nitride semiconductor layer 52 a GaN layer containing acceptor-type impurities is formed as the nitride semiconductor layer 52 on the electron supply layer 18 . Since the buffer layer 14, the electron transit layer 16, the electron supply layer 18, and the nitride semiconductor layer 52 are composed of nitride semiconductors having relatively close lattice constants, they can be continuously epitaxially grown.
  • FIG. 4 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the method for manufacturing nitride semiconductor device 10 further includes forming metal layer 54 on nitride semiconductor layer 52 .
  • the metal layer 54 is a TiN layer formed by sputtering.
  • FIG. 5 is a schematic cross-sectional view showing the manufacturing process following FIG. As shown in FIG. 5, the method for manufacturing nitride semiconductor device 10 further includes selectively removing metal layer 54 by lithography and etching to form gate electrode 24 .
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process following FIG. As shown in FIG. 6 , the method of manufacturing nitride semiconductor device 10 further includes patterning nitride semiconductor layer 52 by lithography and etching to form ridge portion 26 .
  • a mask (not shown) is formed to cover the top and side surfaces of the gate electrode 24, and the nitride semiconductor layer 52 is patterned by dry etching using this mask.
  • the nitride semiconductor layer 52 located under the mask remains after etching, forming the ridge portion 26 of the gate layer 22 of FIG.
  • the nitride semiconductor layer 52 not covered with the mask is etched to a predetermined depth.
  • the nitride semiconductor layer 52 has a thickness that gradually decreases with increasing distance from the ridge portion 26 in the region adjacent to the ridge portion 26, but is substantially constant in the region beyond the predetermined distance from the ridge portion 26. can be etched to have a thickness of
  • the patterning process shown in FIG. 6 may include multiple etching steps to obtain the desired pattern as described above, or the etching rate may be chosen to be slow in the vicinity of the structures covered by the mask. It may also include a single etching step with different conditions.
  • a SiN film that can be isotropically formed is used to form SiN films on and on both sides of the gate electrode 24, and then the nitride semiconductor layer 52 is selectively removed using the hard mask. By removing, the structure of FIG. 6 can also be obtained.
  • FIG. 7 is a schematic cross-sectional view showing the manufacturing process following FIG. As shown in FIG. 7, the method for manufacturing nitride semiconductor device 10 includes patterning nitride semiconductor layer 52 by lithography and etching to form first extension 28 and second extension 30. As shown in FIG. Including further.
  • a mask (not shown) is formed to cover the gate electrode 24, the ridge portion 26, and a portion of the nitride semiconductor layer 52 corresponding to the first extension portion 28 and the second extension portion 30, Using this mask, the nitride semiconductor layer 52 is patterned by dry etching.
  • FIG. 8 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the method of manufacturing nitride semiconductor device 10 includes forming first insulating layer 38 to cover the entire exposed surfaces of electron supply layer 18, gate layer 22, and gate electrode 24.
  • the first insulating layer 38 is a SiN layer formed by a low-pressure CVD (Low-Pressure Chemical Vapor Deposition: LPCVD) method.
  • LPCVD Low-Pressure Chemical Vapor Deposition
  • FIG. 9 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the method for manufacturing nitride semiconductor device 10 further includes selectively removing first insulating layer 38 by lithography and etching.
  • the first insulating layer 38 is part of the first extension 28 (portion near the ridge 26 ), the ridge 26 , the gate electrode 24 , the second extension 30 , and is adjacent to the second extension 30 . Areas of the electron supply layer 18 are selectively removed so as to be exposed.
  • the first insulating layer 38 remains on a portion of the first extension 28 and the electron supply layer 18 in the region adjacent to the first extension 28, and its end (the first The two end portions 38B) are located on the first extension portion 28.
  • FIG. 9 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the method for manufacturing nitride semiconductor device 10 further includes selectively removing first insulating layer 38 by lithography and etching.
  • the first insulating layer 38 is part of the first extension 28 (
  • FIG. 10 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a second insulating layer so as to cover the entire exposed surfaces of the electron supply layer 18, the gate layer 22, the gate electrode 24, and the first insulating layer 38. Further comprising forming 40 .
  • the second insulating layer 40 is a SiO 2 layer formed by plasma CVD.
  • the first insulating layer 38 and the second insulating layer 40 are collectively referred to as the passivation layer 32 .
  • FIG. 11 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the method for manufacturing nitride semiconductor device 10 further includes selectively removing passivation layer 32 by lithography and etching to form first opening 32A and second opening 32B.
  • First opening 32A and second opening 32B are formed such that gate layer 22 is positioned between first opening 32A and second opening 32B.
  • Gate layer 22 may be located closer to second opening 32B than to first opening 32A.
  • the first end 38A of the first insulating layer 38 described with reference to FIG. 1 forms part of the first opening 32A.
  • FIG. 12 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the manufacturing method of the nitride semiconductor device 10 includes filling the first opening 32A and the second opening 32B and covering the entire exposed surface of the passivation layer 32 (second insulating layer 40) with a metal. Further including forming a layer 56 .
  • metal layer 56 consists of a combination of multiple metal layers such as a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer.
  • the method of manufacturing the nitride semiconductor device 10 further includes selectively removing the metal layer 56 by lithography and etching to form the drain electrode 34 and the source electrode 36 shown in FIG.
  • the nitride semiconductor device 10 shown in FIG. 1 can be obtained.
  • nitride semiconductor device 10 of this embodiment Since gate layer 22 of nitride semiconductor device 10 contains acceptor-type impurities, the energy levels of electron transit layer 16 and electron supply layer 18 are raised. Therefore, when a voltage exceeding the threshold voltage is applied to the gate electrode 24, a channel is formed in the electron transit layer 16 by the 2DEG 20 and the source and the drain are electrically connected. A region of layer 16 underlying ridge 26 is not formed with 2DEG 20 . Thus, the normally-off operation of nitride semiconductor device 10 is realized.
  • the passivation layer 32 includes a first insulating layer 38 formed on at least a portion of the electron supply layer 18 located between the first opening 32A and the gate layer 22 in plan view, A second insulating layer 40 formed on the electron supply layer 18 located between the second opening 32B and the gate layer 22 in plan view and covering the gate layer 22 and the gate electrode 24, 40 is composed of a material having a Young's modulus smaller than that of the first insulating layer 38 .
  • a second insulating layer 40 having a lower Young's modulus provides a lower stress to the electron supply layer 18, so that the passivation layer 32 includes a second insulating layer 40 composed of a material having a relatively low Young's modulus.
  • a first low carrier density region 42L1 and a second low carrier density region 42L2 having a low sheet carrier density of the 2DEG 20 are formed. provided respectively.
  • electric field concentration that can occur near the ends of the ridge portion 26 can be suppressed, particularly when a negative bias is applied to the gate electrode 24 . Suppression of such electric field concentration leads to reduction of leakage current when a high gate voltage is applied, so that the maximum rated voltage between the gate and the source can be improved.
  • the on-resistance of the nitride semiconductor device 10 is excessively increased. can be suppressed.
  • the maximum rating of the gate-source voltage is improved in both positive bias and negative bias while maintaining a desired threshold voltage. can be done.
  • the nitride semiconductor device 10 of the first embodiment has the following advantages.
  • the passivation layer 32 includes a first insulating layer 38 formed on at least a portion of the electron supply layer 18 located between the first opening 32A and the gate layer 22 in plan view, and A second insulating layer 40 formed on the electron supply layer 18 located between the second opening 32B and the gate layer 22 and covering the gate layer 22 and the gate electrode 24, the second insulating layer 40 comprising: It is made of a material having a Young's modulus smaller than that of the first insulating layer 38 .
  • the passivation layer 32 includes the second insulating layer 40 made of a material having a relatively small Young's modulus, so stress applied to the electron supply layer 18 can be reduced. .
  • the sheet carrier density of the 2DEG 20 can be locally reduced to suppress electric field concentration.
  • a portion of the second insulating layer 40 may be formed on at least a portion of the first insulating layer 38 . According to this configuration, process damage to the electron supply layer 18 located between the gate layer 22 and the first opening 32A in plan view can be reduced.
  • the first insulating layer 38 contains SiN
  • the second insulating layer 40 contains either SiON or SiO 2 .
  • the stress applied to the electron supply layer 18 by the second insulating layer 40 can be made smaller than the stress applied to the electron supply layer 18 by the first insulating layer 38 .
  • the sheet carrier density of the 2DEG 20 generated below the electron supply layer 18 covered by the second insulating layer 40 and not covered by the first insulating layer 38 can be reduced.
  • the source electrode 36 includes a source contact portion 36A filled in the second opening 32B and a source field plate portion 36B covering the passivation layer 32.
  • the source field plate portion 36B is the gate electrode in plan view. 24 and the first opening 32A.
  • the gate layer 22 includes a ridge portion 26 including an upper surface 22B on which the gate electrode 24 is formed, and a first layer thinner than the ridge portion 26 and extending from the ridge portion 26 toward the first opening 32A in plan view. Extending portion 28 may be included.
  • the passivation layer 32 with high stress in the vicinity of the edge of the gate layer 22 can be avoided. This makes it possible to avoid unnecessary increases in the sheet carrier density of the 2DEG 20 at the edges of the gate layer 22 .
  • the area of the bottom surface 22A of the gate layer 22 can be increased by the first extending portion 28 as compared with the case where the gate layer 22 includes only the ridge portion 26 . As a result, the density of holes accumulated at the interface between the gate layer 22 and the electron supply layer 18 can be reduced, and the leakage current can be reduced.
  • the gate layer 22 may further include a second extending portion 30 that is thinner than the ridge portion 26 and extends from the ridge portion 26 toward the second opening 32B in plan view. According to this configuration, direct formation of the passivation layer 32 having a high stress in the vicinity of the edge of the gate layer 22 is avoided. This makes it possible to avoid unnecessary increases in the sheet carrier density of the 2DEG 20 at the edges of the gate layer 22 . Moreover, the area of the bottom surface 22A of the gate layer 22 can be increased by the second extension portion 30 as compared with the case where the gate layer 22 includes only the ridge portion 26 and the first extension portion 28 . As a result, the density of holes accumulated at the interface between the gate layer 22 and the electron supply layer 18 can be reduced, and the leakage current can be reduced.
  • the ridge portion 26 has a thickness greater than 100 nm, and each of the first extension portion 28 and the second extension portion 30 has a thickness of 5 nm or more and 100 nm or less.
  • Layer 18 may have a thickness of 8 nm or more.
  • a portion of the second insulating layer 40 may be formed on at least a portion of the first extension 28 .
  • the first insulating layer 38 includes a first end portion 38A adjacent to the drain electrode 34 in the first opening 32A and a second insulating layer 38A located between the first opening 32A and the gate electrode 24 in plan view.
  • the second end 38B may be located on the first extension 28 .
  • the distance between the second end portion 38B of the first insulating layer 38 and the ridge portion 26 of the gate layer 22 may be 50 nm or more in plan view.
  • FIG. 13 is a schematic cross-sectional view of an exemplary nitride semiconductor device 200 according to Modification 1 of the first embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 10 according to the first embodiment. Also, detailed descriptions of the same components as in the first embodiment are omitted.
  • the passivation layer 32 of the nitride semiconductor device 200 includes a first insulating layer 38 and a second insulating layer 202 .
  • the second insulating layer 202 is made of a material having a Young's modulus smaller than that of the first insulating layer 38 .
  • the second insulating layer 202 is formed on the electron supply layer 18 located between the second opening 32B and the gate layer 22 in plan view, and covers the gate layer 22 and the gate electrode 24 .
  • a portion of the second insulating layer 202 is formed on a portion of the first insulating layer 38 .
  • the second insulating layer 202 differs from the second insulating layer 40 shown in FIG. 1 in that it does not cover the entire surface of the first insulating layer 38 .
  • the first opening 32A of the passivation layer 32 is formed in a region where the passivation layer 32 includes only the first insulating layer 38.
  • the second opening 32B of the passivation layer 32 is formed in a region where the passivation layer 32 includes only the second insulating layer 202 .
  • the second insulating layer 202 does not cover the entire surface of the first insulating layer 38 and does not extend to the first opening 32A. Therefore, unlike the example shown in FIG. 1, the first opening 32A is formed by the first end 38A of the first insulating layer 38. As shown in FIG.
  • the second insulating layer 202 does not cover the entire surface of the first insulating layer 38, and a portion of the source field plate portion 36B directly covers a portion of the first insulating layer 38. Therefore, the end portion 36C of the source field plate portion 36B is located on the first insulating layer 38. As shown in FIG.
  • the passivation layer 32 between the source field plate portion 36B and the 2DEG 20 is thin, the depletion layer is more effectively extended from the source field plate portion 36B to the 2DEG 20, causing current collapse. can be suppressed.
  • the arrangement of the first insulating layer 38 and the range of the high carrier density region 42H in this modified example are the same as in the first embodiment.
  • the stress applied to the electron supply layer 18 under the first insulating layer 38 is the same as that of the first embodiment. It may be smaller than the case.
  • the second insulating layer 202 is made of a material having a Young's modulus smaller than that of the first insulating layer 38, the sheet carrier density of the 2DEG 20 in the high carrier density region 42H of the electron transit layer 16 is the first low. It is still high compared to the carrier density region 42L1 and the second low carrier density region 42L2.
  • FIG. 14 is a schematic cross-sectional view of an exemplary nitride semiconductor device 300 according to Modification 2 of the first embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 10 according to the first embodiment. Also, detailed descriptions of the same components as in the first embodiment are omitted.
  • the passivation layer 32 of the nitride semiconductor device 300 includes a first insulating layer 302 and a second insulating layer 40.
  • the second insulating layer 40 is made of a material having a Young's modulus smaller than that of the first insulating layer 302 .
  • the first insulating layer 302 is formed on at least part of the electron supply layer 18 positioned between the first opening 32A and the gate layer 22 in plan view.
  • the first opening 32A of the passivation layer 32 is formed in a region where the passivation layer 32 includes both the first insulating layer 302 and the second insulating layer 40.
  • the second opening 32B of the passivation layer 32 is formed in a region where the passivation layer 32 includes only the second insulating layer 40 .
  • the first insulating layer 302 can include a first end 302A adjacent to the drain electrode 34 within the first opening 32A and a second end 302B located above the gate electrode 24. As shown in FIG. Thus, unlike the example shown in FIG. 1, the first insulating layer 302 at least partially covers the gate electrode 24 . Even in this case, the electron supply layer 18 and the second extending portion 30 located between the second opening 32B and the gate layer 22 in plan view are the second insulating layer made of a material having a relatively small Young's modulus. 40, electric field concentration in the vicinity of the second ridge end portion 26B can be suppressed.
  • the electron supply layer 18 and the first extending portion 28 located between the first opening 32A and the gate layer 22 in plan view are covered with the first insulating layer 302 .
  • the high carrier density region 304H in which the sheet carrier density of the 2DEG 20 generated in the electron transit layer 16 is relatively high is widened compared to the first embodiment, and as a result, the ON resistance of the nitride semiconductor device 300 is reduced. can be reduced.
  • this modification having a relatively wide high carrier density region 304H, there is a low carrier density region 304L corresponding to the second low carrier density region 42L2 shown in FIG. A region corresponding to the first low carrier density region 42L1 does not exist.
  • the passivation layer 32 near the first ridge end portion 26A has sufficient resistance to electric field concentration, the on-resistance is low and the electric field concentration near the second ridge end portion 26B is reduced. can be compatible with suppression.
  • FIG. 15 is a schematic cross-sectional view of an exemplary nitride semiconductor device 400 according to Modification 3 of the first embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 300 according to Modification 2. As shown in FIG. In addition, detailed descriptions of the same components as in Modification 2 will be omitted.
  • a nitride semiconductor device 400 includes a gate layer 402 .
  • Gate layer 402 includes a bottom surface 402A contacting electron supply layer 18 and a top surface 402B opposite bottom surface 402A.
  • the gate layer 402 includes a ridge portion 26 including an upper surface 402B on which the gate electrode 24 is formed, and a first extension portion 28 that is thinner than the ridge portion 26 and extends from the ridge portion 26 toward the first opening 32A in plan view. contains.
  • the gate layer 402 does not include the second extension 30 unlike the gate layer 22 in the example shown in FIG. According to this configuration, in addition to obtaining the same advantages as in Modification 2, it becomes easy to adjust the distance between the source contact portion 36A and the gate layer 402 to a desired value, and the yield increases. improves.
  • FIG. 16 is a schematic cross-sectional view of an exemplary nitride semiconductor device 500 according to the second embodiment.
  • the same reference numerals are assigned to the same components as those of the nitride semiconductor device 10 according to the first embodiment. Also, detailed descriptions of the same components as in the first embodiment are omitted.
  • a nitride semiconductor device 500 of the second embodiment includes a passivation layer 502 covering the electron supply layer 18, the gate layer 22, and the gate electrode 24 and having a first opening 502A and a second opening 502B.
  • Passivation layer 502 differs from passivation layer 32 shown in FIG. 1 in that it is composed of a single insulating layer.
  • the passivation layer 502 covers the top surface of the electron supply layer 18, the side surfaces and top surface 22B of the gate layer 22, and the side surfaces and top surface of the gate electrode 24, and thus has a non-flat surface.
  • the gate layer 22 and the gate electrode 24 do not exist in the regions near the first opening 502A and the second opening 502B, and the passivation layer 502 directly formed on the electron supply layer 18 has a substantially flat surface.
  • the passivation layer 502 includes a first portion 504 formed on at least a portion of the electron supply layer 18 located between the first opening 502A and the gate layer 22 in plan view, and a second opening 502B and the gate layer 22 in plan view. and a second portion 506 formed on the electron supply layer 18 between the layer 22 , the second portion 506 having a thickness less than the first portion 504 .
  • a first portion 504 of the passivation layer 502 is adjacent to the drain electrode 34 in the first opening 502A and corresponds to a flat portion of the passivation layer 502 having a substantially constant thickness T1.
  • a second portion 506 of passivation layer 502 is adjacent to source electrode 36 (i.e., source contact portion 36A) in second opening 502B and planarizes passivation layer 502 having a substantially constant thickness T2 less than T1. corresponds to the part Therefore, in the example shown in FIG. 16, the electron supply layer 18 in the region adjacent to the drain electrode 34 is covered by the relatively thick first portion 504 of the passivation layer 502, and the electron supply layer 18 in the region adjacent to the source contact portion 36A is covered. Supply layer 18 is covered by a relatively thin second portion 506 of passivation layer 502 .
  • the thickness T1 of the first portion 504 may be between 100 nm and 400 nm, and the thickness T2 of the second portion 506 may be between 50 nm and 200 nm, where T1>T2.
  • a portion of the first extension 28 of the gate layer 22 near the drain electrode 34 is covered with a relatively thick portion of the passivation layer 502 having approximately the same thickness as the first portion 504 .
  • the remaining portion of the first extension portion 28 of the gate layer 22 (the portion near the first ridge end portion 26A) is formed by a relatively thin portion of the passivation layer 502 having substantially the same thickness as the second portion 506. covered. Therefore, there is a position on the first extension 28 where the thickness of the passivation layer 502 abruptly changes between T1 and T2.
  • a relatively thin portion of the passivation layer 502 having approximately the same thickness as the second portion 506 also covers the gate electrode 24, the ridge portion 26, and the second extension portion 30, and is continuous with the second portion 506. doing.
  • a relatively large stress is applied to the electron supply layer 18 from the passivation layer 502 in the region covered by the relatively thick portion of the passivation layer 502 , including the first portion 504 .
  • a high carrier density region 508H is formed in the electron transit layer 16 below the relatively thick portion of the passivation layer 502 .
  • the electron supply layer 18 is under a relatively small stress from the passivation layer 502 in the region covered by the relatively thin portion of the passivation layer 502 , including the second portion 506 .
  • a first low carrier density region 508L1 is formed between the first ridge end portion 26A and the high carrier density region 508H in plan view.
  • a second low carrier density region 508L2 is formed between the two ridge end portion 26B and the second opening 502B.
  • the 2DEG 20 is not formed in the electron transit layer 16 below the ridge portion 26 . That is, unless a voltage exceeding the threshold voltage is applied to the gate electrode 24, a region without the 2DEG 20 is formed between the first low carrier density region 508L1 and the second low carrier density region 508L2.
  • the gate layer 22 includes a first extension 28 and a second extension 30, which are located between the electron supply layer 18 and the passivation layer 502. there is
  • the first extension portion 28 and the second extension portion 30 are formed of p-type GaN layers, like the ridge portion 26 . Therefore, the sheet carrier density of the 2DEG 20 in the electron transit layer 16 below the first extension 28 and the second extension 30 is less than it would be if the first extension 28 and the second extension 30 were not present. It is thought that it will become lower. However, since the first extending portion 28 and the second extending portion 30 are thinner than the ridge portion 26, the influence of the 2DEG 20 in the electron traveling layer 16 thereunder on the sheet carrier density is relatively small.
  • the passivation layer 502 applies stress to the electron supply layer 18 via the first extension 28 or the second extension 30 . Even in this case, relatively thick portions of passivation layer 502 apply relatively high stress to electron supply layer 18, and relatively thin portions of passivation layer 502 apply relatively low stress to the electron supply layer. 18 can be applied.
  • a first low carrier density region 508L1, a second low carrier density region 508L2, and and a high carrier density region 508H can be formed.
  • electric field concentration is reduced.
  • the nitride semiconductor device 500 having a maximum rated gate-source voltage of 8 V or more under positive bias and a maximum rated gate-source voltage of 4 V or more under negative bias.
  • FIGS. 17 to 19 are schematic cross-sectional views showing exemplary manufacturing steps of the nitride semiconductor device 500.
  • FIG. 17 to 19 constituent elements similar to those in FIG. 16 are given the same reference numerals.
  • the manufacturing method of the nitride semiconductor device 500 includes manufacturing steps similar to the manufacturing steps of the nitride semiconductor device 10 shown in FIGS. 3 to 7 and manufacturing steps shown in FIGS. 17 to 19 subsequent to FIG.
  • the method of manufacturing nitride semiconductor device 500 further includes forming passivation layer 502 to cover the entire exposed surfaces of electron supply layer 18 , gate layer 22 , and gate electrode 24 .
  • the passivation layer 502 is a SiN layer formed by a low-pressure CVD (Low-Pressure Chemical Vapor Deposition: LPCVD) method.
  • the passivation layer 502 may be a SiO2 layer formed by plasma CVD.
  • FIG. 18 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • a method for manufacturing a nitride semiconductor device 500 includes patterning a passivation layer 502 by lithography and etching to include a first portion 504 having a thickness T1 and a second portion 506 having a thickness T2. further comprising selectively removing passivation layer 502 to form first opening 502A and second opening 502B.
  • a mask is formed over the portion of passivation layer 502 corresponding to first portion 504 and is used to etch a portion of passivation layer 502 to a second thickness T2 having a thickness T2 less than T1. Two parts 506 are formed.
  • the passivation layer 502 is then selectively removed to form a first opening 502A and a second opening 502B such that the gate layer 22 is located between the first opening 502A and the second opening 502B.
  • Gate layer 22 may be located closer to second opening 502B than to first opening 502A.
  • FIG. 19 is a schematic cross-sectional view showing the manufacturing process following FIG.
  • the method of manufacturing nitride semiconductor device 500 includes forming a metal layer 550 that fills first opening 502A and second opening 502B and covers the entire exposed surface of passivation layer 502.
  • metal layer 550 includes at least one of a Ti layer, a TiN layer, an Al layer, a Cu layer, and an AlCu layer.
  • the method of manufacturing the nitride semiconductor device 500 further includes selectively removing the metal layer 550 by lithography and etching to form the drain electrode 34 and the source electrode 36 shown in FIG.
  • nitride semiconductor device 500 shown in FIG. 16 can be obtained.
  • the passivation layer 502 includes a first portion 504 formed on at least a portion of the electron supply layer 18 located between the first opening 502A and the gate layer 22 in plan view, and a second portion 506 formed on the electron supply layer 18 located between the second opening 502B and the gate layer 22, the second portion 506 having a smaller thickness than the first portion 504. doing.
  • a passivation layer 502 having a smaller thickness provides less stress to the electron supply layer 18, so that the passivation layer 502 includes a second portion 506 having a relatively small thickness.
  • the stress applied to 18 can be locally reduced to reduce the sheet carrier density of 2DEG 20 .
  • a first low carrier density region 508L1 and a second low carrier density region 508L2 having a low sheet carrier density of the 2DEG 20 are formed in the vicinity of the first ridge end portion 26A and the second ridge end portion 26B where electric field concentration tends to occur. provided respectively.
  • electric field concentration that can occur near the ends of the ridge portion 26 can be suppressed, particularly when a negative bias is applied to the gate electrode 24 . Suppression of such electric field concentration leads to reduction of leakage current when a high gate voltage is applied, so that the maximum rated voltage between the gate and the source can be improved.
  • the on-resistance of the nitride semiconductor device 500 is excessively increased. can be suppressed.
  • the maximum rating of the gate-source voltage is improved in both positive bias and negative bias while maintaining a desired threshold voltage. can be done.
  • the nitride semiconductor device 500 of the second embodiment has the following advantages.
  • the passivation layer 502 includes a first portion 504 formed on at least a portion of the electron supply layer 18 located between the first opening 502A and the gate layer 22 in plan view, 2 opening 502B and a second portion 506 formed on the electron supply layer 18 located between the gate layer 22, the second portion 506 having a thickness less than the first portion 504. .
  • the passivation layer 502 includes the second portion 506 having a relatively small thickness, so stress applied to the electron supply layer 18 can be reduced. As a result, the sheet carrier density of the 2DEG 20 can be locally reduced to suppress electric field concentration.
  • the electric field concentration near the first ridge end portion 26A is suppressed as the sheet carrier density of the 2DEG 20 in the electron transit layer 16 positioned between the first opening 32A and the gate layer 22 in plan view becomes lower. Also, the electric field concentration near the second ridge end portion 26B is suppressed as the sheet carrier density of the 2DEG 20 in the electron transit layer 16 located between the second opening 32B and the gate layer 22 in plan view becomes lower.
  • the first insulating layer 38 and the second insulating layer 40 are different in at least one of thickness and material, so that the sheet carrier density of the 2DEG 20 in the electron transit layer 16 is , can be different between the area near the first opening 32A and the area near the second opening 32B.
  • the sheet carrier density of the 2DEG 20 is reduced in a region near one side of the first ridge end portion 26A and the second ridge end portion 26B, in which leak current is more likely to occur, and the electric field is generated. Concentration can be suppressed.
  • the second insulating layer 40 may have a smaller thickness than the first insulating layer 38 . • In the first embodiment, additionally or alternatively, the second insulating layer 40 may have a smaller coefficient of thermal expansion than the first insulating layer 38 .
  • the 1st part 504 and the 2nd part 506 of the passivation layer 502 may be comprised with a different insulating layer.
  • the first portion 504 may consist of a SiN layer and the second portion 506 may consist of a SiO 2 layer.
  • the first portion 504 may consist of the SiO2 layer and the SiN layer, and the second portion 506 may consist of the SiO2 layer.
  • the gate electrode 24 is illustrated as being formed on a portion of the top surface 22B of the gate layer 22, the gate electrode 24 may be formed to cover the entire top surface 22B of the gate layer 22. .
  • the term “on” as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “a first layer is formed over a second layer” means that in some embodiments the first layer may be disposed directly on the second layer in contact with the second layer, but in other implementations The configuration contemplates that the first layer may be positioned above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first and second layers.
  • the structure in which the electron supply layer 18 is formed on the electron transit layer 16 is a structure in which an intermediate layer is positioned between the electron supply layer 18 and the electron transit layer 16 in order to form the 2DEG 20 stably. may contain
  • the Z direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the Z directions "top” and “bottom” described herein are the vertical directions “top” and “bottom”. is not limited to
  • the X direction may be vertical, or the Y axis direction may be vertical.
  • the passivation layer (32) comprises: a first insulating layer (38) formed on at least part of
  • the passivation layer (32) comprises: a first insulating layer (38) formed on at least part of
  • the first insulating layer (38) and the second insulating layer (40) are SiN formed under different film forming conditions. 5.
  • the source electrode (36) includes a source contact portion (36A) filled in the second opening (32B) and a source field plate portion (36B) covering the passivation layer (32), the source field plate 8.
  • the portion (36B) according to any one of Appendices 1 to 7, wherein the portion (36B) includes an end portion (36C) positioned between the gate electrode (24) and the first opening (32A) in plan view. nitride semiconductor device.
  • the gate layer (22) comprises: a ridge portion (26) including an upper surface (22B) on which the gate electrode (24) is formed; and a first extension portion (28) that is thinner than the ridge portion (26) and extends from the ridge portion (26) toward the first opening (32A) in plan view.
  • the nitride semiconductor device according to any one of the above.
  • the gate layer (22) comprises: A second extension portion (30) thinner than the ridge portion (26) and extending from the ridge portion (26) toward the second opening (32B) in plan view
  • the ridge portion (26) has a thickness greater than 100 nm, and each of the first extension portion (28) and the second extension portion (30) has a thickness of 5 nm or more and 100 nm or less.
  • the nitride semiconductor device according to appendix 10 wherein the electron supply layer (18) has a thickness of 8 nm or more.
  • Appendix 12 The nitride semiconductor according to any one of Appendices 9 to 11, wherein part of the second insulating layer (40) is formed on at least part of the first extension (28). Device.
  • the first insulating layer (38) has a first end (38A) adjacent to the drain electrode (34) in the first opening (32A) and, in plan view, the first opening (32A) and the gate. and a second end (38B) located between the electrode (24), wherein the second end (38B) is located on the first extension (28). 13.
  • the nitride semiconductor device according to any one of 12.
  • a portion of the source field plate portion (36B) directly covers a portion of the first insulating layer (38), and an end portion (36C) of the source field plate portion (36B) is the first insulating layer (36C).
  • the first insulating layer (302) has a first end (302A) adjacent to the drain electrode (34) in the first opening (32A) and a second end overlying the gate electrode (24). 12.
  • the passivation layer (502) comprises: a first portion (504) formed on at least a portion of the first opening (502A); a source electrode (36) in contact with the electron supply layer through the second opening (502B); the gate layer (22) is located between the first opening (502A) and the second opening (502B);
  • the passivation layer (502) comprises: a first portion (504) formed on at least a portion of the
  • Appendix 19 19. The nitride according to any one of Appendices 1 to 18, wherein the maximum rated gate-source voltage under positive bias is 8 V or more and the maximum rated gate-source voltage under negative bias is 4 V or more. semiconductor device.
  • the electron transit layer (16) is GaN
  • the electron supply layer (18) is Al x Ga 1-x N with 0.2 ⁇ x ⁇ 0.3
  • the gate layer (22) is GaN doped with at least one of Mg and Zn; 20.

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Abstract

窒化物半導体装置（１０）は、電子供給層（１８）、ゲート層（２２）、およびゲート電極（２４）を覆うとともに、第１開口（３２Ａ）および第２開口（３２Ｂ）を有するパッシベーション層（３２）を備えている。パッシベーション層（３２）は、平面視で第１開口（３２Ａ）とゲート層（２２）との間に位置する電子供給層（１８）の少なくとも一部上に形成された第１絶縁層（３８）と、平面視で第２開口（３２Ｂ）とゲート層（２２）との間に位置する電子供給層（１８）上に形成されるとともに、ゲート層（２２）およびゲート電極（２４）を覆う第２絶縁層（４０）とを含み、第２絶縁層（４０）は、第１絶縁層（３８）よりも小さいヤング率を有する材料によって構成されている。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴをパワーデバイスに適用する場合、フェールセーフの観点から、ゼロバイアス時にソース－ドレイン間の電流経路（チャネル）を遮断するノーマリーオフ動作が求められる。特許文献１には、ノーマリーオフ型の窒化物半導体ＨＥＭＴが開示されている。
　特許文献１に記載されたＨＥＭＴは、窒化ガリウム（ＧａＮ）層によって構成された電子走行層と、窒化アルミニウムガリウム（ＡｌＧａＮ）層によって構成された電子供給層とを含む。ＨＥＭＴのチャネルは、電子走行層と電子供給層との間のヘテロ接合界面付近において電子走行層中に生じた二次元電子ガス（２ＤＥＧ）により形成される。特許文献１は、ゲート電極の下にアクセプタ型不純物を含むＧａＮ層（ｐ型ＧａＮ層）を設けることによって、２ＤＥＧにより形成されるチャネルを遮断し、その結果、ノーマリーオフ動作を実現することを開示している。
特開２０１７－７３５０６号公報
　上記のようなｐ型ＧａＮ層を用いる窒化物半導体ＨＥＭＴにおいて、ｐ型ＧａＮ層の厚さを増加させることは、正バイアス時のゲート・ソース間電圧の最大定格を向上させ得るものの、ゲート閾値電圧の増加につながる可能性がある。正バイアス時のゲート・ソース間電圧の最大定格を向上させつつ所望の閾値電圧を得るためには、ｐ型ＧａＮ層によって２ＤＥＧが空乏化される領域において、２ＤＥＧの発生領域の伝導帯エネルギーバンドが低下しないような電子供給層のバンドギャップ設計が必要になる。
　しかしながら、ゲート閾値電圧の不要な増加を抑制する電子供給層のバンドギャップ設計は、ｐ型ＧａＮ層による２ＤＥＧが空乏化される領域以外の領域において、２ＤＥＧのシートキャリア密度を増加させることに繋がるため、シートキャリア密度の高い２ＤＥＧを含む領域の端部近傍では、電界集中が生じる可能性がある。このような電界集中はリーク電流の増加を引き起こし、その結果、特に負バイアス時におけるゲート・ソース間電圧の最大定格の低下を招く懸念がある。
　本開示の一態様による窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、前記ゲート層上に形成されたゲート電極と、前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口および第２開口を有するパッシベーション層と、前記第１開口を介して前記電子供給層に接しているドレイン電極と、前記第２開口を介して前記電子供給層に接しているソース電極とを備えている。前記ゲート層は、前記第１開口と前記第２開口との間に位置している。前記パッシベーション層は、平面視で前記第１開口と前記ゲート層との間に位置する前記電子供給層の少なくとも一部上に形成された第１絶縁層と、平面視で前記第２開口と前記ゲート層との間に位置する前記電子供給層上に形成されるとともに、前記ゲート層および前記ゲート電極を覆う第２絶縁層とを含み、前記第２絶縁層は、前記第１絶縁層よりも小さいヤング率を有する材料によって構成されている。
　本開示の一態様による窒化物半導体装置は、窒化物半導体によって構成された電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、前記電子供給層の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、前記ゲート層上に形成されたゲート電極と、前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口および第２開口を有するパッシベーション層と、前記第１開口を介して前記電子供給層に接しているドレイン電極と、前記第２開口を介して前記電子供給層に接しているソース電極とを備えている。前記ゲート層は、前記第１開口と前記第２開口との間に位置している。前記パッシベーション層は、平面視で前記第１開口と前記ゲート層との間に位置する前記電子供給層の少なくとも一部上に形成された第１部分と、平面視で前記第２開口と前記ゲート層との間に位置する前記電子供給層上に形成された第２部分とを含み、前記第２部分は、前記第１部分よりも小さい厚さを有している。
　本開示の窒化物半導体装置によれば、二次元電子ガスのシートキャリア密度を局所的に低減することにより、電界集中を抑制することができる。
図１は、第１実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図２は、図１の窒化物半導体装置の例示的な形成パターンを示す概略平面図である。 図３は、図１の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図４は、図３に続く製造工程を示す概略断面図である。 図５は、図４に続く製造工程を示す概略断面図である。 図６は、図５に続く製造工程を示す概略断面図である。 図７は、図６に続く製造工程を示す概略断面図である。 図８は、図７に続く製造工程を示す概略断面図である。 図９は、図８に続く製造工程を示す概略断面図である。 図１０は、図９に続く製造工程を示す概略断面図である。 図１１は、図１０に続く製造工程を示す概略断面図である。 図１２は、図１１に続く製造工程を示す概略断面図である。 図１３は、第１実施形態の変更例１に係る例示的な窒化物半導体装置の概略断面図である。 図１４は、第１実施形態の変更例２に係る例示的な窒化物半導体装置の概略断面図である。 図１５は、第１実施形態の変更例３に係る例示的な窒化物半導体装置の概略断面図である。 図１６は、第２実施形態に係る例示的な窒化物半導体装置の概略断面図である。 図１７は、図１６の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図１８は、図１７に続く製造工程を示す概略断面図である。 図１９は、図１８に続く製造工程を示す概略断面図である。
　以下、添付図面を参照して本開示の窒化物半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［第１実施形態］
　図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。窒化物半導体装置１０は、例えば、窒化ガリウム（ＧａＮ）を用いた高電子移動度トランジスタ（ＨＥＭＴ）であってよい。窒化物半導体装置１０は、基板１２と、基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。
　基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成することができる。一例では、基板１２は、Ｓｉ基板である。基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。図１に示される互いに直交するＸＹＺ軸のＺ方向は、デバイスが形成される基板１２の面と直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ方向に沿って上方から窒化物半導体装置１０を視ることをいう。
　バッファ層１４は、基板１２と電子走行層１６との間に位置し、基板１２と電子走行層１６との間の格子不整合を緩和することができる任意の材料によって構成され得る。また、バッファ層１４は、１つまたは複数の窒化物半導体層を含むことができ、例えば、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含んでもよい。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されてもよい。
　一例において、バッファ層１４は、基板１２上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層上に形成されたＡｌＧａＮ層である第２バッファ層を含むことができる。第１バッファ層は、例えば、２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は、例えば、１００ｎｍの厚さを有するＡｌＧａＮ層を複数積層した構造であってよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
　電子走行層１６は、窒化物半導体によって構成されており、例えば、ＧａＮ層であってよい。電子走行層１６の厚さは、例えば、０．５μｍ以上２μｍ以下とすることができる。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は、例えばＣであり、不純物の濃度は、例えばピーク濃度で１×１０１９ｃｍ－３以上とすることができる。すなわち、電子走行層１６は、不純物濃度の異なる複数のＧａＮ層、一例では、ＣドープＧａＮ層と、ノンドープＧａＮ層とを含むことができる。この場合、ＣドープＧａＮ層は、バッファ層１４上に形成され、０．３μｍ以上２μｍ以下の厚さを有することができる。ＣドープＧａＮ層中のＣ濃度は、９×１０１８ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。ノンドープＧａＮ層は、ＣドープＧａＮ層上に形成され、０．０５μｍ以上０．３μｍ以下の厚さを有することができる。ノンドープＧａＮ層は、電子供給層１８と接している。一例では、電子走行層１６は、厚さ０．３μｍのノンドープＧａＮ層と、厚さ０．４μｍのＣドープＧａＮ層とを含んでおり、ＣドープＧａＮ層中のＣ濃度は約５×１０１９ｃｍ－３である。
　電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えば、ＡｌＧａＮ層であってよい。Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。一例においては、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは、０．２＜ｘ＜０．３である。電子供給層１８は、５ｎｍ以上２０ｎｍ以下の厚さを有することができる。一例では、電子供給層１８は、８ｎｍ以上の厚さを有している。より詳細には、電子供給層１８では、電子供給層１８のうちゲート層２２直下の領域と、その領域以外の領域とにおいて厚さが異なる場合がある。具体的には、電子供給層１８のうちゲート層２２直下の領域以外の領域では、ゲート層２２を構成するｐ型ＧａＮ層を除去する際のオーバーエッチングに起因して、厚さがゲート層２２直下の領域の厚さよりも薄くなる場合がある。一例では、電子供給層１８のうちゲート層２２直下の領域の厚さは１０ｎｍ以上であり、電子供給層１８のうちゲート層２２直下の領域以外の領域では、電子供給層１８の厚さが８ｎｍとなる領域を含む。
　電子走行層１６と電子供給層１８とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは格子不整合系の接合になっている。電子走行層１６および電子供給層１８の自発分極と、電子供給層１８のヘテロ接合部が受ける応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８とのヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。なお、電子供給層１８のＡｌ組成および厚さのうちの少なくとも一方を増加させることにより、電子走行層１６に生成される２ＤＥＧのシートキャリア密度を増加させることができる。
　窒化物半導体装置１０は、電子供給層１８上に形成されたゲート層２２と、ゲート層２２上に形成されたゲート電極２４と、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口３２Ａおよび第２開口３２Ｂを有するパッシベーション層３２と、第１開口３２Ａを介して電子供給層１８に接しているドレイン電極３４と、第２開口３２Ｂを介して電子供給層１８に接しているソース電極３６とをさらに含む。
　ゲート層２２は、電子供給層１８の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２２は、例えばＡｌＧａＮ層である電子供給層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。一例では、ゲート層２２は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含むことができる。ゲート層２２中のアクセプタ型不純物の最大濃度は、一例では、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　ゲート層２２は、電子供給層１８に接している底面２２Ａと、底面２２Ａの反対側の上面２２Ｂとを含む。ゲート電極２４は、ゲート層２２の上面２２Ｂに形成される。ゲート層２２は、図１におけるＺＸ平面において、矩形状、台形状、またはリッジ状の断面を有することができる。
　図１に示す例においては、ゲート層２２は、ゲート電極２４が形成される上面２２Ｂを含むリッジ部２６と、平面視でリッジ部２６の外側に向けて延びる第１延在部２８および第２延在部３０を含んでいる。
　リッジ部２６は、第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂを含んでいる。第１リッジ端部２６Ａは、リッジ部２６のうち、第１開口３２Ａに近い端部であり、第２リッジ端部２６Ｂは、リッジ部２６のうち、第２開口３２Ｂに近い端部である。
　第１延在部２８は、平面視でリッジ部２６から第１開口３２Ａに向けて延びている。第１延在部２８は、第１リッジ端部２６Ａに隣接している。すなわち、第１延在部２８は、平面視で第１リッジ端部２６Ａから第１開口３２Ａに向けて延びている。第１延在部２８は、第１開口３２Ａからは離間されている。
　第２延在部３０は、平面視でリッジ部２６から第２開口３２Ｂに向けて延びている。第２延在部３０は、第２リッジ端部２６Ｂに隣接している。すなわち、第２延在部３０は、平面視で第２リッジ端部２６Ｂから第２開口３２Ｂに向けて延びている。第２延在部３０は、第２開口３２Ｂからは離間されている。
　リッジ部２６は、第１延在部２８と第２延在部３０との間にあり、第１延在部２８および第２延在部３０と一体に形成されている。第１延在部２８および第２延在部３０の存在により、ゲート層２２の底面２２Ａは、上面２２Ｂよりも大きな面積を有していてもよい。
　リッジ部２６は、ゲート層２２の比較的厚い部分に相当し、８０ｎｍ以上１５０ｎｍ以下の厚さを有することができる。ゲート層２２の厚さは、ゲート閾値電圧を含むパラメータを考慮して定めることができる。一例では、ゲート層２２は、１００ｎｍよりも大きい厚さを有している。
　第１延在部２８および第２延在部３０の各々は、リッジ部２６よりも薄い。第１延在部２８および第２延在部３０の各々は、位置に応じて異なる厚さを有していてもよい。図１に示す例では、第１延在部２８および第２延在部３０の各々は、リッジ部２６に隣接する領域では、リッジ部２６から遠ざかるほど漸減する厚さを有するテーパ部を含み、リッジ部２６から所定の距離を越えて離れた領域においては略一定の厚さを有する平坦部を含んでいる。代替的に、第１延在部２８および第２延在部３０の各々は、平坦部のみを含んでいてもよく、または、テーパ部のみを含んでいてもよい。なお、本明細書において「略一定の厚さ」とは、厚さが製造上のばらつき（例えば、２０％）の範囲内にあることを指す。第１延在部２８および第２延在部３０の各々は、５ｎｍ以上１００ｎｍ以下の厚さを有することができる。テーパ部を除く第１延在部２８および第２延在部３０の平坦部は、５ｎｍ以上２５ｎｍ以下の厚さを有していてもよい。
　図１に示す例では、第１延在部２８は、第２延在部３０よりも、平面視でリッジ部２６の外側に向けて長く延びていてもよい。その場合、第１延在部２８の平坦部は、第２延在部３０の平坦部よりも広い範囲に形成されている。
　別の例では、ゲート層２２は、リッジ部２６に加えて、第１延在部２８および第２延在部３０のうちの一方のみを含んでいてもよい。例えば、ゲート層２２は、リッジ部２６と、第１延在部２８とを含み、第２延在部３０を含んでいなくてもよい。さらに別の例では、ゲート層２２は、リッジ部２６を含み、第１延在部２８および第２延在部３０を含んでいなくてもよい。
　ゲート電極２４は、ゲート層２２の上面２２Ｂに形成されている。リッジ部２６は、ゲート層２２の上面２２Ｂを含んでいるため、ゲート電極２４は、ゲート層２２のリッジ部２６上に形成されているということもできる。ゲート電極２４は、１つまたは複数の金属層によって構成されており、一例では窒化チタン（ＴｉＮ）層である。あるいは、ゲート電極２４は、Ｔｉからなる第１金属層と、第１金属層上に設けられＴｉＮからなる第２金属層とによって構成されていてもよい。ゲート電極２４の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下であってよい。ゲート電極２４は、ゲート層２２とショットキー接合を形成することができる。
　パッシベーション層３２は、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口３２Ａおよび第２開口３２Ｂを有している。パッシベーション層３２の第１開口３２Ａおよび第２開口３２Ｂの各々は、ゲート層２２から離間されており、ゲート層２２は、第１開口３２Ａと第２開口３２Ｂとの間に位置している。より詳細には、ゲート層２２は、第１開口３２Ａと第２開口３２Ｂとの間であって、第１開口３２Ａよりも第２開口３２Ｂに近い位置にあってよい。パッシベーション層３２は、電子供給層１８の上面と、ゲート層２２の側面および上面２２Ｂと、ゲート電極２４の側面および上面とを覆っているため、非平坦な表面を有している。
　ドレイン電極３４およびソース電極３６は、１つまたは複数の金属層（例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層などの組み合わせからなる）によって構成することができる。ドレイン電極３４の少なくとも一部は、第１開口３２Ａ内に充填されている。ソース電極３６の少なくとも一部は、第２開口３２Ｂ内に充填されている。ドレイン電極３４およびソース電極３６は、それぞれ第１開口３２Ａおよび第２開口３２Ｂを介して電子供給層１８直下の２ＤＥＧとオーミック接触している。
　ソース電極３６は、第２開口３２Ｂに充填されたソースコンタクト部３６Ａと、パッシベーション層３２を覆うソースフィールドプレート部３６Ｂとを含む。ソースフィールドプレート部３６Ｂは、ソースコンタクト部３６Ａと連続しており、ソースコンタクト部３６Ａと一体に形成されている。ソースフィールドプレート部３６Ｂは、平面視で第１開口３２Ａとゲート層２２との間に位置する端部３６Ｃを含む。ソースフィールドプレート部３６Ｂは、パッシベーション層３２の表面に沿って、ソースコンタクト部３６Ａから端部３６Ｃまで、ドレイン電極３４に向かって延びているが、ドレイン電極３４とは離間されている。ソースフィールドプレート部３６Ｂは、パッシベーション層３２の非平坦な表面に沿って延びているため、同様に非平坦な表面を有している。ソースフィールドプレート部３６Ｂは、ゲート電極２４にゲート電圧が印加されていないゼロバイアス時かつ、ドレイン電極３４にドレイン電圧が印加された時に、ゲート電極２４の端部近傍の電界集中を緩和する役割を果たしている。
　以下、パッシベーション層３２の詳細について、さらに説明する。
　パッシベーション層３２は、第１絶縁層３８と、第２絶縁層４０とを含むことができる。第１絶縁層３８は、平面視で第１開口３２Ａとゲート層２２との間に位置する電子供給層１８の少なくとも一部上に形成されている。一方、第２絶縁層４０は、平面視で第２開口３２Ｂとゲート層２２との間に位置する電子供給層１８上に形成されるとともに、ゲート層２２およびゲート電極２４を覆っている。第２絶縁層４０の一部は、第１絶縁層３８の少なくとも一部上に形成されていてよい。図１に示す例においては、第１絶縁層３８は、第２絶縁層４０によって完全に覆われているため、第２絶縁層４０は、電子供給層１８、ゲート層２２、ゲート電極２４、および第１絶縁層３８を覆っている。
　図１に示す例では、パッシベーション層３２の第１開口３２Ａは、パッシベーション層３２が第１絶縁層３８および第２絶縁層４０の両方を含む領域に形成されている。一方、パッシベーション層３２の第２開口３２Ｂは、パッシベーション層３２が第２絶縁層４０のみを含む領域に形成されている。
　第２絶縁層４０は、第１絶縁層３８よりも小さいヤング率（Young’s modulus）を有する材料によって構成されている。ヤング率は、縦弾性係数とも呼ばれる、同軸方向のひずみと応力との関係を示す比例定数である。一般に、ＳｉＯ２のヤング率は、ＳｉＯＮのヤング率よりも小さく、ＳｉＯＮのヤング率は、ＳｉＮのヤング率よりも小さい。したがって、例えば、第１絶縁層３８は、ＳｉＮを含み、第２絶縁層４０は、ＳｉＯＮおよびＳｉＯ２のいずれか一方を含んでいてもよい。ここで、第１絶縁層３８は、ＳｉＮであり、第２絶縁層４０は、ＳｉＯＮまたはＳｉＯ２であってもよい。別の例においては、第１絶縁層３８は、ＳｉＯＮを含み、第２絶縁層４０は、ＳｉＯ２を含んでいてもよい。ここで、第１絶縁層３８は、ＳｉＯＮであり、第２絶縁層４０は、ＳｉＯ２であってもよい。さらに別の例においては、第１絶縁層３８および第２絶縁層４０は、それぞれ異なる成膜条件によって形成されたＳｉＮを含んでいてもよい。異なる成膜条件を用いることによって、第２絶縁層４０は、第１絶縁層３８よりも小さいヤング率を有するように形成することができる。ここで、第１絶縁層３８および第２絶縁層４０は、それぞれ異なる成膜条件によって形成されたＳｉＮであってもよい。
　第１絶縁層３８は、第１開口３２Ａ内のドレイン電極３４に隣接する第１端部３８Ａと、平面視で第１開口３２Ａとゲート電極２４との間に位置する第２端部３８Ｂとを含むことができる。第１絶縁層３８の第１端部３８Ａは、平面視でパッシベーション層３２の第１開口３２Ａと一致しており、第１開口３２Ａの少なくとも一部を形成している。
　第１絶縁層３８は、ゲート層２２を完全には覆っておらず、図１に示す例では、ゲート層２２のうち、第１延在部２８の一部のみを覆っている。第１絶縁層３８の一部が第１延在部２８の一部上に形成されるように、第２端部３８Ｂは、第１延在部２８上に位置している。第１絶縁層３８の第２端部３８Ｂとゲート層２２のリッジ部２６との間の距離（すなわち、第２端部３８Ｂと第１リッジ端部２６Ａとの間の距離）は、平面視で５０ｎｍ以上であってよい。
　第１絶縁層３８は、５０ｎｍ以上２００ｎｍ以下の厚さを有することができる。図１においては、簡略化のために、第１絶縁層３８は、平坦な上面を有するように（電子供給層１８上よりも第１延在部２８上において、より小さい厚さを有するように）描かれている。しかしながら、実際は、第１延在部２８上における第１絶縁層３８の厚さは、電子供給層１８上における第１絶縁層３８の厚さと略同じである。
　一方、平面視で第１絶縁層３８の第２端部３８Ｂとゲート層２２のリッジ部２６との間（すなわち、第２端部３８Ｂと第１リッジ端部２６Ａとの間）に位置する第１延在部２８の一部は、第２絶縁層４０によって直接覆われている。したがって、第２絶縁層４０の一部は、第１延在部２８の少なくとも一部上に形成されている。
　図１に示す例では、ソースフィールドプレート部３６Ｂは、第１絶縁層３８を覆う第２絶縁層４０上に形成されている。ソースフィールドプレート部３６Ｂの端部３６Ｃは、第２絶縁層４０上に位置しており、ドレイン電極３４からは離間されている。
　第２絶縁層４０は、５０ｎｍ以上２００ｎｍ以下の厚さを有することができる。第１絶縁層３８は、第２絶縁層４０よりも小さい厚さを有していてもよく、第２絶縁層４０よりも大きい厚さを有していてもよく、または第２絶縁層４０と略同じ厚さを有していてもよい。図１に示す例においては、第１絶縁層３８は第２絶縁層４０に完全に覆われているため、第１開口３２Ａ内のドレイン電極３４に隣接する領域では、パッシベーション層３２は、第１絶縁層３８および第２絶縁層４０の合計の厚さを有している。一方、ソースコンタクト部３６Ａに隣接する領域においては、パッシベーション層３２の厚さは、第２絶縁層４０の厚さに相当する。したがって、図１に示す例においては、第１絶縁層３８および第２絶縁層４０の厚さによらず、ソースコンタクト部３６Ａに隣接する領域の電子供給層１８は、パッシベーション層３２の相対的に薄い部分によって覆われている。
　次に、第１絶縁層３８および第２絶縁層４０が電子供給層１８に印加する応力、および電子走行層１６中に生成される２ＤＥＧ２０のシートキャリア密度の当該応力による変化について詳述する。
　第１絶縁層３８は、比較的大きいヤング率を有している。したがって、第１絶縁層３８に覆われている領域において、電子供給層１８は、第１絶縁層３８から比較的大きな応力を印加されている。電子走行層１６中、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置において発生する２ＤＥＧ２０は、ピエゾ効果により、電子供給層１８に印加される応力が大きいほど多くなる。本明細書において、このように電子走行層１６中、比較的高いシートキャリア密度の２ＤＥＧ２０が生成される領域を、高キャリア密度領域と呼ぶ。図１の例においては、第１絶縁層３８の下方の電子走行層１６中に高キャリア密度領域４２Ｈが形成されている。なお、第１絶縁層３８の上にさらなる層（例えば、図１における第２絶縁層４０）が形成されている場合、電子供給層１８には、その層から応力が追加的に印加されて、２ＤＥＧ２０のシートキャリア密度が増加し得る。
　一方、第２絶縁層４０は、比較的小さいヤング率を有している。したがって、第２絶縁層４０に覆われており、かつ第１絶縁層３８に覆われていない領域において、電子供給層１８は、第２絶縁層４０から比較的小さな応力を印加されている。これは、当該領域において、電子走行層１６中に比較的低いシートキャリア密度の２ＤＥＧ２０が生成されることを意味する。本明細書において、このように電子走行層１６中、比較的低いシートキャリア密度の２ＤＥＧ２０が生成される領域を、低キャリア密度領域と呼ぶ。図１の例においては、電子走行層１６中、平面視で第１リッジ端部２６Ａと高キャリア密度領域４２Ｈとの間に第１低キャリア密度領域４２Ｌ１が形成され、平面視で第２リッジ端部２６Ｂと第２開口３２Ｂとの間に第２低キャリア密度領域４２Ｌ２が形成されている。
　なお、ゲート層２２のリッジ部２６は、比較的厚いｐ型ＧａＮ層によって形成されているため、リッジ部２６の下の電子走行層１６には２ＤＥＧ２０は形成されていない。すなわち、ゲート電極２４に閾値電圧を超える電圧が印加されない限り、第１低キャリア密度領域４２Ｌ１と第２低キャリア密度領域４２Ｌ２との間には、２ＤＥＧ２０の存在しない領域が形成されている。
　また、図１の例では、ゲート層２２は、第１延在部２８および第２延在部３０を含んでおり、これらは、電子供給層１８と、第１絶縁層３８または第２絶縁層４０との間に位置している。第１延在部２８および第２延在部３０は、リッジ部２６と同様、ｐ型ＧａＮ層によって形成されている。したがって、第１延在部２８および第２延在部３０の下方の電子走行層１６中の２ＤＥＧ２０のシートキャリア密度は、第１延在部２８および第２延在部３０が存在しない場合と比較して、低くなるものと考えられる。しかしながら、第１延在部２８および第２延在部３０は、リッジ部２６と比較して薄いため、その下方の電子走行層１６中の２ＤＥＧ２０のシートキャリア密度に与える影響は比較的小さい。
　第１延在部２８または第２延在部３０が存在する領域では、第１絶縁層３８および第２絶縁層４０は、第１延在部２８または第２延在部３０を介して電子供給層１８に応力を印加する。この場合であっても、第１絶縁層３８は、比較的大きな応力を電子供給層１８に印加し、第２絶縁層４０は、比較的小さな応力を電子供給層１８に印加することができる。
　電子供給層１８に異なる応力を与える第１絶縁層３８および第２絶縁層４０を、本実施形態に従って配置することにより、電子走行層１６中に、２ＤＥＧのシートキャリア密度が異なる第１低キャリア密度領域４２Ｌ１、第２低キャリア密度領域４２Ｌ２、および高キャリア密度領域４２Ｈを形成することができる。具体的には、電界集中が生じやすい第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂの近傍に、第１低キャリア密度領域４２Ｌ１および第２低キャリア密度領域４２Ｌ２をそれぞれ設けることで、電界集中を効果的に抑制することができる。その結果、高ゲート電圧印加時のリーク電流を低減することが可能となる。一方、比較的電界集中の生じにくい第１リッジ端部２６Ａから離れた位置に高キャリア密度領域４２Ｈを設けることにより、窒化物半導体装置１０のオン抵抗の過度の増加を抑制することができる。
　本実施形態によれば、正バイアス時のゲート・ソース間電圧の最大定格が８Ｖ以上、かつ負バイアス時のゲート・ソース間電圧の最大定格が４Ｖ以上の窒化物半導体装置１０を得ることができる。
　図２は、図１の窒化物半導体装置１０の例示的な形成パターン１００を示す概略平面図である。なお、理解を容易にするために、図２では図１の構成要素と同様な構成要素には同一の符号を付している。また、ドレイン電極３４、ソース電極３６、および第２絶縁層４０は、下層の構成要素が視認可能となるように透過的に示されており、ドレイン電極３４およびソース電極３６の外縁は二点鎖線で描かれ、第２絶縁層４０の外縁は、破線で描かれている。
　図２に示されるように、形成パターン１００は、トランジスタ動作に寄与するアクティブ領域１０２と、トランジスタ動作に寄与しない非アクティブ領域１０４とを含む。アクティブ領域１０２とは、ゲート電極２４に電圧が印加されているときに、ソース－ドレイン間に電流が流れる領域のことをいう。
　アクティブ領域１０２においては、複数（図２では４つ）の窒化物半導体装置がＸ方向に沿って連続して形成されている。図２に示される窒化物半導体装置の各々が、図１に示される１つの窒化物半導体装置１０に相当する。すなわち、図１に示される断面図は、アクティブ領域１０２における形成パターン１００の断面のうち、１つの窒化物半導体装置１０（ゲート電極２４、並びに関連するドレイン電極３４およびソース電極３６を含む）が存在する部分を拡大したものに相当する。
　第１絶縁層３８は、平面視で、第１開口３２Ａ内のドレイン電極３４に比較的近い領域に形成されているが、第２開口３２Ｂ内のソース電極３６（すなわち、ソースコンタクト部３６Ａ）に比較的近い領域には形成されていない。第１絶縁層３８は、第１延在部２８を部分的に覆っているため、第１延在部２８の外縁は、図２において破線で示されている。
　次に、図１の窒化物半導体装置１０の製造方法の一例を説明する。
　図３～図１２は、窒化物半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図３～図１２では、図１の構成要素と同様な構成要素には同一の符号を付している。
　図３に示すように、窒化物半導体装置１０の製造方法は、例えばＳｉ基板である基板１２上に、バッファ層１４、電子走行層１６、電子供給層１８、窒化物半導体層５２を順に形成することを含む。
　バッファ層１４、電子走行層１６、電子供給層１８、および窒化物半導体層５２は、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いてエピタキシャル成長させることができる。
　詳細な図示は省略するが、一例では、バッファ層１４は多層バッファ層であり、基板１２上にＡｌＮ層（第１バッファ層）が形成された後、ＡｌＮ層上にグレーテッドＡｌＧａＮ層（第２バッファ層）が形成される。グレーテッドＡｌＧａＮ層は、例えば、ＡｌＮ層に近い側から順にＡｌ組成を７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成される。
　バッファ層１４上に電子走行層１６としてＧａＮ層が形成され、電子走行層１６上に電子供給層１８としてＡｌＧａＮ層が形成される。したがって、電子供給層１８は、電子走行層１６よりも大きなバンドギャップを有している。
　次いで、電子供給層１８上に窒化物半導体層５２として、アクセプタ型不純物を含むＧａＮ層が形成される。
　バッファ層１４、電子走行層１６、電子供給層１８、および窒化物半導体層５２は、格子定数の比較的近い窒化物半導体によって構成されているため、連続的にエピタキシャル成長させることができる。
　図４は、図３に続く製造工程を示す概略断面図である。図４に示されるように、窒化物半導体装置１０の製造方法は、窒化物半導体層５２上に金属層５４を形成することをさらに含む。一例では、金属層５４は、スパッタ法によって形成されたＴｉＮ層である。
　図５は、図４に続く製造工程を示す概略断面図である。図５に示されるように、窒化物半導体装置１０の製造方法は、金属層５４をリソグラフィおよびエッチングによって選択的に除去し、ゲート電極２４を形成することをさらに含む。
　図６は、図５に続く製造工程を示す概略断面図である。図６に示されるように、窒化物半導体装置１０の製造方法は、窒化物半導体層５２をリソグラフィおよびエッチングによってパターニングして、リッジ部２６を形成することをさらに含む。
　一例では、ゲート電極２４の上面および側面を覆うマスク（図示せず）が形成され、このマスクを利用して窒化物半導体層５２がドライエッチングによってパターニングされる。この結果、マスクの下に位置する窒化物半導体層５２はエッチング後も残り、図１のゲート層２２のリッジ部２６が形成される。マスクに覆われていない窒化物半導体層５２は、所定の深さだけエッチングされる。このとき、窒化物半導体層５２は、リッジ部２６に隣接する領域では、リッジ部２６から遠ざかるほど漸減する厚さを有するが、リッジ部２６から所定の距離を越えて離れた領域においては略一定の厚さを有するようにエッチングすることができる。
　図６に示すパターニングプロセスは、上述のような所望のパターンを得るための複数のエッチングステップを含んでいてもよく、あるいは、マスクで覆われた構造の近傍においてエッチング速度が遅くなるように選択された条件による単一のエッチングステップを含んでいてもよい。また、等方性に成膜可能なＳｉＮ膜などを利用して、ゲート電極２４の上および両脇にＳｉＮ膜を形成したうえで、そのハードマスクを使って窒化物半導体層５２を選択的に除去することによって、図６の構造を得ることもできる。
　図７は、図６に続く製造工程を示す概略断面図である。図７に示されるように、窒化物半導体装置１０の製造方法は、窒化物半導体層５２をリソグラフィおよびエッチングによってパターニングして、第１延在部２８および第２延在部３０を形成することをさらに含む。
　一例では、ゲート電極２４と、リッジ部２６と、第１延在部２８および第２延在部３０に相当する窒化物半導体層５２の一部とを覆うマスク（図示せず）が形成され、このマスクを利用して窒化物半導体層５２がドライエッチングによってパターニングされる。
　図８は、図７に続く製造工程を示す概略断面図である。図８に示されるように、窒化物半導体装置１０の製造方法は、電子供給層１８、ゲート層２２、およびゲート電極２４の露出した表面全体を覆うように第１絶縁層３８を形成することをさらに含む。一例では、第１絶縁層３８は、減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法により形成されたＳｉＮ層である。
　図９は、図８に続く製造工程を示す概略断面図である。図９に示されるように、窒化物半導体装置１０の製造方法は、第１絶縁層３８をリソグラフィおよびエッチングによって選択的に除去することをさらに含む。第１絶縁層３８は、第１延在部２８の一部（リッジ部２６寄りの部分）、リッジ部２６、ゲート電極２４、第２延在部３０、および第２延在部３０に隣接する領域の電子供給層１８が露出されるように、選択的に除去される。結果として、第１絶縁層３８は、第１延在部２８の一部と、第１延在部２８に隣接する領域の電子供給層１８との上に残ったままとなり、その端部（第２端部３８Ｂ）が第１延在部２８上に位置している。
　図１０は、図９に続く製造工程を示す概略断面図である。図１０に示されるように、窒化物半導体装置１０の製造方法は、電子供給層１８、ゲート層２２、ゲート電極２４、および第１絶縁層３８の露出した表面全体を覆うように第２絶縁層４０を形成することをさらに含む。一例では、第２絶縁層４０は、プラズマＣＶＤ法により形成されたＳｉＯ２層である。第１絶縁層３８と第２絶縁層４０とを併せてパッシベーション層３２と呼ぶ。
　図１１は、図１０に続く製造工程を示す概略断面図である。図１１に示されるように、窒化物半導体装置１０の製造方法は、パッシベーション層３２をリソグラフィおよびエッチングによって選択的に除去して、第１開口３２Ａおよび第２開口３２Ｂを形成することをさらに含む。第１開口３２Ａおよび第２開口３２Ｂは、ゲート層２２が第１開口３２Ａと第２開口３２Ｂとの間に位置するように形成される。ゲート層２２は、第１開口３２Ａよりも第２開口３２Ｂの近くに位置していてよい。図１を参照して説明した第１絶縁層３８の第１端部３８Ａは、第１開口３２Ａの一部を形成している。
　図１２は、図１１に続く製造工程を示す概略断面図である。図１２に示されるように、窒化物半導体装置１０の製造方法は、第１開口３２Ａおよび第２開口３２Ｂを充填し、かつパッシベーション層３２（第２絶縁層４０）の露出した表面全体を覆う金属層５６を形成することをさらに含む。一例では、金属層５６は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層などの複数の金属層の組み合わせからなる。
　窒化物半導体装置１０の製造方法は、金属層５６をリソグラフィおよびエッチングによって選択的に除去して、図１に示されるドレイン電極３４およびソース電極３６を形成することをさらに含む。このようにして、図１に示される窒化物半導体装置１０を得ることができる。
　以下、本実施形態の窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０のゲート層２２は、アクセプタ型不純物を含んでいるので、電子走行層１６および電子供給層１８のエネルギーレベルが引き上げられる。このため、ゲート電極２４に閾値電圧を超える電圧が印加されている場合には、電子走行層１６に２ＤＥＧ２０によるチャネルが形成されてソース－ドレイン間が導通しているが、ゼロバイアス時には、電子走行層１６中、リッジ部２６の下に位置する領域には、２ＤＥＧ２０が形成されない。これにより、窒化物半導体装置１０のノーマリーオフ動作が実現される。
　一方、電子走行層１６の、リッジ部２６が上方に存在しない領域に形成される２ＤＥＧ２０のシートキャリア密度は、電子供給層１８に印加される応力が大きいほど高くなる。これは、電子供給層１８の歪みによって生じたピエゾ分極が、２ＤＥＧ２０の発生に寄与しているためである。したがって、２ＤＥＧ２０のシートキャリア密度は、電子供給層１８の厚さおよび組成だけでなく、電子供給層１８を覆うパッシベーション層３２から印加される応力にも依存する。
　窒化物半導体装置１０においては、パッシベーション層３２は、平面視で第１開口３２Ａとゲート層２２との間に位置する電子供給層１８の少なくとも一部上に形成された第１絶縁層３８と、平面視で第２開口３２Ｂとゲート層２２との間に位置する電子供給層１８上に形成されるとともに、ゲート層２２およびゲート電極２４を覆う第２絶縁層４０とを含み、第２絶縁層４０は、第１絶縁層３８よりも小さいヤング率を有する材料によって構成されている。より小さいヤング率を有する第２絶縁層４０は、より小さい応力を電子供給層１８に与えるため、パッシベーション層３２が相対的に小さいヤング率を有する材料によって構成される第２絶縁層４０を含むようにすることにより、電子供給層１８に加えられる応力を局所的に低減して、２ＤＥＧ２０のシートキャリア密度を低減することができる。
　具体的には、電界集中が生じやすい第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂの近傍に、２ＤＥＧ２０のシートキャリア密度が低い第１低キャリア密度領域４２Ｌ１および第２低キャリア密度領域４２Ｌ２がそれぞれ設けられる。この結果、特にゲート電極２４に負バイアスが印加された場合にリッジ部２６の端部（第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂ）近傍に生じ得る電界集中を抑制することができる。このような電界集中の抑制は、高ゲート電圧印加時のリーク電流の低減につながるため、ゲート・ソース間電圧の最大定格を向上させることができる。一方、比較的電界集中の生じにくい第１リッジ端部２６Ａから離れた位置に、２ＤＥＧ２０のシートキャリア密度が高い高キャリア密度領域４２Ｈを設けることにより、窒化物半導体装置１０のオン抵抗の過度の増加を抑制することができる。
　本実施形態によれば、ｐ型ＧａＮ層を用いる窒化物半導体ＨＥＭＴにおいて、所望の閾値電圧を維持しつつ、正バイアスおよび負バイアスの両方の場合にゲート・ソース間電圧の最大定格を向上させることができる。
　第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
　（１－１）パッシベーション層３２は、平面視で第１開口３２Ａとゲート層２２との間に位置する電子供給層１８の少なくとも一部上に形成された第１絶縁層３８と、平面視で第２開口３２Ｂとゲート層２２との間に位置する電子供給層１８上に形成されるとともに、ゲート層２２およびゲート電極２４を覆う第２絶縁層４０とを含み、第２絶縁層４０は、第１絶縁層３８よりも小さいヤング率を有する材料によって構成されている。
　この構成によれば、パッシベーション層３２は、相対的に小さいヤング率を有する材料によって構成された第２絶縁層４０を含んでいるため、電子供給層１８に印加される応力を低減することができる。この結果、２ＤＥＧ２０のシートキャリア密度を局所的に低減して、電界集中を抑制することができる。
　（１－２）第２絶縁層４０の一部が、第１絶縁層３８の少なくとも一部上に形成されていてよい。
　この構成によれば、平面視でゲート層２２と第１開口３２Ａとの間に位置する電子供給層１８へのプロセスダメージを低減することができる。
　（１－３）第１絶縁層３８は、ＳｉＮを含み、第２絶縁層４０は、ＳｉＯＮおよびＳｉＯ２のいずれか一方を含む。
　この構成によれば、第２絶縁層４０が電子供給層１８に与える応力を、第１絶縁層３８が電子供給層１８に与える応力よりも小さくすることができる。この結果、第２絶縁層４０により覆われ、かつ第１絶縁層３８により覆われていない電子供給層１８の下方に生成される２ＤＥＧ２０のシートキャリア密度を低減することができる。
　（１－４）ソース電極３６は、第２開口３２Ｂに充填されたソースコンタクト部３６Ａと、パッシベーション層３２を覆うソースフィールドプレート部３６Ｂとを含み、ソースフィールドプレート部３６Ｂは、平面視でゲート電極２４と第１開口３２Ａとの間に位置する端部３６Ｃを含んでいてよい。
　この構成によれば、ソースフィールドプレート部３６Ｂから２ＤＥＧ２０に向けて空乏層を伸長して、電流コラプスの発生を抑制することができる。
　（１－５）ゲート層２２は、ゲート電極２４が形成される上面２２Ｂを含むリッジ部２６と、リッジ部２６よりも薄く、平面視でリッジ部２６から第１開口３２Ａに向けて延びる第１延在部２８とを含んでいてよい。
　この構成によれば、ゲート層２２の端部近傍に応力の強いパッシベーション層３２が直接的に形成されることが避けられる。これにより、ゲート層２２の端部における２ＤＥＧ２０のシートキャリア密度の不必要な増加を避けることが可能になる。また、ゲート層２２がリッジ部２６のみを含む場合と比較して、第１延在部２８の分だけゲート層２２の底面２２Ａの面積を増加させることができる。この結果、ゲート層２２と電子供給層１８との界面に蓄積されるホール密度を低減して、リーク電流を低減することができる。
　（１－６）ゲート層２２は、リッジ部２６よりも薄く、平面視でリッジ部２６から第２開口３２Ｂに向けて延びる第２延在部３０をさらに含んでいてよい。
　この構成によれば、ゲート層２２の端部近傍に応力の強いパッシベーション層３２が直接的に形成されることが避けられる。これにより、ゲート層２２の端部における２ＤＥＧ２０のシートキャリア密度の不必要な増加を避けることが可能になる。また、ゲート層２２がリッジ部２６および第１延在部２８のみを含む場合と比較して、第２延在部３０の分だけゲート層２２の底面２２Ａの面積を増加させることができる。この結果、ゲート層２２と電子供給層１８との界面に蓄積されるホール密度を低減して、リーク電流を低減することができる。
　（１－７）リッジ部２６は、１００ｎｍよりも大きい厚さを有し、第１延在部２８および第２延在部３０の各々は、５ｎｍ以上１００ｎｍ以下の厚さを有し、電子供給層１８は、８ｎｍ以上の厚さを有していてよい。
　この構成によれば、正バイアス時のゲート・ソース間電圧の最大定格を向上させることができる。
　（１－８）第２絶縁層４０の一部は、第１延在部２８の少なくとも一部上に形成されていてよい。
　この構成によれば、第２絶縁層４０に覆われた第１延在部２８の下方における２ＤＥＧ２０のシートキャリア密度を低減することができるため、電界集中を抑制することができる。
　（１－９）第１絶縁層３８は、第１開口３２Ａ内のドレイン電極３４に隣接する第１端部３８Ａと、平面視で第１開口３２Ａとゲート電極２４との間に位置する第２端部３８Ｂとを含み、第２端部３８Ｂは、第１延在部２８上に位置していてよい。
　この構成によれば、第１絶縁層３８のエッチング時に生じ得るダメージを電子供給層１８に与えることを回避することができる。
　（１－１０）第１絶縁層３８の第２端部３８Ｂとゲート層２２のリッジ部２６との間の距離は、平面視で５０ｎｍ以上であってよい。
　この構成によれば、第１絶縁層３８の第２端部３８Ｂとゲート層２２のリッジ部２６との間の距離を十分に取ることができるため、第１延在部２８の下方における２ＤＥＧ２０のシートキャリア密度の低減効果を高めることができる。
　［第１実施形態の変更例１］
　図１３は、第１実施形態の変更例１に係る例示的な窒化物半導体装置２００の概略断面図である。図１３において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置２００のパッシベーション層３２は、第１絶縁層３８および第２絶縁層２０２を含む。第２絶縁層２０２は、第１絶縁層３８よりも小さいヤング率を有する材料によって構成されている。第２絶縁層２０２は、平面視で第２開口３２Ｂとゲート層２２との間に位置する電子供給層１８上に形成されるとともに、ゲート層２２およびゲート電極２４を覆っている。第２絶縁層２０２の一部は、第１絶縁層３８の一部上に形成されている。第２絶縁層２０２は、第１絶縁層３８の全面を覆っていないという点で、図１に示される第２絶縁層４０とは相違している。
　図１３に示す例では、パッシベーション層３２の第１開口３２Ａは、パッシベーション層３２が第１絶縁層３８のみを含む領域に形成されている。一方、パッシベーション層３２の第２開口３２Ｂは、パッシベーション層３２が第２絶縁層２０２のみを含む領域に形成されている。第２絶縁層２０２は、第１絶縁層３８の全面を覆っておらず、第１開口３２Ａまでは延びていない。したがって、図１に示す例とは異なり、第１開口３２Ａは、第１絶縁層３８の第１端部３８Ａにより形成されている。
　第２絶縁層２０２は、第１絶縁層３８の全面を覆っておらず、ソースフィールドプレート部３６Ｂの一部が、第１絶縁層３８の一部を直接覆っている。したがって、ソースフィールドプレート部３６Ｂの端部３６Ｃは、第１絶縁層３８上に位置している。
　この構成によれば、ソースフィールドプレート部３６Ｂと２ＤＥＧ２０との間にあるパッシベーション層３２が薄くなるため、ソースフィールドプレート部３６Ｂから２ＤＥＧ２０へ、より効果的に空乏層を伸長させて、電流コラプスの発生を抑制することができる。
　なお、本変更例の第１絶縁層３８の配置および高キャリア密度領域４２Ｈの範囲は、第１実施形態と同様である。本変更例においては、第１絶縁層３８が第２絶縁層２０２によって完全に覆われていないため、第１絶縁層３８の下の電子供給層１８に印加される応力は、第１実施形態の場合よりも小さい可能性がある。しかしながら、第２絶縁層２０２は、第１絶縁層３８よりも小さいヤング率を有する材料によって構成されているため、電子走行層１６の高キャリア密度領域４２Ｈにおける２ＤＥＧ２０のシートキャリア密度は、第１低キャリア密度領域４２Ｌ１および第２低キャリア密度領域４２Ｌ２と比較して、依然として高い。
　［第１実施形態の変更例２］
　図１４は、第１実施形態の変更例２に係る例示的な窒化物半導体装置３００の概略断面図である。図１４において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置３００のパッシベーション層３２は、第１絶縁層３０２および第２絶縁層４０を含む。第２絶縁層４０は、第１絶縁層３０２よりも小さいヤング率を有する材料によって構成されている。第１絶縁層３０２は、平面視で第１開口３２Ａとゲート層２２との間に位置する電子供給層１８の少なくとも一部上に形成されている。
　図１４に示す例では、パッシベーション層３２の第１開口３２Ａは、パッシベーション層３２が第１絶縁層３０２および第２絶縁層４０の両方を含む領域に形成されている。一方、パッシベーション層３２の第２開口３２Ｂは、パッシベーション層３２が第２絶縁層４０のみを含む領域に形成されている。
　第１絶縁層３０２は、第１開口３２Ａ内のドレイン電極３４に隣接する第１端部３０２Ａと、ゲート電極２４上に位置する第２端部３０２Ｂとを含むことができる。したがって、図１に示す例とは異なり、第１絶縁層３０２がゲート電極２４を少なくとも部分的に覆っている。この場合でも、平面視で第２開口３２Ｂとゲート層２２との間に位置する電子供給層１８および第２延在部３０は、比較的小さいヤング率を有する材料によって構成された第２絶縁層４０によって覆われているため、第２リッジ端部２６Ｂ近傍における電界集中を抑制することができる。
　図１４に示す例では、平面視で第１開口３２Ａとゲート層２２との間に位置する電子供給層１８および第１延在部２８が、第１絶縁層３０２によって覆われている。これは、比較的大きいヤング率を有する第１絶縁層３０２によって覆われる電子供給層１８の範囲が、図１に示す例と比較して広くなることを意味する。これにより、電子走行層１６に生成される２ＤＥＧ２０のシートキャリア密度が比較的高い高キャリア密度領域３０４Ｈが、第１実施形態と比較して広くなり、その結果、窒化物半導体装置３００のオン抵抗を低減することができる。
　このように、比較的広い高キャリア密度領域３０４Ｈを有する本変更例においては、図１に示される第２低キャリア密度領域４２Ｌ２に相当する低キャリア密度領域３０４Ｌは存在するが、図１に示される第１低キャリア密度領域４２Ｌ１に相当する領域は存在しない。本変更例によれば、第１リッジ端部２６Ａ近傍のパッシベーション層３２が、電界集中に対し十分な耐性を有している場合に、低オン抵抗と第２リッジ端部２６Ｂ近傍の電界集中の抑制とを両立することができる。
　［第１実施形態の変更例３］
　図１５は、第１実施形態の変更例３に係る例示的な窒化物半導体装置４００の概略断面図である。図１５において、変更例２に係る窒化物半導体装置３００と同様の構成要素には同じ符号が付されている。また、変更例２と同様な構成要素については詳細な説明を省略する。
　窒化物半導体装置４００は、ゲート層４０２を含む。ゲート層４０２は、電子供給層１８に接している底面４０２Ａと、底面４０２Ａの反対側の上面４０２Ｂとを含む。ゲート層４０２は、ゲート電極２４が形成される上面４０２Ｂを含むリッジ部２６と、リッジ部２６よりも薄く、平面視でリッジ部２６から第１開口３２Ａに向けて延びる第１延在部２８とを含んでいる。ゲート層４０２は、図１４に示す例におけるゲート層２２とは異なり、第２延在部３０を含んでいない。この構成によれば、変更例２と同様の利点が得られることに加えて、ソースコンタクト部３６Ａとゲート層４０２との間の距離を所望の値に調整することが容易になり、歩留が向上する。
　［第２実施形態］
　図１６は、第２実施形態に係る例示的な窒化物半導体装置５００の概略断面図である。図１６において、第１実施形態に係る窒化物半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
　第２実施形態の窒化物半導体装置５００は、電子供給層１８、ゲート層２２、およびゲート電極２４を覆うとともに、第１開口５０２Ａおよび第２開口５０２Ｂを有するパッシベーション層５０２を含んでいる。パッシベーション層５０２は、単一の絶縁層によって構成されているという点で、図１に示されるパッシベーション層３２とは相違している。
　パッシベーション層５０２は、電子供給層１８の上面と、ゲート層２２の側面および上面２２Ｂと、ゲート電極２４の側面および上面とを覆っているため、非平坦な表面を有している。しかしながら、第１開口５０２Ａおよび第２開口５０２Ｂ近傍の領域にはゲート層２２およびゲート電極２４は存在せず、電子供給層１８上に直接形成されたパッシベーション層５０２は略平坦な表面を有している。
　パッシベーション層５０２は、平面視で第１開口５０２Ａとゲート層２２との間に位置する電子供給層１８の少なくとも一部上に形成された第１部分５０４と、平面視で第２開口５０２Ｂとゲート層２２との間に位置する電子供給層１８上に形成された第２部分５０６とを含み、第２部分５０６は、第１部分５０４よりも小さい厚さを有している。
　パッシベーション層５０２の第１部分５０４は、第１開口５０２Ａ内のドレイン電極３４に隣接しており、略一定の厚さＴ１を有するパッシベーション層５０２の平坦な部分に相当する。パッシベーション層５０２の第２部分５０６は、第２開口５０２Ｂ内のソース電極３６（すなわち、ソースコンタクト部３６Ａ）と隣接しており、Ｔ１よりも小さい略一定の厚さＴ２を有するパッシベーション層５０２の平坦な部分に相当する。したがって、図１６に示す例においては、ドレイン電極３４に隣接する領域の電子供給層１８は、パッシベーション層５０２の相対的に厚い第１部分５０４によって覆われ、ソースコンタクト部３６Ａに隣接する領域の電子供給層１８は、パッシベーション層５０２の相対的に薄い第２部分５０６によって覆われている。
　第１部分５０４の厚さＴ１は、１００ｎｍ以上４００ｎｍ以下であってよく、第２部分５０６の厚さＴ２は、５０ｎｍ以上２００ｎｍ以下であってよく、Ｔ１＞Ｔ２である。
　ゲート層２２の第１延在部２８のドレイン電極３４寄りの部分は、第１部分５０４と略同じ厚さを有するパッシベーション層５０２の相対的に厚い部分により覆われている。一方、ゲート層２２の第１延在部２８の残りの部分（第１リッジ端部２６Ａ寄りの部分）は、第２部分５０６と略同じ厚さを有するパッシベーション層５０２の相対的に薄い部分によって覆われている。したがって、パッシベーション層５０２の厚さがＴ１とＴ２との間で急激に変化する位置が、第１延在部２８上に存在している。なお、第２部分５０６と略同じ厚さを有するパッシベーション層５０２の相対的に薄い部分は、ゲート電極２４、リッジ部２６、および第２延在部３０も覆っており、第２部分５０６と連続している。
　次に、パッシベーション層５０２が電子供給層１８に印加する応力、および電子走行層１６中に生成される２ＤＥＧ２０のシートキャリア密度の当該応力による変化について詳述する。
　第１部分５０４を含む、パッシベーション層５０２の相対的に厚い部分に覆われている領域において、電子供給層１８は、パッシベーション層５０２から比較的大きな応力を印加されている。この結果、図１６の例においては、パッシベーション層５０２の相対的に厚い部分の下方の電子走行層１６中に高キャリア密度領域５０８Ｈが形成されている。
　一方、第２部分５０６を含む、パッシベーション層５０２の相対的に薄い部分に覆われている領域において、電子供給層１８は、パッシベーション層５０２から比較的小さな応力を印加されている。この結果、図１６の例においては、電子走行層１６中、平面視で第１リッジ端部２６Ａと高キャリア密度領域５０８Ｈとの間に第１低キャリア密度領域５０８Ｌ１が形成され、平面視で第２リッジ端部２６Ｂと第２開口５０２Ｂとの間に第２低キャリア密度領域５０８Ｌ２が形成されている。
　なお、ゲート層２２のリッジ部２６は、比較的厚いｐ型ＧａＮ層によって形成されているため、リッジ部２６の下の電子走行層１６には２ＤＥＧ２０は形成されていない。すなわち、ゲート電極２４に閾値電圧を超える電圧が印加されない限り、第１低キャリア密度領域５０８Ｌ１と第２低キャリア密度領域５０８Ｌ２との間には、２ＤＥＧ２０の存在しない領域が形成されている。
　また、図１６の例では、ゲート層２２は、第１延在部２８および第２延在部３０を含んでおり、これらは、電子供給層１８と、パッシベーション層５０２との間に位置している。第１延在部２８および第２延在部３０は、リッジ部２６と同様、ｐ型ＧａＮ層によって形成されている。したがって、第１延在部２８および第２延在部３０の下方の電子走行層１６中の２ＤＥＧ２０のシートキャリア密度は、第１延在部２８および第２延在部３０が存在しない場合と比較して、低くなるものと考えられる。しかしながら、第１延在部２８および第２延在部３０は、リッジ部２６と比較して薄いため、その下方の電子走行層１６中の２ＤＥＧ２０のシートキャリア密度に与える影響は比較的小さい。
　第１延在部２８または第２延在部３０が存在する領域では、パッシベーション層５０２は、第１延在部２８または第２延在部３０を介して電子供給層１８に応力を印加する。この場合であっても、パッシベーション層５０２の相対的に厚い部分は、比較的大きな応力を電子供給層１８に印加し、パッシベーション層５０２の相対的に薄い部分は、比較的小さな応力を電子供給層１８に印加することができる。
　本実施形態に従ってパッシベーション層５０２の厚さを位置に応じて変化させることにより、電子走行層１６中に、２ＤＥＧのシートキャリア密度が異なる第１低キャリア密度領域５０８Ｌ１、第２低キャリア密度領域５０８Ｌ２、および高キャリア密度領域５０８Ｈを形成することができる。具体的には、電界集中が生じやすい第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂの近傍に、第１低キャリア密度領域５０８Ｌ１および第２低キャリア密度領域５０８Ｌ２をそれぞれ設けることで、電界集中を効果的に抑制することができる。その結果、高ゲート電圧印加時のリーク電流を低減することが可能となる。一方、比較的電界集中の生じにくい第１リッジ端部２６Ａから離れた位置に高キャリア密度領域５０８Ｈを設けることにより、窒化物半導体装置５００のオン抵抗の過度の増加を抑制することができる。
　本実施形態によれば、正バイアス時のゲート・ソース間電圧の最大定格が８Ｖ以上、かつ負バイアス時のゲート・ソース間電圧の最大定格が４Ｖ以上の窒化物半導体装置５００を得ることができる。
　次に、図１６の窒化物半導体装置５００の製造方法の一例を説明する。
　図１７～図１９は、窒化物半導体装置５００の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図１７～図１９では、図１６の構成要素と同様な構成要素には同一の符号を付している。
　窒化物半導体装置５００の製造方法は、図３～図７に示される窒化物半導体装置１０の製造工程と同様の製造工程、および図７に続く図１７～図１９に示される製造工程を含む。
　図１７は、図７に続く製造工程を示す概略断面図である。図１７に示すように、窒化物半導体装置５００の製造方法は、電子供給層１８、ゲート層２２、およびゲート電極２４の露出した表面全体を覆うようにパッシベーション層５０２を形成することをさらに含む。一例では、パッシベーション層５０２は、減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法により形成されたＳｉＮ層である。別の例では、パッシベーション層５０２は、プラズマＣＶＤ法により形成されたＳｉＯ２層であってもよい。
　図１８は、図１７に続く製造工程を示す概略断面図である。図１８に示すように、窒化物半導体装置５００の製造方法は、パッシベーション層５０２をリソグラフィおよびエッチングによってパターニングして、厚さＴ１を有する第１部分５０４および厚さＴ２を有する第２部分５０６を含むようにすること、パッシベーション層５０２を選択的に除去して第１開口５０２Ａおよび第２開口５０２Ｂを形成することをさらに含む。
　一例では、第１部分５０４に相当するパッシベーション層５０２の部分の上にマスクが形成され、このマスクを利用してパッシベーション層５０２の一部がエッチングされて、Ｔ１よりも小さい厚さＴ２を有する第２部分５０６が形成される。
　次いで、パッシベーション層５０２を選択的に除去して第１開口５０２Ａおよび第２開口５０２Ｂを形成し、ゲート層２２が第１開口５０２Ａと第２開口５０２Ｂとの間に位置するようにする。ゲート層２２は、第１開口５０２Ａよりも第２開口５０２Ｂの近くに位置していてよい。
　図１９は、図１８に続く製造工程を示す概略断面図である。図１９に示されるように、窒化物半導体装置５００の製造方法は、第１開口５０２Ａおよび第２開口５０２Ｂを充填し、かつパッシベーション層５０２の露出した表面全体を覆う金属層５５０を形成することをさらに含む。一例では、金属層５５０は、Ｔｉ層、ＴｉＮ層、Ａｌ層、Ｃｕ層、およびＡｌＣｕ層のうちの少なくとも１つを含む。
　窒化物半導体装置５００の製造方法は、金属層５５０をリソグラフィおよびエッチングによって選択的に除去して、図１６に示されるドレイン電極３４およびソース電極３６を形成することをさらに含む。このようにして、図１６に示される窒化物半導体装置５００を得ることができる。
　以下、本実施形態の窒化物半導体装置５００の作用について説明する。
　窒化物半導体装置５００においては、パッシベーション層５０２は、平面視で第１開口５０２Ａとゲート層２２との間に位置する電子供給層１８の少なくとも一部上に形成された第１部分５０４と、平面視で第２開口５０２Ｂとゲート層２２との間に位置する電子供給層１８上に形成された第２部分５０６とを含み、第２部分５０６は、第１部分５０４よりも小さい厚さを有している。より小さい厚さを有するパッシベーション層５０２は、より小さい応力を電子供給層１８に与えるため、パッシベーション層５０２が相対的に小さい厚さを有する第２部分５０６を含むようにすることにより、電子供給層１８に加えられる応力を局所的に低減して、２ＤＥＧ２０のシートキャリア密度を低減することができる。
　具体的には、電界集中が生じやすい第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂの近傍に、２ＤＥＧ２０のシートキャリア密度が低い第１低キャリア密度領域５０８Ｌ１および第２低キャリア密度領域５０８Ｌ２がそれぞれ設けられる。この結果、特にゲート電極２４に負バイアスが印加された場合にリッジ部２６の端部（第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂ）近傍に生じ得る電界集中を抑制することができる。このような電界集中の抑制は、高ゲート電圧印加時のリーク電流の低減につながるため、ゲート・ソース間電圧の最大定格を向上させることができる。一方、比較的電界集中の生じにくい第１リッジ端部２６Ａから離れた位置に、２ＤＥＧ２０のシートキャリア密度が高い高キャリア密度領域５０８Ｈを設けることにより、窒化物半導体装置５００のオン抵抗の過度の増加を抑制することができる。
　本実施形態によれば、ｐ型ＧａＮ層を用いる窒化物半導体ＨＥＭＴにおいて、所望の閾値電圧を維持しつつ、正バイアスおよび負バイアスの両方の場合にゲート・ソース間電圧の最大定格を向上させることができる。
　第２実施形態の窒化物半導体装置５００は、以下の利点を有する。
　（２－１）パッシベーション層５０２は、平面視で第１開口５０２Ａとゲート層２２との間に位置する電子供給層１８の少なくとも一部上に形成された第１部分５０４と、平面視で第２開口５０２Ｂとゲート層２２との間に位置する電子供給層１８上に形成された第２部分５０６とを含み、第２部分５０６は、第１部分５０４よりも小さい厚さを有している。
　この構成によれば、パッシベーション層５０２は、相対的に小さい厚さを有する第２部分５０６を含んでいるため、電子供給層１８に印加される応力を低減することができる。この結果、２ＤＥＧ２０のシートキャリア密度を局所的に低減して、電界集中を抑制することができる。
　［他の変更例］
　上記実施形態および変更例の各々は、以下のように変更して実施することができる。
　・第１絶縁層３８と第２絶縁層４０とは、厚さおよび材質のうちの少なくとも一方が異なっていてもよい。
　第１リッジ端部２６Ａ近傍における電界集中は、平面視で第１開口３２Ａとゲート層２２との間に位置する電子走行層１６中の２ＤＥＧ２０のシートキャリア密度が低くなるほど抑制される。また、第２リッジ端部２６Ｂ近傍における電界集中は、平面視で第２開口３２Ｂとゲート層２２との間に位置する電子走行層１６中の２ＤＥＧ２０のシートキャリア密度が低くなるほど抑制される。
　この点、本構成によれば、第１絶縁層３８と第２絶縁層４０とは、厚さおよび材質のうちの少なくとも一方が異なっているため、電子走行層１６中の２ＤＥＧ２０のシートキャリア密度を、第１開口３２Ａ近傍の領域と第２開口３２Ｂ近傍の領域との間で異ならせることができる。これにより、例えば、第１リッジ端部２６Ａおよび第２リッジ端部２６Ｂのうち、その近傍でリーク電流がより発生しやすい一方寄りの領域において、２ＤＥＧ２０のシートキャリア密度が小さくなるようにして、電界集中を抑制することができる。
　・第１実施形態において、追加的または代替的に、第２絶縁層４０は、第１絶縁層３８よりも小さい厚さを有していてもよい。
　・第１実施形態において、追加的または代替的に、第２絶縁層４０は、第１絶縁層３８よりも小さい熱膨張係数を有していてもよい。
　・第２実施形態において、パッシベーション層５０２の第１部分５０４と第２部分５０６とが、異なる絶縁層によって構成されていてもよい。例えば、第１部分５０４は、ＳｉＮ層によって構成され、第２部分５０６は、ＳｉＯ２層によって構成されていてもよい。あるいは、第１部分５０４は、ＳｉＯ２層およびＳｉＮ層によって構成され、第２部分５０６は、ＳｉＯ２層によって構成されていてもよい。
　・ゲート電極２４は、ゲート層２２の上面２２Ｂの一部に形成されるように図示されているが、ゲート電極２４は、ゲート層２２の上面２２Ｂのすべてを覆うように形成されていてもよい。
　本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成されている構造は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層が位置している構造を含んでいてもよい。
　本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　例えば、本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　［付記］
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　（付記１）
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）上に形成され、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
　前記電子供給層（１８）の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
　前記ゲート層（２２）上に形成されたゲート電極（２４）と、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うとともに、第１開口（３２Ａ）および第２開口（３２Ｂ）を有するパッシベーション層（３２）と、
　前記第１開口（３２Ａ）を介して前記電子供給層（１８）に接しているドレイン電極（３４）と、
　前記第２開口（３２Ｂ）を介して前記電子供給層（１８）に接しているソース電極（３６）と
　を備え、
　前記ゲート層（２２）は、前記第１開口（３２Ａ）と前記第２開口（３２Ｂ）との間に位置しており、
　前記パッシベーション層（３２）は、
　平面視で前記第１開口（３２Ａ）と前記ゲート層（２２）との間に位置する前記電子供給層（１８）の少なくとも一部上に形成された第１絶縁層（３８）と、
　平面視で前記第２開口（３２Ｂ）と前記ゲート層（２２）との間に位置する前記電子供給層（１８）上に形成されるとともに、前記ゲート層（２２）および前記ゲート電極（２４）を覆う第２絶縁層（４０）と
　を含み、前記第２絶縁層（４０）は、前記第１絶縁層（３８）よりも小さいヤング率を有する材料によって構成されている、
　窒化物半導体装置。
　（付記２）
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）上に形成され、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
　前記電子供給層（１８）の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
　前記ゲート層（２２）上に形成されたゲート電極（２４）と、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うとともに、第１開口（３２Ａ）および第２開口（３２Ｂ）を有するパッシベーション層（３２）と、
　前記第１開口（３２Ａ）を介して前記電子供給層（１８）に接しているドレイン電極（３４）と、
　前記第２開口（３２Ｂ）を介して前記電子供給層（１８）に接しているソース電極（３６）と
　を備え、
　前記ゲート層（２２）は、前記第１開口（３２Ａ）と前記第２開口（３２Ｂ）との間に位置しており、
　前記パッシベーション層（３２）は、
　平面視で前記第１開口（３２Ａ）と前記ゲート層（２２）との間に位置する前記電子供給層（１８）の少なくとも一部上に形成された第１絶縁層（３８）と、
　平面視で前記第２開口（３２Ｂ）と前記ゲート層（２２）との間に位置する前記電子供給層（１８）上に形成されるとともに、前記ゲート層（２２）および前記ゲート電極（２４）を覆う第２絶縁層（４０）と
　を含み、前記第１絶縁層（３８）と前記第２絶縁層（４０）とは、厚さおよび材質のうちの少なくとも一方が異なっている、
　窒化物半導体装置。
　（付記３）
　前記第２絶縁層（４０）の一部は、前記第１絶縁層（３８）の少なくとも一部上に形成されている、付記１に記載の窒化物半導体装置。
　（付記４）
　前記第２絶縁層（４０）は、前記第１絶縁層（３８）よりも小さい厚さを有している、付記１～３のうちのいずれか１つに記載の窒化物半導体装置。
　（付記５）
　前記第１絶縁層（３８）は、ＳｉＮであり、前記第２絶縁層（４０）は、ＳｉＯＮまたはＳｉＯ２である、付記１～４のいずれか１つに記載の窒化物半導体装置。
　（付記６）
　前記第１絶縁層（３８）は、ＳｉＮを含み、前記第２絶縁層（４０）は、ＳｉＯＮおよびＳｉＯ２のいずれか一方を含む付記１～４のうちのいずれか１つに記載の窒化物半導体装置。
　（付記７）
　前記第１絶縁層（３８）および前記第２絶縁層（４０）は、それぞれ異なる成膜条件によって形成されたＳｉＮであり、前記成膜条件が異なることによって、前記第２絶縁層（４０）は、前記第１絶縁層（３８）よりも小さいヤング率を有している、付記１～４のうちのいずれか１つに記載の窒化物半導体装置。
　（付記８）
　前記ソース電極（３６）は、前記第２開口（３２Ｂ）に充填されたソースコンタクト部（３６Ａ）と、前記パッシベーション層（３２）を覆うソースフィールドプレート部（３６Ｂ）とを含み、前記ソースフィールドプレート部（３６Ｂ）は、平面視で前記ゲート電極（２４）と前記第１開口（３２Ａ）との間に位置する端部（３６Ｃ）を含む、付記１～７のうちのいずれか１つに記載の窒化物半導体装置。
　（付記９）
　前記ゲート層（２２）は、
　前記ゲート電極（２４）が形成される上面（２２Ｂ）を含むリッジ部（２６）と、
　前記リッジ部（２６）よりも薄く、平面視で前記リッジ部（２６）から前記第１開口（３２Ａ）に向けて延びる第１延在部（２８）と
　を含む、付記１～８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１０）
　前記ゲート層（２２）は、
　前記リッジ部（２６）よりも薄く、平面視で前記リッジ部（２６）から前記第２開口（３２Ｂ）に向けて延びる第２延在部（３０）
　をさらに含む、付記９に記載の窒化物半導体装置。
　（付記１１）
　前記リッジ部（２６）は、１００ｎｍよりも大きい厚さを有し、前記第１延在部（２８）および前記第２延在部（３０）の各々は、５ｎｍ以上１００ｎｍ以下の厚さを有し、前記電子供給層（１８）は、８ｎｍ以上の厚さを有する、付記１０に記載の窒化物半導体装置。
　（付記１２）
　前記第２絶縁層（４０）の一部は、前記第１延在部（２８）の少なくとも一部上に形成されている、付記９～１１のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１３）
　前記第１絶縁層（３８）は、前記第１開口（３２Ａ）内の前記ドレイン電極（３４）に隣接する第１端部（３８Ａ）と、平面視で前記第１開口（３２Ａ）と前記ゲート電極（２４）との間に位置する第２端部（３８Ｂ）とを含み、前記第２端部（３８Ｂ）は、前記第１延在部（２８）上に位置している、付記９～１２のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１４）
　前記第１絶縁層（３８）の前記第２端部（３８Ｂ）と前記ゲート層（２２）の前記リッジ部（２６）との間の距離は、平面視で５０ｎｍ以上である、付記１３に記載の窒化物半導体装置。
　（付記１５）
　前記ソースフィールドプレート部（３６Ｂ）の一部は、前記第１絶縁層（３８）の一部を直接覆っており、前記ソースフィールドプレート部（３６Ｂ）の端部（３６Ｃ）は、前記第１絶縁層（３８）上に位置している、付記８に記載の窒化物半導体装置。
　（付記１６）
　前記第１絶縁層（３０２）は、前記第１開口（３２Ａ）内の前記ドレイン電極（３４）に隣接する第１端部（３０２Ａ）と、前記ゲート電極（２４）上に位置する第２端部（３０２Ｂ）とを含む、付記１～１１のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１７）
　窒化物半導体によって構成された電子走行層（１６）と、
　前記電子走行層（１６）上に形成され、前記電子走行層（１６）よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層（１８）と、
　前記電子供給層（１８）の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（２２）と、
　前記ゲート層（２２）上に形成されたゲート電極（２４）と、
　前記電子供給層（１８）、前記ゲート層（２２）、および前記ゲート電極（２４）を覆うとともに、第１開口（５０２Ａ）および第２開口（５０２Ｂ）を有するパッシベーション層（５０２）と、
　前記第１開口（５０２Ａ）を介して前記電子供給層に接しているドレイン電極（３４）と、
　前記第２開口（５０２Ｂ）を介して前記電子供給層に接しているソース電極（３６）と
　を備え、
　前記ゲート層（２２）は、前記第１開口（５０２Ａ）と前記第２開口（５０２Ｂ）との間に位置しており、
　前記パッシベーション層（５０２）は、
　平面視で前記第１開口（５０２Ａ）と前記ゲート層（２２）との間に位置する前記電子供給層（１８）の少なくとも一部上に形成された第１部分（５０４）と、
　平面視で前記第２開口（５０２Ｂ）と前記ゲート層（２２）との間に位置する前記電子供給層（１８）上に形成された第２部分（５０６）と
　を含み、前記第２部分（５０６）は、前記第１部分（５０４）よりも小さい厚さを有している、
　窒化物半導体装置。
　（付記１８）
　前記パッシベーション層（５０２）の前記第１部分（５０４）と前記第２部分（５０６）とが、異なる絶縁層によって構成されている、付記１７に記載の窒化物半導体装置。
　（付記１９）
　正バイアス時のゲート・ソース間電圧の最大定格が８Ｖ以上かつ負バイアス時のゲート・ソース間電圧の最大定格が４Ｖ以上である、付記１～１８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記２０）
　前記電子走行層（１６）は、ＧａＮであり、
　前記電子供給層（１８）は、ＡｌｘＧａ１－ｘＮであり、０．２＜ｘ＜０．３であり、
　前記ゲート層（２２）は、ＭｇおよびＺｎのうちの少なくとも一方がドーピングされたＧａＮである、
　付記１～１９のうちのいずれか１つに記載の窒化物半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０，２００，３００，４００，５００…窒化物半導体装置
　１２…基板
　１４…バッファ層
　１６…電子走行層
　１８…電子供給層
　２０…二次元電子ガス（２ＤＥＧ）
　２２，４０２…ゲート層
　２２Ａ，４０２Ａ…底面
　２２Ｂ，４０２Ｂ…上面
　２４…ゲート電極
　２６…リッジ部
　２６Ａ…第１リッジ端部
　２６Ｂ…第２リッジ端部
　２８…第１延在部
　３０…第２延在部
　３２，５０２…パッシベーション層
　３２Ａ…第１開口
　３２Ｂ…第２開口
　３４…ドレイン電極
　３６…ソース電極
　３６Ａ…ソースコンタクト部
　３６Ｂ…ソースフィールドプレート部
　３６Ｃ…端部
　３８，３０２…第１絶縁層
　３８Ａ，３０２Ａ…第１端部
　３８Ｂ，３０２Ｂ…第２端部
　４０，２０２…第２絶縁層
　４２Ｈ，３０４Ｈ，５０８Ｈ…高キャリア密度領域
　４２Ｌ１，５０８Ｌ１…第１低キャリア密度領域
　４２Ｌ２，５０８Ｌ２…第２低キャリア密度領域
　５２…窒化物半導体層
　５４，５６…金属層
　１００…形成パターン
　１０２…アクティブ領域
　１０４…非アクティブ領域
　３０４Ｌ…低キャリア密度領域
　５０４…第１部分
　５０６…第２部分

Claims (15)

  1. 　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    　前記電子供給層の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
    　前記ゲート層上に形成されたゲート電極と、
    　前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口および第２開口を有するパッシベーション層と、
    　前記第１開口を介して前記電子供給層に接しているドレイン電極と、
    　前記第２開口を介して前記電子供給層に接しているソース電極と
    　を備え、
    　前記ゲート層は、前記第１開口と前記第２開口との間に位置しており、
    　前記パッシベーション層は、
    　　平面視で前記第１開口と前記ゲート層との間に位置する前記電子供給層の少なくとも一部上に形成された第１絶縁層と、
    　　平面視で前記第２開口と前記ゲート層との間に位置する前記電子供給層上に形成されるとともに、前記ゲート層および前記ゲート電極を覆う第２絶縁層と
    　を含み、前記第２絶縁層は、前記第１絶縁層よりも小さいヤング率を有する材料によって構成されている、
    　窒化物半導体装置。
  2. 　前記第２絶縁層の一部は、前記第１絶縁層の少なくとも一部上に形成されている、請求項１に記載の窒化物半導体装置。
  3. 　前記第１絶縁層は、ＳｉＮを含み、前記第２絶縁層は、ＳｉＯＮおよびＳｉＯ２のいずれか一方を含む、請求項１または２に記載の窒化物半導体装置。
  4. 　前記ソース電極は、前記第２開口に充填されたソースコンタクト部と、前記パッシベーション層を覆うソースフィールドプレート部とを含み、前記ソースフィールドプレート部は、平面視で前記ゲート電極と前記第１開口との間に位置する端部を含む、請求項１～３のうちのいずれか一項に記載の窒化物半導体装置。
  5. 　前記ゲート層は、
    　前記ゲート電極が形成される上面を含むリッジ部と、
    　前記リッジ部よりも薄く、平面視で前記リッジ部から前記第１開口に向けて延びる第１延在部と
    　を含む、請求項１～４のうちのいずれか一項に記載の窒化物半導体装置。
  6. 　前記ゲート層は、
    　前記リッジ部よりも薄く、平面視で前記リッジ部から前記第２開口に向けて延びる第２延在部をさらに含む、請求項５に記載の窒化物半導体装置。
  7. 　前記リッジ部は、１００ｎｍよりも大きい厚さを有し、前記第１延在部および前記第２延在部の各々は、５ｎｍ以上１００ｎｍ以下の厚さを有し、前記電子供給層は、８ｎｍ以上の厚さを有する、請求項６に記載の窒化物半導体装置。
  8. 　前記第２絶縁層の一部は、前記第１延在部の少なくとも一部上に形成されている、請求項５～７のうちのいずれか一項に記載の窒化物半導体装置。
  9. 　前記第１絶縁層は、前記第１開口内の前記ドレイン電極に隣接する第１端部と、平面視で前記第１開口と前記ゲート電極との間に位置する第２端部とを含み、前記第２端部は、前記第１延在部上に位置している、請求項５～８のうちのいずれか一項に記載の窒化物半導体装置。
  10. 　前記第１絶縁層の前記第２端部と前記ゲート層の前記リッジ部との間の距離は、平面視で５０ｎｍ以上である、請求項９に記載の窒化物半導体装置。
  11. 　前記ソースフィールドプレート部の一部は、前記第１絶縁層の一部を直接覆っており、前記ソースフィールドプレート部の端部は、前記第１絶縁層上に位置している、請求項４に記載の窒化物半導体装置。
  12. 　前記第１絶縁層は、前記第１開口内の前記ドレイン電極に隣接する第１端部と、前記ゲート電極上に位置する第２端部とを含む、請求項１～７のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　窒化物半導体によって構成された電子走行層と、
    　前記電子走行層上に形成され、前記電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された電子供給層と、
    　前記電子供給層の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と、
    　前記ゲート層上に形成されたゲート電極と、
    　前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、第１開口および第２開口を有するパッシベーション層と、
    　前記第１開口を介して前記電子供給層に接しているドレイン電極と、
    　前記第２開口を介して前記電子供給層に接しているソース電極と
    　を備え、
    　前記ゲート層は、前記第１開口と前記第２開口との間に位置しており、
    　前記パッシベーション層は、
    　　平面視で前記第１開口と前記ゲート層との間に位置する前記電子供給層の少なくとも一部上に形成された第１部分と、
    　　平面視で前記第２開口と前記ゲート層との間に位置する前記電子供給層上に形成された第２部分と
    　を含み、前記第２部分は、前記第１部分よりも小さい厚さを有している、
    　窒化物半導体装置。
  14. 　正バイアス時のゲート・ソース間電圧の最大定格が８Ｖ以上かつ負バイアス時のゲート・ソース間電圧の最大定格が４Ｖ以上である、請求項１～１３のうちのいずれか一項に記載の窒化物半導体装置。
  15. 　前記電子走行層は、ＧａＮであり、
    　前記電子供給層は、ＡｌｘＧａ１－ｘＮであり、０．２＜ｘ＜０．３であり、
    　前記ゲート層は、ＭｇおよびＺｎのうちの少なくとも一方がドーピングされたＧａＮである、
    　請求項１～１４のうちのいずれか一項に記載の窒化物半導体装置。
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