JP2017143231A

JP2017143231A - 半導体装置

Info

Publication number: JP2017143231A
Application number: JP2016025223A
Authority: JP
Inventors: 聖也長谷川; Seiya Hasegawa; 将一兼近; Masakazu Kanechika; 上田　博之; Hiroyuki Ueda; 博之上田
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2016-02-12
Filing date: 2016-02-12
Publication date: 2017-08-17
Anticipated expiration: 2036-02-12
Also published as: JP6639260B2

Abstract

【課題】ＪＦＥＴ型ゲート構造を有する半導体装置において、ＪＦＥＴ型ゲート構造のドレイン側端部の電界を緩和する技術を提供する。
【解決手段】窒化物半導体装置１は、ドレイン電極３２とソース電極３４の間の位置でＡｌＧａＮ層１５の表面上にあるｐ型窒化物半導体層１６を備える。ＡｌＧａＮ層１５の表面にはリセスＲ１５が形成されている。第ｐ型窒化物半導体層１６は、リセスＲ１５内でソース電極３４側に偏在して位置する。
【選択図】図１

Description

本明細書で開示する技術は、半導体装置に関する。

ＧａＮ層とＡｌＧａＮ層のヘテロ接合面近傍に形成される２次元電子ガス層をチャネルとして利用する半導体装置の開発が進められている。この種の半導体装置では、ドレイン電極とソース電極の間にゲート電極が設けられており、そのゲート電極の電位に応じてドレイン電極とソース電極の間を流れる電流量が制御される。

この種の半導体装置では、安定したノーマリオフ動作を実現できる技術が望まれている。安定したノーマリオフ動作を実現するために、特許文献１は、リセスとｐ型半導体層を利用したＪＦＥＴ（Junction Field Effect）型ゲート構造の技術を開示する。リセスは、ドレイン電極とソース電極の間のＡｌＧａＮ層の表面の一部に形成されている。ｐ型半導体層がそのリセス内に充填されており、ゲート電極がｐ型半導体層に接する。

このようなＪＦＥＴ型ゲート構造を有する半導体装置では、ゲート電極が接地されたときに、ｐ型半導体層から伸びる空乏層が、ｐ型半導体層の下方の２次元電子ガス層の電子を枯渇させる。一方、ゲート電極に正電位が印加されると、空乏層が縮小し、ｐ型半導体層の下方に２次元電子ガス層が形成され、ドレイン電極とソース電極が２次元電子ガス層を介して導通する。特に、特許文献１の技術では、ＡｌＧａＮ層にリセスを形成することにより、ｐ型半導体層の下方の２次元電子ガス層の電子密度が低下しており、安定したノーマリオフ動作が実現できる。

特開２０１４−０２２７４５号公報

このようなＪＦＥＴ型ゲート構造を有する半導体装置では、ＪＦＥＴ型ゲート構造のドレイン側端部における電界集中が問題となっている。電界は、ｐ型半導体層とＡｌＧａＮ層の接合面のうちのドレイン側端部で最大強度となる。このようなＪＦＥＴ型ゲート構造を有する半導体装置では、ＪＦＥＴ型ゲート構造のドレイン側端部の電界を低下させる技術が望まれている。

本明細書が開示する半導体装置の一実施形態は、第１半導体層、第２半導体層、ドレイン電極、ソース電極、ｐ型半導体層及びゲート電極を備える。第２半導体層は、第１半導体層の表面にヘテロ接合する。ドレイン電極は、第２半導体層の表面上にある。ソース電極は、ドレイン電極から離れた位置で第２半導体層の表面上にある。ｐ型半導体層は、ドレイン電極とソース電極の間の位置で第２半導体層の表面上にある。ゲート電極は、ｐ型半導体層に接する。ドレイン電極とソース電極の間の第２半導体層の表面の一部にリセスが形成されている。第ｐ型半導体層は、リセス内でソース電極側に偏在して位置する。ここで、第１半導体層、第２半導体層及びｐ型半導体層の材料が、化合物半導体であってもよく、特に、窒化物半導体であってもよい。この場合、第１半導体層の半導体材料は、Ｉｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、第２半導体層の半導体材料は、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}ＮのバンドギャップがＩｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎのバンドギャップよりも大きいのが望ましい。ｐ型半導体層の半導体材料は、Ｉｎ_ＸｃＡｌ_ＹｃＧａ_{１−Ｘｃ−Ｙｃ}Ｎ（０≦Ｘｃ≦１、０≦Ｙｃ≦１、０≦Ｘｃ＋Ｙｃ≦１）である。ｐ型半導体層の組成は、第２半導体層の組成と同一でもよい。

上記実施形態の半導体装置では、第２半導体層の表面に形成されているリセスが、ｐ型半導体層からドレイン電極側に向けて伸びた形態を有する。このため、ｐ型半導体層のドレイン側に隣接する第２半導体層の厚みが薄く形成されており、第１半導体層と第２半導体層のヘテロ接合面に形成される２次元電子ガス層の電子密度が、ｐ型半導体層のドレイン側に隣接する位置で薄くなる。これにより、ｐ型半導体層と第２半導体層の接合面のうちのドレイン側端部の電界が低下する。

実施例の窒化物半導体装置の要部断面図を模式的に示すとともに、窒化物半導体装置がオフのときのドレイン電極とソース電極の間の電界強度の分布を示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。

図１に示されるように、窒化物半導体装置１は、ＨＦＥＴ（Heterostructure Field Effect Transistor）又はＨＥＭＴ（High Electron Mobility Transistor）と称される種類であり、基板１１、バッファ層１２、高抵抗層１３、ＧａＮ層１４、ＡｌＧａＮ層１５、ｐ型窒化物半導体層１６、絶縁膜２２、ドレイン電極３２、ソース電極３４及びゲート電極３６を備える。

基板１１の材料には、窒化物半導体系の半導体材料が結晶成長可能なものが用いられている。基板１１の材料には、一例では窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。

バッファ層１２は、基板１１の表面に接して設けられている。バッファ層１２の材料には、一例ではノンドープの窒化ガリウム（i-GaN）、ノンドープの窒化アルミニウム（i-AlN）、ノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられる。

高抵抗層１３は、バッファ層１２の表面に接して設けられている。高抵抗層１３の材料には、一例では炭素（Ｃ）ドープの窒化ガリウム（GaN）が用いられている。高抵抗層１３は、炭素がドープされることによって電気抵抗が高い層として構成されており、基板１１へのリーク電流を抑える役割を担う。

ＧａＮ層１４は、高抵抗層１３の表面に接して設けられている。ＧａＮ層１４の材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。ＡｌＧａＮ層１５は、ＧａＮ層１４の表面に接して設けられている。ＡｌＧａＮ層１５の材料には、一例ではノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられている。ＡｌＧａＮ層１５のバンドギャップは、ＧａＮ層１４のバンドギャップよりも大きい。このため、ＧａＮ層１４とＡｌＧａＮ層１５がヘテロ接合を構成しており、そのヘテロ接合面のうちのＧａＮ層１４側に２次元電子ガス層が形成される。なお、ＧａＮ層１４が特許請求の範囲に記載の第１半導体層の一例であり、ＡｌＧａＮ層１５が特許請求の範囲に記載の第２半導体層の一例である。

ドレイン電極３２とソース電極３４の間のＡｌＧａＮ層１５の表面の一部にリセスＲ１５が形成されている。リセスＲ１５は、ＡｌＧａＮ層１５を貫通しない深さを有する。即ち、リセスＲ１５の底面下には、ＡｌＧａＮ層１５が残存する。

ｐ型窒化物半導体層１６は、ＡｌＧａＮ層１５の表面に接して設けられており、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されている。ｐ型窒化物半導体層１６は、リセスＲ１５内でソース電極３４側に偏在して位置するように、ＡｌＧａＮ層１５の表面に接して設けられている。より具体的には、ｐ型窒化物半導体層１６は、リセスＲ１５のソース電極３４側の側面から所定距離にあるリセスＲ１５内に偏在して位置する。なお、ｐ型窒化物半導体層１６は、リセスＲ１５を超えてソース電極３４側に向けて張り出すように延設されていてもよい。ｐ型窒化物半導体層１６の材料には、一例ではマグネシウムがドープされた窒化ガリウム（p-GaN）又は窒化アルミニウムガリウム（p-AlGaN）が用いられている。なお、ｐ型窒化物半導体層１６は、特許請求の範囲に記載のｐ型半導体層の一例である。

絶縁膜２２は、ｐ型窒化物半導体層１６とドレイン電極３２の間のＡｌＧａＮ層１５の表面、及び、ｐ型窒化物半導体層１６とソース電極３４の間のＡｌＧａＮ層１５の表面に接して設けられている。絶縁膜２２の材料には、一例ではＵＳＧ（Undoped Silicate Glasses）膜が用いられている。絶縁膜２２は、化学気相成長法を利用して、ＡｌＧａＮ層１５の表面に成膜されている。

図１に示されるように、ドレイン電極３２及びソース電極３４の各々は、ＡｌＧａＮ層１５の表面に接して設けられている。ドレイン電極３２とソース電極３４は、ｐ型窒化物半導体層１６を間に置いて対向する位置に配置されており、リセスＲ１５の周囲のＡｌＧａＮ層１５の表面に形成されている。ドレイン電極３２の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ドレイン電極３２の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。ソース電極３４の材料にも、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ソース電極３４の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。これにより、ドレイン電極３２及びソース電極３４の各々は、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面近傍に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。ドレイン電極３２及びソース電極３４の各々は、電子ビーム蒸着技術を利用して、ＡｌＧａＮ層１５の表面に積層されている。

ゲート電極３６は、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されており、ｐ型窒化物半導体層１６の表面に接して設けられている。ｐ型窒化物半導体層１６とゲート電極３６は、ＪＦＥＴ型ゲート構造を構成する。

ゲート電極３６の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ゲート電極３６の材料には、一例ではニッケルが用いられている。これにより、ゲート電極３６は、ｐ型窒化物半導体層１６に対してオーミック接触可能に構成されている。ゲート電極３６は、電子ビーム蒸着技術を利用して、ｐ型窒化物半導体層１６の表面に成膜されている。なお、ゲート電極３６の材料には、窒化物半導体系の材料に対してショットキー接触可能なチタン、アルミニウム等の材料が用いられてもよい。

次に、窒化物半導体装置１の動作を説明する。窒化物半導体装置１は、ドレイン電極３２に正電位が印加され、ソース電極３４に接地電位が印加されて用いられる。ゲート電極３６が接地されているとき、ｐ型窒化物半導体層１６から伸びる空乏層が、ｐ型窒化物半導体層１６の下方において、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面近傍の２次元電子ガス層の電子を枯渇させる。このため、ドレイン電極３２とソース電極３４の間の電流経路は、このｐ型窒化物半導体層１６が対向するヘテロ接合面において遮断され、窒化物半導体装置１はオフになる。

ゲート電極３６に正電位が印加されると、ｐ型窒化物半導体層１６から伸びていた空乏層が縮小し、ｐ型窒化物半導体層１６の下方においても、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面近傍に２次元電子ガス層が発生する。ソース電極３４から注入された電子は、２次元電子ガス層を介してドレイン電極３２に流れ、窒化物半導体装置１はオンになる。このように、窒化物半導体装置１は、ノーマリオフで動作する。

図１に示されるように、窒化物半導体装置１は、ＡｌＧａＮ層１５にリセスＲ１５が形成されており、ｐ型窒化物半導体層１６がリセスＲ１５内でソース電極３４側に偏在して位置することを１つの特徴とする。換言すると、ＡｌＧａＮ層１５に形成されているリセスＲ１５が、ｐ型窒化物半導体層１６からドレイン電極３２側に向けて伸びた形態を有する。このため、ｐ型窒化物半導体層１６のドレイン側に隣接するＡｌＧａＮ層１５の厚みが薄く形成されており、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面に形成される２次元電子ガス層の電子密度が、ｐ型窒化物半導体層１６のドレイン側に隣接する位置で薄くなる。

窒化物半導体装置１では、ｐ型窒化物半導体層１６とＡｌＧａＮ層１５の接合面のうちのドレイン側端部において、電界強度が最大となる。例えば、ＡｌＧａＮ層１５にリセスＲ１５が形成されていない場合、ｐ型窒化物半導体層１６のドレイン側において、２次元電子ガス層の電子密度が濃く、その部分の電界強度が高くなる（図１に破線で示す）。一方、窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側において、２次元電子ガス層の電子密度が薄いので、電界の最大強度が低下する（図１に実線で示す）。特に、窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側端部とリセスＲ１５のドレイン側の角部に電界集中のピークが分散することで、ｐ型窒化物半導体層１６のドレイン側端部の電界の最大強度が大きく低下する。このように、窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側において、アバランシェ降伏の発生が抑えられ、耐圧が向上する。

上記したように、窒化物半導体装置１は、ｐ型窒化物半導体層１６のドレイン側において２次元電子ガス層の電子密度が低下すること、及び、ｐ型窒化物半導体層１６のドレイン側端部とリセスＲ１５のドレイン側の角部に電界集中が分散すること、を特徴とする。このような作用を効果的に発揮するために、リセスＲ１５の底面下にあるＡｌＧａＮ層１５の厚みＴ１が約５〜１５ｎｍであるのが望ましい。ＡｌＧａＮ層１５の厚みＴ１がこの範囲内にあると、オン抵抗の増加抑制と電界緩和を両立することができる。また、ｐ型窒化物半導体層１６のドレイン側にあるリセスＲ１５の長さＬ１が、ゲート・ドレイン間の長さＬ２が約１０μｍの場合、約１〜５μｍであるのが望ましい。リセスＲ１５の長さＬ１がこの範囲内にあると、オン抵抗の増加抑制と電界緩和を両立することができる。

次に、窒化物半導体装置１の製造方法を説明する。まず、図２に示されるように、基板１１上にバッファ層１２、高抵抗層１３、ＧａＮ層１４及びＡｌＧａＮ層１５を積層する。バッファ層１２、高抵抗層１３、ＧａＮ層１４及びＡｌＧａＮ層１５は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１１上に順に結晶成長される。

次に、図３に示されるように、ドライエッチング技術を利用して、ＡｌＧａＮ層１５の表面の一部をエッチングし、リセスＲ１５を形成する。リセスＲ１５の深さは、ＡｌＧａＮ層１５を貫通しないように調整される。

次に、図４に示されるように、結晶成長技術及びドライエッチング技術を利用して、ＡｌＧａＮ層１５の表面上の一部にｐ型窒化物半導体層１６をパターニングする。ｐ型窒化物半導体層１６は、ドレイン電極の形成位置とソース電極の形成位置の間であってドレイン電極の形成位置とソース電極の形成位置の双方から離れた位置にパターニングされる。具体的には、ＡｌＧａＮ層１５の表面上の全域にｐ型窒化物半導体層１６を有機金属気相成長法を利用して成膜した後に、ｐ型窒化物半導体層１６がリセスＲ１５内の一部に残存するようにｐ型窒化物半導体層１６の一部をエッチングする。ｐ型窒化物半導体層１６の一部が除去されると、リセスＲ１５の周囲のＡｌＧａＮ層１５の表面及びリセスＲ１５の底面下のＡｌＧａＮ層１５のうちのドレイン側の表面が露出する。

次に、図５に示されるように、化学気相成長法を利用して、ｐ型窒化物半導体層１６を覆ってＡｌＧａＮ層１５の表面上に絶縁膜２２を成膜する。

次に、図６に示されるように、エッチング技術を利用して、絶縁膜２２の一部をエッチングし、ドレイン電極の形成位置及びソース電極の形成位置に対応するＡｌＧａＮ層１５の表面を露出させるとともに、ゲート電極の形成位置に対応するｐ型窒化物半導体層１６の表面を露出させる。最後に、電子ビーム蒸着技術を利用して、ドレイン電極３２、ソース電極３４及びゲート電極３６を形成する。これらの工程を経て、図１に示す窒化物半導体装置１が完成する。

例えば、ｐ型窒化物半導体層１６のドレイン側端部の電界を緩和するために、そのｐ型窒化物半導体層１６のドレイン側端部の上方を延びるフィールドプレートを形成する技術が知られている。図１に示されるように、窒化物半導体装置１では、ゲート電極３６上に形成されているゲート配線の一部が、フィールドプレートと評価することができる。しかしながら、上記の製造方法で説明したように、また従来の半導体装置も同様に、ＪＦＥＴ型ゲート構造を形成する場合、ｐ型窒化物半導体層１６を覆うように成膜された絶縁膜２２の一部を除去してｐ型窒化物半導体層１６の上面の一部を露出させ、その露出部分にゲート電極３６を形成するので、ｐ型窒化物半導体層１６のドレイン側の側面に隣接する部分では、ｐ型窒化物半導体層１６の厚みに依存して絶縁膜２２の膜厚が厚く形成される。このため、ｐ型窒化物半導体層１６のドレイン側の側面に隣接する部分において、フィールドプレートとＡｌＧａＮ層１５の間の距離が長い。この結果、従来の半導体装置も同様に、ＪＦＥＴ型ゲート構造では、フィールドプレート効果が十分に発揮されない。一方、本明細書で開示する窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側にリセスＲ１５を伸ばすことにより、電界集中を緩和することができる。本明細書で開示する技術は、ＪＦＥＴ型ゲート構造に対して極めて有用な技術である。また、リセスＲ１５の長さを調整するだけでよく、製造プロセスが煩雑になることもない。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：窒化物半導体装置
１１：基板
１２：バッファ層
１３：高抵抗層
１４：ＧａＮ層
１５：ＡｌＧａＮ層
１６：ｐ型窒化物半導体層
２２：絶縁膜
３２：ドレイン電極
３４：ソース電極
３６：ゲート電極
３８：フィールドプレート

Claims

第１半導体層と、
前記第１半導体層の表面にヘテロ接合する第２半導体層と、
前記第２半導体層の表面上にあるドレイン電極と、
前記ドレイン電極から離れた位置で前記第２半導体層の表面上にあるソース電極と、
前記ドレイン電極と前記ソース電極の間の位置で前記第２半導体層の表面上にあるｐ型半導体層と、
前記ｐ型半導体層に接するゲート電極と、を備え、
前記ドレイン電極と前記ソース電極の間の前記第２半導体層の表面の一部にリセスが形成されており、
前記第ｐ型半導体層は、前記リセス内で前記ソース電極側に偏在して位置する、半導体装置。