JP6174874B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6174874B2
JP6174874B2 JP2013053868A JP2013053868A JP6174874B2 JP 6174874 B2 JP6174874 B2 JP 6174874B2 JP 2013053868 A JP2013053868 A JP 2013053868A JP 2013053868 A JP2013053868 A JP 2013053868A JP 6174874 B2 JP6174874 B2 JP 6174874B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
nitride semiconductor
nitride
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013053868A
Other languages
English (en)
Other versions
JP2014179546A (ja
Inventor
康裕 村瀬
康裕 村瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013053868A priority Critical patent/JP6174874B2/ja
Priority to US14/193,780 priority patent/US9401413B2/en
Publication of JP2014179546A publication Critical patent/JP2014179546A/ja
Priority to US15/189,339 priority patent/US9837518B2/en
Application granted granted Critical
Publication of JP6174874B2 publication Critical patent/JP6174874B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate

Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
窒化ガリウム（ＧａＮ）などの窒化物半導体は、シリコン（Ｓｉ）およびガリウムヒ素（ＧａＡｓ）に比べ、バンドギャップが大きく、電子移動度が大きいため、高耐圧用、高出力用、または高周波用のトランジスタへの応用が期待されている。したがって、窒化ガリウムなどの窒化物半導体を用いた電力制御用の電界効果トランジスタすなわちパワーデバイスの開発が進められている。
特開２００５−１８３５５１号公報（特許文献１）および特開２００５−２４４０７２号公報（特許文献２）には、窒化物半導体層として窒化ガリウムを用いた電界効果トランジスタに関する技術が記載されている。上記特許文献１および特許文献２には、チャネル層と、チャネル層上に形成されたバリア層と、バリア層上に形成されたゲート電極とを有する電界効果トランジスタが記載されている。
特開２００５−１８３５５１号公報 特開２００５−２４４０７２号公報
このような窒化ガリウムなどの窒化物半導体を用いた電界効果トランジスタをパワーデバイスに適用したものとしては、ゲート電極に電圧が印加されていないときに、ソース電極とドレイン電極との間に電流が流れない、いわゆるノーマリオフ型の電界効果トランジスタが重要である。ノーマリオフ型の電界効果トランジスタとして、上記特許文献２に記載されているように、ゲート電極の下に、窒化ガリウムからなるｐ型の半導体層が形成された電界効果トランジスタが提案されている。
しかし、製造工程中の半導体装置に熱処理が施される際に、ｐ型の半導体層とバリア層との間でｐ型不純物が拡散して、半導体装置をノーマリオフ型の電界効果トランジスタとして動作させることができなくなるおそれがある。また、ｐ型の半導体層をエッチングする際にバリア層がエッチングされてバリア層の膜厚が減少し、アクセス抵抗が増加するおそれがある。
このように、窒化ガリウムなどの窒化物半導体を用いたノーマリオフ型の電界効果トランジスタを有する半導体装置では、製造工程において、ｐ型の半導体層とバリア層との間のｐ型不純物の拡散、および、バリア層の膜厚の減少を抑制することができず、半導体装置の性能が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、チャネル層上に形成されたバリア層と、バリア層上に形成された、アルミニウムを含むｎ型の拡散防止層と、拡散防止層上に形成されたソース電極およびドレイン電極とを有する。また、半導体装置は、ソース電極とドレイン電極とで挟まれた拡散防止層上に形成されたｐ型のキャップ層と、キャップ層上に形成されたゲート電極とを有する。そして、拡散防止層におけるアルミニウムの組成比は、バリア層におけるアルミニウムの組成比よりも大きい。
また、他の実施の形態によれば、半導体装置は、チャネル層上に形成されたバリア層と、バリア層上に形成されたソース電極およびドレイン電極とを有する。また、半導体装置は、ソース電極とドレイン電極とで挟まれたバリア層上に形成された、アルミニウムを含むｎ型の拡散防止層と、拡散防止層上に形成されたｐ型のキャップ層と、キャップ層上に形成されたゲート電極とを有する。そして、拡散防止層におけるアルミニウムの組成比は、バリア層におけるアルミニウムの組成比よりも大きい。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の要部断面図である。 実施の形態１の第１変形例における半導体装置の要部断面図である。 実施の形態１の第２変形例における半導体装置の要部断面図である。 実施の形態１の第３変形例における半導体装置の要部断面図である。 キャップ層中における不純物の濃度の深さ方向の分布を模式的に示すグラフである。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 比較例１の半導体装置の要部断面図である。 ゲート電極の下の伝導帯のエネルギー分布の計算結果を示す図である。 ドレイン電圧とドレイン電流との関係を示すグラフである。 実施の形態２の半導体装置の要部断面図である。 実施の形態２の第１変形例における半導体装置の要部断面図である。 実施の形態２の第２変形例における半導体装置の要部断面図である。 実施の形態２の第３変形例における半導体装置の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態４の半導体装置の要部断面図である。 実施の形態４の半導体装置の製造工程中の要部断面図である。 実施の形態４の半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
（実施の形態１）
＜半導体装置の構造＞
実施の形態１の半導体装置は、電界効果トランジスタを有する半導体装置であり、電界効果トランジスタとして高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）を有する半導体装置である。
図１は、実施の形態１の半導体装置の要部断面図である。
図１に示すように、本実施の形態１の半導体装置は、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ１を備えている。トランジスタＴＲ１は、基板ＳＵＢと、基板ＳＵＢ上に形成されたバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成された窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨ上に形成された窒化物半導体層からなるバリア層ＢＲとを有する。また、トランジスタＴＲ１は、バリア層ＢＲ上に形成された窒化物半導体層からなる拡散防止層ＤＢ１を有する。
さらに、トランジスタＴＲ１は、拡散防止層ＤＢ１上に、互いに離れて形成されたソース電極ＳＥおよびドレイン電極ＤＥを有する。そして、トランジスタＴＲ１は、ソース電極ＳＥとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れて形成された、窒化物半導体層からなるキャップ層ＣＰを有する。また、トランジスタＴＲ１は、キャップ層ＣＰ上に形成されたゲート電極ＧＥを有する。
つまり、本実施の形態１の半導体装置では、バリア層ＢＲとキャップ層ＣＰとの間に、拡散防止層ＤＢ１が介在する。また、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれと、バリア層ＢＲとの間に、拡散防止層ＤＢ１が介在する。
基板ＳＵＢは、例えばシリコン（Ｓｉ）からなる半導体基板（単結晶シリコン基板）である。基板ＳＵＢの材質については、上層に形成される窒化物半導体層が、所望の特性を得るために必要な結晶性を有していればよく、特に限定されない。したがって、基板ＳＵＢとして、例えばサファイア基板、炭化シリコン（ＳｉＣ）基板または窒化ガリウム（ＧａＮ）基板などを用いることができる。
基板ＳＵＢ上には、バッファ層ＢＵＦが形成されている。バッファ層ＢＵＦは、基板ＳＵＢとチャネル層ＣＨとの格子定数差を緩和するために形成される。例えば、基板ＳＵＢを構成するシリコン（Ｓｉ）とチャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）との格子定数差を、バッファ層ＢＵＦにより緩和することができる。
シリコン（Ｓｉ）からなる基板ＳＵＢ上に、直接窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成した場合には、チャネル層ＣＨに多くのクラックが発生し、良好なエピタキシャル成長層が得られず、ＨＥＭＴの作製が難しくなるおそれがある。このため、基板ＳＵＢとチャネル層ＣＨとの間に、格子緩和を目的としたバッファ層ＢＵＦを挿入する。バッファ層ＢＵＦを形成したことにより、バッファ層ＢＵＦ上に形成されるチャネル層ＣＨに良好なエピタキシャル成長層が得られ、ＨＥＭＴの作製が容易となる。
バッファ層ＢＵＦの材質については、バッファ層ＢＵＦの上層に形成される窒化物半導体層であるチャネル層ＣＨ、バリア層ＢＲおよび拡散防止層ＤＢ１が、所望の特性を得るために必要な結晶性を有していればよく、特に限定されない。したがって、バッファ層ＢＵＦとして、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）もしくは窒化アルミニウム（ＡｌＮ）からなる窒化物半導体層、または、これらを積層した積層膜などを用いることができる。また、基板ＳＵＢが窒化ガリウム基板である場合には、バッファ層ＢＵＦを用いなくてもチャネル層ＣＨ、バリア層ＢＲおよび拡散防止層ＤＢ１の結晶性が保たれるため、基板ＳＵＢとチャネル層ＣＨとの間にバッファ層ＢＵＦが介在しなくてもよい。
バッファ層ＢＵＦ上には、チャネル層ＣＨが形成されている。チャネル層ＣＨは、窒化物半導体層からなり、好ましくは、窒化ガリウム（ＧａＮ）からなる。チャネル層ＣＨを構成する窒化ガリウムは、好ましくは、アンドープの窒化ガリウム、すなわち、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態の窒化ガリウム（ｉ−ＧａＮ）である。つまり、チャネル層ＣＨを構成する窒化ガリウムの導電型は、ｎ型でもなく、ｐ型でもない。あるいは、チャネル層ＣＨを構成する窒化ガリウムは、ｎ型の半導体でもなく、ｐ型の半導体でもない。また、アンドープの窒化ガリウムには、例えば意図的にドーピングを施さずに成長した窒化ガリウムが含まれる。さらに他の形態として、窒化インジウムガリウム（ＩｎＧａＮ）などの窒化物半導体層からなるチャネル層ＣＨを用いることができる。
ここで、「半導体がｎ型の導電性を示す」、「半導体の導電型がｎ型である」および「ｎ型の半導体である」とは、その半導体における多数キャリアが電子であることを意味する。また、「半導体がｐ型の導電性を示す」、「半導体の導電型がｐ型である」および「ｐ型の半導体である」とは、その半導体における多数キャリアが正孔であることを意味する。
半導体中にキャリアとして電子と正孔との両者が存在する場合は、電子濃度と正孔濃度との差が、実効的なキャリア濃度となる。本願明細書中では、「多数キャリアが電子である」とは、電子濃度が正孔濃度よりも大きく、かつ、実効的なキャリア濃度が１×１０１５ｃｍ−３よりも大きい状態を意味するものとする。また、「多数キャリアが正孔である」とは、正孔濃度が電子濃度よりも大きく、かつ、実効的なキャリア濃度が１×１０１５ｃｍ−３よりも大きい状態を意味するものとする。
一方、イントリンシック状態とは、電子濃度と正孔濃度がほぼ等しい状態、または、キャリアとしての電子または正孔が発生していない状態を示す。本願明細書中では、イントリンシック状態とは、実効的なキャリア濃度が１×１０１５ｃｍ−３以下の状態を意味するものとする。
チャネル層ＣＨ上には、バリア層ＢＲが形成されている。バリア層ＢＲは、チャネル層ＣＨを構成する窒化物半導体層とは異なる窒化物半導体層からなり、例えばチャネル層ＣＨのバンドギャップと異なるバンドギャップを有する窒化物半導体層からなる。好適には、バリア層ＢＲのバンドギャップは、チャネル層ＣＨのバンドギャップよりも大きい。
したがって、チャネル層ＣＨとして窒化ガリウム（ＧａＮ）からなる窒化物半導体層を用いるときは、好適には、バリア層ＢＲとして窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層を用いることができる。また、チャネル層ＣＨとして窒化インジウムガリウム（ＩｎＧａＮ）からなる窒化物半導体層を用いるときは、好適には、バリア層ＢＲとして窒化ガリウムまたは窒化アルミニウムガリウムからなる窒化物半導体層を用いることができる。
バリア層ＢＲは、チャネル層ＣＨ上に直接接して形成されており、チャネル層ＣＨとバリア層ＢＲとの間には、界面で伝導帯が不連続に変化するヘテロ接合が形成されている。バリア層ＢＲは、電子供給層であり、キャリア発生領域として機能することができる。
なお、バリア層ＢＲには、例えばシリコン（Ｓｉ）などのｎ型不純物が導入されていてもよい。
バリア層ＢＲ上には、拡散防止層ＤＢ１が形成されている。拡散防止層ＤＢ１は、アルミニウム（Ａｌ）を含む窒化物半導体層であり、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層である。これにより、後述するように、キャップ層ＣＰとしてマグネシウム（Ｍｇ）からなるｐ型不純物が導入された窒化物半導体層を用いるときに、キャップ層ＣＰに導入されたｐ型不純物がバリア層ＢＲまたはバリア層ＢＲよりも下層に拡散することを抑制することができる。
これは、例えば窒化アルミニウムガリウムからなる窒化物半導体層である拡散防止層ＤＢ１におけるアルミニウムの組成比の増加に伴って、拡散防止層ＤＢ１を構成する窒化アルミニウムガリウムの格子定数が小さくなり、ｐ型不純物であるマグネシウムが拡散しにくくなるためと考えられる。
なお、窒化アルミニウムガリウムからなる窒化物半導体層におけるアルミニウムの組成比とは、ガリウムおよびアルミニウムの全原子数に対するアルミニウムの原子数の比率を意味する。
拡散防止層ＤＢ１にはｎ型不純物が導入されており、拡散防止層ＤＢ１はｎ型の導電性を示す。すなわち、拡散防止層ＤＢ１の導電型はｎ型であり、拡散防止層ＤＢ１は、ｎ型の半導体層である。拡散防止層ＤＢ１が例えば窒化アルミニウムガリウム（ＡｌＧａＮ）からなる場合、拡散防止層ＤＢ１には、ｎ型不純物すなわちドナーとして、例えばシリコン（Ｓｉ）を導入することができる。このような場合、後述するキャップ層ＣＰにｐ型不純物すなわちアクセプタとしてマグネシウム（Ｍｇ）が導入されているときに、キャップ層ＣＰに導入されたｐ型不純物がバリア層ＢＲまたはバリア層ＢＲよりも下層に拡散することを、さらに抑制することができる。
これは、例えば、拡散防止層ＤＢ１のうちシリコンが導入された領域において水素が拡散しにくくなり、水素が拡散しにくくなることに伴って、マグネシウムが拡散しにくくなるためと考えられる。すなわち、拡散防止層ＤＢ１にｎ型不純物すなわちドナーが導入されていると、ｎ型不純物が正の電荷を有するために、拡散防止層ＤＢ１に水素が入りにくくなり、水素と結合しやすいマグネシウムが水素とともに拡散防止層ＤＢ１中を拡散することが抑制されるためと考えられる。
また、バリア層ＢＲにｎ型不純物が導入されているとき、好適には、拡散防止層ＤＢ１におけるｎ型不純物の濃度は、バリア層ＢＲにおけるｎ型不純物の濃度よりも大きい。これにより、拡散防止層ＤＢ１が形成されない場合と比べたときの、キャップ層ＣＰに導入されたｐ型不純物の拡散を抑制する効果を、より高めることができる。
さらに、拡散防止層ＤＢ１として窒化アルミニウムガリウムからなる窒化物半導体層を用いることにより、図１２を用いて後述するように、半導体層ＳＬを例えばドライエッチングによりエッチングしてキャップ層ＣＰを形成する際に、拡散防止層ＤＢ１の上面で選択性よくエッチングを停止することができる。これにより、ゲート電極ＧＥとドレイン電極ＤＥとの間の領域、および、ゲート電極ＧＥとソース電極ＳＥとの間の領域で、拡散防止層ＤＢ１の膜厚が減少することを防止または抑制することができる。そのため、ソース電極ＳＥとゲート電極ＧＥとの間のアクセス抵抗と、ドレイン電極ＤＥとゲート電極ＧＥとのアクセス抵抗が増加することを抑制することができる。
好適には、バリア層ＢＲとして窒化アルミニウムガリウムからなる窒化物半導体層を用い、拡散防止層ＤＢ１として窒化アルミニウムガリウムからなる窒化物半導体層を用いた場合、拡散防止層ＤＢ１におけるアルミニウムの組成比は、バリア層ＢＲにおけるアルミニウムの組成比よりも大きい。あるいは、バリア層ＢＲとして窒化ガリウムからなる窒化物半導体層を用い、拡散防止層ＤＢ１として窒化アルミニウムガリウムからなる窒化物半導体層を用いた場合、バリア層ＢＲにおけるアルミニウムの組成比は０となる。つまり、バリア層ＢＲは、好適には、拡散防止層ＤＢ１におけるアルミニウムの組成比よりも小さい組成比のアルミニウムを含むか、または、アルミニウムを含まない。
これにより、キャップ層ＣＰにｐ型不純物としてマグネシウム（Ｍｇ）が導入されているときに、キャップ層ＣＰに導入されたｐ型不純物がバリア層ＢＲまたはバリア層ＢＲよりも下層に拡散することをさらに確実に抑制することができる。
拡散防止層ＤＢ１上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、いずれも導電体からなり、例えばチタン（Ｔｉ）膜と、チタン膜上に形成された金（Ａｕ）膜との積層膜などの金属膜ＭＦ２からなる。ソース電極ＳＥおよびドレイン電極ＤＥは、図１の紙面に略垂直な方向に延在している。ソース電極ＳＥとドレイン電極ＤＥとは、拡散防止層ＤＢ１とオーミック接続されている。
ソース電極ＳＥとドレイン電極ＤＥとは、互いに離れており、間にゲート電極ＧＥを挟むようにして、それぞれ拡散防止層ＤＢ１上の一部の領域に形成されている。つまり、ゲート電極ＧＥとソース電極ＳＥとドレイン電極ＤＥとは、平面視で、互いに離れている。なお、「平面視で」とは、基板ＳＵＢの上面に垂直な方向から見た場合を意味する。
バリア層ＢＲ上に拡散防止層ＤＢ１が形成され、拡散防止層ＤＢ１上にソース電極ＳＥとドレイン電極ＤＥとが互いに離間して形成されているため、バリア層ＢＲ上に拡散防止層ＤＢ１を介してソース電極ＳＥとドレイン電極ＤＥとが形成された状態となっている。すなわち、バリア層ＢＲとソース電極ＳＥとの間には拡散防止層ＤＢ１が介在し、バリア層ＢＲとドレイン電極ＤＥとの間には拡散防止層ＤＢ１が介在する。
ソース電極ＳＥとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上には、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れてキャップ層ＣＰが形成されている。すなわち、バリア層ＢＲ上には、拡散防止層ＤＢ１を介してキャップ層ＣＰが形成されており、バリア層ＢＲとキャップ層ＣＰとの間には、拡散防止層ＤＢ１が介在する。キャップ層ＣＰの詳細については、後述する。
キャップ層ＣＰ上には、ゲート電極ＧＥが形成されている。ゲート電極ＧＥは、導電体からなり、例えばニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜との積層膜などの金属膜からなる。ゲート電極ＧＥは、図１の紙面に略垂直な方向に延在している。
ゲート電極ＧＥは、平面視で、ソース電極ＳＥとドレイン電極ＤＥとの間に位置している。すなわち、平面視で、ゲート電極ＧＥは、ソース電極ＳＥとドレイン電極ＤＥとの間に挟まれている。つまり、互いに離間したソース電極ＳＥとドレイン電極ＤＥとが、バリア層ＢＲ上に拡散防止層ＤＢ１を介して形成されており、ソース電極ＳＥとドレイン電極ＤＥとで挟まれたバリア層ＢＲ上に、拡散防止層ＤＢ１およびキャップ層ＣＰを介してゲート電極ＧＥが形成されている。
ゲート電極ＧＥは、好適には、キャップ層ＣＰとショットキー接続されている。これにより、ショットキー障壁を越えてゲート電極ＧＥとキャップ層ＣＰとの間で電流が流れにくくなるため、ゲートリーク電流を低減することができる。
本実施の形態１では、キャップ層ＣＰにはｐ型不純物が導入されており、キャップ層ＣＰはｐ型の導電性を示す。すなわち、キャップ層ＣＰの導電型はｐ型であり、キャップ層ＣＰは、ｐ型の半導体層である。キャップ層ＣＰおよびバリア層ＢＲのそれぞれの膜厚および不純物濃度を調整することによって、半導体装置を、ノーマリオフ型のＨＥＭＴすなわち電界効果トランジスタとして動作させることができる。
好適には、キャップ層ＣＰは、窒化ガリウム（ＧａＮ）からなるｐ型の窒化物半導体層であり、キャップ層ＣＰには、ｐ型不純物として、例えばマグネシウム（Ｍｇ）が導入されている。
また、好適には、キャップ層ＣＰは、アルミニウム（Ａｌ）を含むｐ型の窒化物半導体層であり、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層である。この場合も、キャップ層ＣＰには、ｐ型不純物として、例えばマグネシウム（Ｍｇ）が導入されている。窒化ガリウムからなるキャップ層ＣＰがアルミニウム（Ａｌ）を含むことにより、拡散防止層ＤＢ１の場合と同様に格子定数が小さくなり、ｐ型不純物であるマグネシウムが拡散しにくくなるため、熱処理の際にバリア層ＢＲにｐ型不純物が拡散することを防止することができる。
さらに好適には、アルミニウムを含むキャップ層ＣＰにおけるアルミニウムの組成比が、キャップ層ＣＰとゲート電極ＧＥとの界面ＩＦ１からキャップ層ＣＰと拡散防止層ＤＢ１との界面ＩＦ２に向かって増加している。これにより、キャップ層ＣＰのうち、拡散防止層ＤＢ１すなわちバリア層ＢＲに近い部分において、ｐ型不純物としてのマグネシウムが拡散しにくくなるので、熱処理の際にバリア層ＢＲにｐ型不純物が拡散することをより確実に防止することができる。
＜キャップ層の第１変形例＞
図２は、実施の形態１の第１変形例における半導体装置の要部断面図である。
本第１変形例の半導体装置は、ｐ型不純物として例えばマグネシウム（Ｍｇ）が導入された、実施の形態１におけるキャップ層ＣＰに代え、ｐ型不純物として炭素（Ｃ）が導入されたキャップ層ＣＰ１を有する点で、図１を用いて前述した実施の形態１の半導体装置と異なる。一方、キャップ層ＣＰ１以外の各部分については、実施の形態１の半導体装置における各部分と同様である。
キャップ層ＣＰ１は、実施の形態１におけるキャップ層ＣＰと同様に、例えば窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層であり、ｐ型の半導体層である。そして、前述したように、キャップ層ＣＰ１には、ｐ型不純物として炭素（Ｃ）が導入されている。
窒化物半導体層中の炭素（Ｃ）の拡散係数（以下、単に炭素の拡散係数という）は、窒化物半導体層中のマグネシウム（Ｍｇ）の拡散係数（以下、単にマグネシウムの拡散係数ともいう）よりも小さい。そのため、ｐ型不純物としてマグネシウムに代え炭素を用いることにより、熱処理の際にバリア層ＢＲにｐ型不純物が拡散することをより確実に防止することができる。
なお、本第１変形例では、マグネシウムの拡散係数よりも小さい拡散係数を有するｐ型不純物として、炭素を例示して説明した。しかし、このようなｐ型不純物としては、マグネシウムの拡散係数よりも小さい拡散係数を窒化物半導体層中で有し、キャップ層を構成する窒化物半導体層がｐ型の導電性を示すものであればよく、炭素に限定されない（後述する第２変形例および第３変形例においても同様）。
＜キャップ層の第２変形例＞
図３は、実施の形態１の第２変形例における半導体装置の要部断面図である。
本第２変形例の半導体装置は、実施の形態１におけるキャップ層ＣＰに代え、キャップ層ＣＰ２が形成されている点で、図１を用いて前述した実施の形態１の半導体装置と異なる。キャップ層ＣＰ２以外の各部分については、実施の形態１の半導体装置における各部分と同様である。
キャップ層ＣＰ２は、キャップ層ＣＰ２１およびキャップ層ＣＰ２２を含む。キャップ層ＣＰ２１は、ソース電極ＳＥとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に形成されている。キャップ層ＣＰ２２は、キャップ層ＣＰ２１上に形成されている。キャップ層ＣＰ２２上には、ゲート電極ＧＥが形成されている。つまり、キャップ層ＣＰ２は、下層としてのキャップ層ＣＰ２１と、上層としてのキャップ層ＣＰ２２との２層のキャップ層が積層されたものである。
キャップ層ＣＰ２１およびキャップ層ＣＰ２２、すなわちキャップ層ＣＰ２は、実施の形態１におけるキャップ層ＣＰと同様に、例えば窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層であり、ｐ型の半導体層である。キャップ層ＣＰ２１には、ｐ型不純物として炭素（Ｃ）が導入されている。また、キャップ層ＣＰ２２には、ｐ型不純物として、マグネシウム（Ｍｇ）が導入されている。
第１変形例において前述したように、炭素の拡散係数は、マグネシウムの拡散係数よりも小さい。そのため、マグネシウムの拡散係数よりも小さい拡散係数を有する炭素が導入されたキャップ層ＣＰ２１を、キャップ層ＣＰ２のうち下層、すなわち、拡散防止層ＤＢ１に接するように配置することにより、熱処理の際にバリア層ＢＲにｐ型不純物が拡散することをより確実に防止することができる。
＜キャップ層の第３変形例＞
図４は、実施の形態１の第３変形例における半導体装置の要部断面図である。また、図５は、キャップ層中における不純物の濃度の深さ方向の分布を模式的に示すグラフである。図５の横軸は、界面ＩＦ１と界面ＩＦ２との間の深さ位置を示し、図５の左の縦軸は、マグネシウム（Ｍｇ）の濃度を示し、図５の右の縦軸は、炭素（Ｃ）の濃度を示す。
本第３変形例の半導体装置は、実施の形態１におけるキャップ層ＣＰに代え、キャップ層ＣＰ３が形成されている点で、図１を用いて前述した実施の形態１の半導体装置と異なる。キャップ層ＣＰ３以外の各部分については、実施の形態１の半導体装置における各部分と同様である。
キャップ層ＣＰ３は、実施の形態１におけるキャップ層ＣＰと同様に、例えば窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層であり、ｐ型の半導体層である。キャップ層ＣＰ３には、ｐ型不純物としてマグネシウム（Ｍｇ）および炭素（Ｃ）が導入されている。図５に示すように、キャップ層ＣＰ３におけるマグネシウム（Ｍｇ）の濃度が、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１からキャップ層ＣＰ３と拡散防止層ＤＢ１との界面ＩＦ２に向かって減少している。また、キャップ層ＣＰ３における炭素（Ｃ）の濃度が、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１からキャップ層ＣＰ３と拡散防止層ＤＢ１との界面ＩＦ２に向かって増加している。
そのため、キャップ層ＣＰ３におけるマグネシウムの濃度は、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１で最も大きくなり、キャップ層ＣＰ３と拡散防止層ＤＢ１との界面ＩＦ２で最も小さくなる。一方、キャップ層ＣＰ３における炭素の濃度は、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１で最も小さくなり、キャップ層ＣＰ３と拡散防止層ＤＢ１との界面ＩＦ２で最も大きくなる。
そして、キャップ層ＣＰ３におけるマグネシウムの濃度に対する炭素の濃度の比率は、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１からキャップ層ＣＰ３と拡散防止層ＤＢ１との界面ＩＦ２に向かって増加する。すなわち、キャップ層ＣＰ３におけるマグネシウムの濃度に対する炭素の濃度の比率は、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１で最も小さくなり、キャップ層ＣＰ３と拡散防止層ＤＢ１との界面ＩＦ２で最も大きくなる。
また、好適には、図５に示すように、キャップ層ＣＰ３のうち下層の部分であるキャップ層ＣＰ３１では、炭素の濃度がマグネシウムの濃度よりも大きく、キャップ層ＣＰ３のうち上層の部分であるキャップ層ＣＰ３２では、炭素の濃度がマグネシウムの濃度よりも小さい。このとき、キャップ層ＣＰ３１は、ソース電極ＳＥとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に形成され、キャップ層ＣＰ３２は、キャップ層ＣＰ３１上に形成されていることになる。また、キャップ層ＣＰ３２上には、ゲート電極ＧＥが形成されていることになる。
第１変形例において前述したように、炭素の拡散係数は、マグネシウムの拡散係数よりも小さい。そのため、キャップ層ＣＰ３のうち拡散防止層ＤＢ１に接する部分において、マグネシウムの拡散係数よりも小さい拡散係数を有する炭素の濃度を最も大きくすることにより、熱処理の際にバリア層ＢＲにｐ型不純物が拡散することをより確実に防止することができる。
＜半導体装置の動作＞
次に、本実施の形態１の半導体装置の動作について説明する。ここでは、キャップ層ＣＰを形成することで、ノーマリオフ型デバイスとして動作する点について説明する。
図１に示す、ＨＥＭＴとしてのトランジスタＴＲ１においては、チャネル層ＣＨのバリア層ＢＲとの界面近傍に、２次元電子ガス２ＤＥＧが形成される。すなわち、チャネル層ＣＨを構成する例えば窒化ガリウム（ＧａＮ）のバンドギャップと、バリア層ＢＲを構成する例えば窒化アルミニウムガリウム（ＡｌＧａＮ）のバンドギャップとは、相違している。このため、バンドギャップの相違に基づく伝導帯オフセットと、バリア層ＢＲに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨのバリア層ＢＲとの界面近傍に、フェルミ準位よりも低いポテンシャル井戸が形成される。その結果、このポテンシャル井戸内に電子が蓄積され、チャネル層ＣＨのバリア層ＢＲとの界面近傍に２次元電子ガス２ＤＥＧが形成されるのである。
ソース電極ＳＥとドレイン電極ＤＥとは、それぞれ、２次元電子ガス２ＤＥＧに電気的に接続されている。なお、図１において、２次元電子ガス２ＤＥＧは、破線で模式的に示してある。
ここで、図１に示されるＨＥＭＴとしてのトランジスタＴＲ１では、ｐ型のキャップ層ＣＰがゲート電極ＧＥの下に形成されているため、閾値電圧を正、つまりノーマリオフ型デバイスにすることができる。
キャップ層ＣＰがなくバリア層ＢＲの上に直接接してゲート電極ＧＥが形成された場合、閾値電圧が負、つまりノーマリオン型デバイスになる。しかしながら、電力制御用トランジスタなどでは、ノーマリオフ型デバイスであることが求められている。このため、ｐ型のキャップ層ＣＰがゲート電極ＧＥの下に形成された構造を採用することで、ノーマリオフ型デバイスとすることが望ましい。
チャネル層ＣＨおよびバリア層ＢＲとして窒化物半導体層を用いた場合、チャネル層ＣＨとバリア層ＢＲとの間の伝導帯の差すなわちオフセットに加え、窒化物半導体層を用いたことによるピエゾ分極と自発分極とにより、ポテンシャル井戸の底のエネルギーが下降する。したがって、キャップ層ＣＰがゲート電極ＧＥの下に形成されていない場合、チャネル層ＣＨのバリア層ＢＲとの界面近傍に、底のエネルギーがフェルミ準位よりも低いポテンシャル井戸が形成される。そして、ゲート電極ＧＥに電圧を印加していないときに、チャネル層ＣＨのバリア層ＢＲとの界面近傍に２次元電子ガス２ＤＥＧが形成される。その結果、ＨＥＭＴとしての半導体装置がノーマリオン型デバイスになってしまう。
一方、図１に示すように、ｐ型のキャップ層ＣＰがゲート電極ＧＥの下に形成されている場合、チャネル層ＣＨとバリア層ＢＲとの界面に発生するピエゾ分極を、キャップ層ＣＰと拡散防止層ＤＢ１との界面などに発生するピエゾ分極により相殺することができるため、キャップ層ＣＰの下で、バリア層ＢＲの伝導帯のエネルギーが上昇する。また、キャップ層ＣＰにドープされたアクセプタ（ｐ型不純物）により発生する負の空間電荷により、キャップ層ＣＰの伝導帯のエネルギーが上昇し、それに引きずられてバリア層ＢＲの伝導帯のエネルギーも上昇する。その結果、ゲート電極ＧＥに電圧を印加していないときに、ゲート電極ＧＥの下のチャネル層ＣＨに、２次元電子ガス２ＤＥＧが形成されないようにすることができる。これにより、本実施の形態１の半導体装置であるトランジスタＴＲ１を、ノーマリオフ型デバイスとすることができる。
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
図６〜図１４は、実施の形態１の半導体装置の製造工程中の要部断面図である。
まず、図６に示すように、例えば、（１１１）面が露出しているシリコンからなる半導体基板である基板ＳＵＢ上に、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、複数の半導体層を積層する。
まず、基板ＳＵＢ上に、アンドープの窒化ガリウム（ＧａＮ）からなるバッファ層ＢＵＦを形成する。このバッファ層ＢＵＦの膜厚は、例えば１μｍ程度とすることができる。
次に、バッファ層ＢＵＦ上に、例えばアンドープの窒化ガリウム（ＧａＮ）からなる窒化物半導体層であるチャネル層ＣＨを、エピタキシャル成長により形成する。このチャネル層ＣＨの膜厚は、例えば１μｍ程度とすることができる。
次に、チャネル層ＣＨ上に、例えばアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層であるバリア層ＢＲを、エピタキシャル成長により形成する。バリア層ＢＲの膜厚は、例えば１４．５ｎｍ程度とすることができる。
次に、バリア層ＢＲ上に、例えばｎ型不純物が導入された窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層である拡散防止層ＤＢ１を、エピタキシャル成長により形成する。拡散防止層ＤＢ１の膜厚は、例えば３ｎｍ程度とすることができる。
次に、拡散防止層ＤＢ１上に、例えばｐ型不純物が導入された窒化ガリウム（ｐ型ＧａＮ）からなる窒化物半導体層である半導体層ＳＬを形成する。半導体層ＳＬは、キャップ層ＣＰ（図１参照）となるものである。半導体層ＳＬの膜厚は、例えば３２ｎｍ程度とすることができる。また、ｐ型不純物として、例えばマグネシウム（Ｍｇ）を用いることができ、この場合、例えばマグネシウムを含む原料ガスを用いたＭＯＣＶＤ法により半導体層ＳＬを形成することができる。
このようにして、基板ＳＵＢ上に、バッファ層ＢＵＦ、チャネル層ＣＨ、バリア層ＢＲ、拡散防止層ＤＢ１および半導体層ＳＬからなる半導体層構造が形成される。この半導体層構造は、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。
上述した半導体層構造を構成する各半導体層には、自発分極とピエゾ分極とに基づいて、各半導体層の上下界面に分極電荷が発生している。分極電荷の極性は、ＩＩＩ族面成長の場合、表面側が負極性であり、裏面側が正極性である。
なお、図７に示すように、拡散防止層ＤＢ１を形成した後、例えば炭素（Ｃ）を含む原料ガスを用いたＭＯＣＶＤ法によりｐ型不純物が導入された窒化ガリウム（ｐ型ＧａＮ）からなる半導体層ＳＬ１を形成することができる。このような方法により、図７に示すように、拡散防止層ＤＢ１上に、半導体層ＳＬ（図６参照）に代え、実施の形態１の第１変形例における半導体装置のキャップ層ＣＰ１（図２参照）となる半導体層ＳＬ１を形成することができる。
また、図８に示すように、拡散防止層ＤＢ１を形成した後、例えば炭素（Ｃ）を含む原料ガスを用いたＭＯＣＶＤ法によりｐ型ＧａＮからなる半導体層ＳＬ２１を形成し、次に、例えばマグネシウム（Ｍｇ）を含む原料ガスに切り替えてＭＯＣＶＤ法によりｐ型ＧａＮからなる半導体層ＳＬ２２を形成することができる。このような方法により、図８に示すように、拡散防止層ＤＢ１上に、半導体層ＳＬ（図６参照）に代え、実施の形態１の第２変形例における半導体装置のキャップ層ＣＰ２（図３参照）となる半導体層ＳＬ２を形成することができる。半導体層ＳＬ２は、ｐ型不純物として炭素が導入された半導体層ＳＬ２１と、ｐ型不純物としてマグネシウムが導入された半導体層ＳＬ２２とからなる。半導体層ＳＬ２２は、半導体層ＳＬ２１上に形成される。
さらに、図９に示すように、拡散防止層ＤＢ１を形成した後、例えば炭素（Ｃ）を含む第１ガスとマグネシウム（Ｍｇ）を含む第２ガスとを混合した原料ガスを用いたＭＯＣＶＤ法によりｐ型ＧａＮからなる半導体層ＳＬ３を形成することができる。そして、半導体層ＳＬ３の形成の開始時点から終了時点にかけて、第１ガスに対する第２ガスの混合比を増加させることができる。このような方法により、図９に示すように、炭素の濃度がマグネシウムの濃度よりも大きく、実施の形態１の第３変形例における半導体装置のキャップ層ＣＰ３１（図４参照）となる半導体層ＳＬ３１を、拡散防止層ＤＢ１上に形成することができる。また、炭素の濃度がマグネシウムの濃度よりも小さく、実施の形態１の第３変形例における半導体装置のキャップ層ＣＰ３２（図４参照）となる半導体層ＳＬ３２を、半導体層ＳＬ３１上に形成することができる。そして、半導体層ＳＬ３１と、半導体層ＳＬ３２とからなる半導体層ＳＬ３を形成することができる。
次に、図１０に示すように、半導体層ＳＬ上に、金属膜ＭＦ１を形成する。金属膜ＭＦ１は、例えば、半導体層ＳＬ上に形成されたニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜とを含む。金属膜ＭＦ１は、例えば、蒸着法により形成することができる。
次に、金属膜ＭＦ１上にレジスト膜を塗布し、このレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ゲート電極ＧＥ（図１参照）を形成する領域にレジスト膜が残存するように行われる。そして、パターニングされたレジスト膜をマスクにして、金属膜ＭＦ１をエッチングした後、レジスト膜を除去する。
これにより、図１１に示すように、半導体層ＳＬ上であって、ソース電極ＳＥ（図１参照）を形成する予定の領域と、ドレイン電極ＤＥ（図１参照）を形成する予定の領域との間に、金属膜ＭＦ１からなるゲート電極ＧＥを形成する。
なお、上記した方法に代え、図１３および図１４を用いて後述する工程と同様の工程を行って、リフトオフ法によりゲート電極ＧＥを形成してもよい。
次に、図１２に示すように、ゲート電極ＧＥをマスクにして、半導体層ＳＬをエッチングすることにより、ゲート電極ＧＥの下に半導体層ＳＬからなるｐ型のキャップ層ＣＰを形成する。すなわち、ゲート電極ＧＥの下方で、かつ、拡散防止層ＤＢ１上に、キャップ層ＣＰを形成する。具体的には、半導体層ＳＬのエッチングは、例えば塩素（Ｃｌ２）ガスに酸素（Ｏ２）ガスや六フッ化硫黄（ＳＦ６）ガスを添加したエッチングガスを用いたドライエッチングにより行うことができる。
上述のエッチングガスを用いた場合、窒化物半導体層におけるアルミニウムの組成比が大きいほど、その窒化物半導体層のエッチング速度は、小さくなる。本実施の形態１では、拡散防止層ＤＢ１におけるアルミニウムの組成比は、バリア層ＢＲにおけるアルミニウムの組成比よりも大きいので、拡散防止層ＤＢ１のエッチング速度は、バリア層ＢＲのエッチング速度よりも小さい。
したがって、本実施の形態１では、拡散防止層ＤＢ１が形成されていない場合に比べ、例えば上述のエッチングガスを用いて半導体層ＳＬをドライエッチングしてキャップ層ＣＰを形成する際に、拡散防止層ＤＢ１の上面で選択性よくエッチングを停止することができる。これにより、ゲート電極ＧＥとドレイン電極ＤＥとの間の領域、および、ゲート電極ＧＥとソース電極ＳＥとの間の領域で、拡散防止層ＤＢ１の膜厚、および、バリア層ＢＲの膜厚が減少することを防止または抑制することができる。そのため、ソース電極ＳＥとゲート電極ＧＥとの間のアクセス抵抗、およびドレイン電極ＤＥとゲート電極ＧＥとの間のアクセス抵抗が増加することを抑制することができる。
次に、拡散防止層ＤＢ１上に、ソース電極ＳＥ（図１参照）およびドレイン電極ＤＥ（図１参照）を、例えばリフトオフ法により形成する。
まず、ゲート電極ＧＥ上すなわちｐ型のキャップ層ＣＰ上を含めて拡散防止層ＤＢ１上にレジスト膜ＰＲ１（図１３参照）を塗布する。そして、このレジスト膜ＰＲ１に対して露光・現像処理を施すことにより、図１３に示すように、レジスト膜ＰＲ１をパターニングする。レジスト膜ＰＲ１のパターニングは、ソース電極ＳＥ（図１参照）を形成する領域およびドレイン電極ＤＥ（図１参照）を形成する領域で、拡散防止層ＤＢ１が露出するように行われる。
その後、図１４に示すように、金属膜ＭＦ２を形成する。これにより、ソース電極ＳＥ（図１参照）が形成される領域およびドレイン電極ＤＥ（図１参照）が形成される領域においては、拡散防止層ＤＢ１上に、直接、金属膜ＭＦ２が形成される。一方、その他の領域では、レジスト膜ＰＲ１上に金属膜ＭＦ２が形成される。このとき、金属膜ＭＦ２は、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜とを含む。この金属膜ＭＦ２は、例えば、蒸着法により形成することができる。
次に、レジスト膜ＰＲ１をリフトオフする。例えば、有機溶剤などを用いて基板ＳＵＢの上面を洗浄することで、レジスト膜ＰＲ１と、レジスト膜ＰＲ１上に形成されている金属膜ＭＦ２が除去され、拡散防止層ＤＢ１上に直接接触するように形成されている金属膜ＭＦ２だけが残存する。これにより、図１に示すように、拡散防止層ＤＢ１と直接接触する金属膜ＭＦ２からなるソース電極ＳＥおよびドレイン電極ＤＥを形成することができる。ソース電極ＳＥとドレイン電極ＤＥとは、拡散防止層ＤＢ１上に、互いに離れて形成され、ソース電極ＳＥとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れてｐ型のキャップ層ＣＰが形成されることになる。
次に、基板ＳＵＢに対して、熱処理（アロイ処理）を施すことにより、ソース電極ＳＥとチャネル層ＣＨとを、オーミック接続させる。同様に、この熱処理を施すことにより、ドレイン電極ＤＥとチャネル層ＣＨとを、オーミック接続させる。
その後、図示は省略するが、デバイス間の素子分離を図るため、窒素（Ｎ）などのイオン注入法により、素子分離領域を形成する。以上のようにして、図１に示すように、本実施の形態１の半導体装置としてのトランジスタＴＲ１を製造することができる。
＜拡散防止層が形成されていない場合のノーマリオフ特性について＞
図１５は、比較例１の半導体装置の要部断面図である。
図１５に示すように、比較例１の半導体装置も、実施の形態１の半導体装置と同様に、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ１００を備えている。トランジスタＴＲ１００は、実施の形態１のトランジスタＴＲ１と同様に、基板ＳＵＢと、基板ＳＵＢ上に形成されたバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成された窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨ上に形成された窒化物半導体層からなるバリア層ＢＲ１００とを有する。バリア層ＢＲ１００は、実施の形態１におけるバリア層ＢＲと同一である。
しかし、トランジスタＴＲ１００は、実施の形態１のトランジスタＴＲ１と異なり、バリア層ＢＲ１００上に形成された窒化物半導体層からなる拡散防止層ＤＢ１（図１参照）を有していない。
また、トランジスタＴＲ１００は、実施の形態１のトランジスタＴＲ１と異なり、バリア層ＢＲ１００上に、互いに離れて形成されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥとドレイン電極ＤＥとで挟まれたバリア層ＢＲ１００上に形成されたキャップ層ＣＰとを有する。さらに、トランジスタＴＲ１００は、キャップ層ＣＰ上に形成されたゲート電極ＧＥを有する。
つまり、比較例１の半導体装置では、バリア層ＢＲ１００とキャップ層ＣＰとの間に、拡散防止層ＤＢ１（図１参照）が介在しない。また、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれと、バリア層ＢＲ１００との間に、拡散防止層ＤＢ１（図１参照）が介在しない。
図１６は、ゲート電極の下の伝導帯のエネルギー分布の計算結果を示す図である。図１６において、横軸はゲート電極ＧＥからの深さｘを示しており、縦軸は、フェルミ準位を０ｅＶとしたときの伝導帯のエネルギーＥｃを示している。図１６の破線は、比較例１の半導体装置におけるゲート電極ＧＥの下の伝導帯のエネルギー分布の計算結果を示す。また、図１６の実線は、実施の形態１の半導体装置の実施例を実施例１としたとき、実施例１の半導体装置におけるゲート電極ＧＥの下の伝導帯のエネルギー分布の計算結果を示す。なお、図１６は、ゲート電極ＧＥに電圧が印加されていない状態でのエネルギー分布の計算結果を示す。
図１６における比較例１のエネルギー分布において、深さｘが０〜３２ｎｍの領域がキャップ層ＣＰに対応し、深さｘが３２〜４９．５ｎｍの領域がバリア層ＢＲ１００に対応し、深さｘが４９．５ｎｍ以上の領域が、チャネル層ＣＨに対応している。すなわち、キャップ層ＣＰの厚さを３２ｎｍとし、バリア層ＢＲ１００の厚さを１７．５ｎｍとしている。また、チャネル層ＣＨの厚さを１μｍとしている。
ここで、キャップ層ＣＰを窒化ガリウムからなるｐ型の窒化物半導体層とし、キャップ層ＣＰに導入されたｐ型不純物が拡散した結果、キャップ層ＣＰにおけるｐ型不純物すなわちアクセプタの濃度が、拡散前の５×１０１８ｃｍ−３から拡散後の２×１０１８ｃｍ−３に減少したものと仮定している。また、バリア層ＢＲ１００を窒化アルミニウムガリウムからなる窒化物半導体層とし、その組成をＡｌ０．１５Ｇａ０．８５Ｎ、すなわちアルミニウムの組成比を０．１５とし、バリア層ＢＲ１００におけるｎ型不純物すなわちドナーの濃度を５×１０１７ｃｍ−３としている。さらに、チャネル層ＣＨを窒化ガリウムからなる窒化物半導体層としている。
図１６に示すように、比較例１のエネルギー分布では、バリア層ＢＲ１００とチャネル層ＣＨとの界面において、チャネル層ＣＨの伝導帯のエネルギーがフェルミ準位と略等しい０ｅＶ付近まで減少する。そのため、ゲート電極ＧＥに電圧を印加していないときに、ゲート電極ＧＥの下でバリア層ＢＲ１００とチャネル層ＣＨとの界面に２次元電子ガス２ＤＥＧ（図１５参照）が形成されるおそれがある。すなわち、ソース電極ＳＥとドレイン電極ＤＥとを電気的に接続するチャネルが形成されるおそれがあり、ノーマリオフ特性が得られないおそれがある。
これは、キャップ層ＣＰに導入されていたｐ型不純物としてのマグネシウム（Ｍｇ）がキャップ層ＣＰからバリア層ＢＲ１００に拡散することによりキャップ層ＣＰにおけるｐ型不純物の濃度が減少し、キャップ層ＣＰ内のｐ型不純物（アクセプタ）による負の空間電荷が減少してキャップ層ＣＰの伝導帯のエネルギーが低下したことにより、バリア層ＢＲ１００の伝導帯のエネルギーが下降したためと考えられる。
電界効果トランジスタとしてのＨＥＭＴを備えた半導体装置の製造工程では、例えば、前述したソース電極ＳＥおよびドレイン電極ＤＥをオーミック接続させるためのアニール処理、または、ｐ型不純物を導入した後、活性化するための熱処理など、製造工程中の半導体装置に熱処理が施されることがある。
比較例１の半導体装置では、ｎ型のバリア層ＢＲ１００にｐ型のキャップ層ＣＰが直接接触している。そのため、製造工程中の熱処理によって、バリア層ＢＲ１００およびキャップ層ＣＰの各層に導入されていた不純物が拡散して不純物の分布が変化し、所望の特性を得られなくなる場合がある。
例えばキャップ層ＣＰに導入されていたｐ型不純物が拡散すると、例えば窒化ガリウムからなるチャネル層ＣＨと、ｎ型の窒化アルミニウムガリウムからなるバリア層ＢＲ１００との界面に発生するピエゾ分極を、バリア層ＢＲ１００とキャップ層ＣＰとの界面に発生するピエゾ分極で相殺できなくなる。さらに、キャップ層ＣＰ内のｐ型不純物による負の空間電荷が減少することでキャップ層ＣＰの伝導帯のエネルギーが低下し、これに引きずられてバリア層ＢＲ１００の伝導帯のエネルギーも低下する。これにより、キャップ層ＣＰの下で、バリア層ＢＲ１００の伝導帯のエネルギーが下降し、チャネル層ＣＨとバリア層ＢＲ１００との界面でのポテンシャル井戸の底のエネルギーがフェルミ準位よりも低くなる。そのため、ゲート電極ＧＥに電圧を印加していないときに、ソース電極ＳＥとドレイン電極ＤＥとの間に電流が流れ、所望のノーマリオフ特性が得られなくなる。
さらに、ｐ型のキャップ層ＣＰからバリア層ＢＲ１００中に拡散してきたｐ型不純物で、バリア層ＢＲ１００に導入されていたｎ型不純物の濃度が補償されることにより、バリア層ＢＲ１００におけるｎ型不純物の濃度が減少する。あるいは、ｐ型不純物が拡散するとともに、ｎ型不純物が拡散することにより、バリア層ＢＲ１００におけるｎ型不純物の濃度が減少する。これにより、例えばゲート電極ＧＥとドレイン電極ＤＥとの間、または、ゲート電極ＧＥとソース電極ＳＥとの間において、２次元電子ガスとしてのキャリア濃度が減少してオン抵抗が増加する。または、ゲート電極ＧＥの下において、チャネル層ＣＨ中に不純物が拡散することによりキャリア移動度が低下する。
また、電界効果トランジスタとしてＨＥＭＴを備えた半導体装置の製造工程では、キャップ層ＣＰをエッチングにより形成する。バリア層ＢＲ１００のエッチング速度に対するキャップ層ＣＰのエッチング速度の比、すなわちエッチングの選択比が十分に高い場合を除き、キャップ層ＣＰをエッチングする際にバリア層ＢＲ１００がエッチングされてバリア層ＢＲ１００の膜厚が薄くなるおそれがある。このような場合、ソース電極ＳＥまたはドレイン電極ＤＥとゲート電極ＧＥとの間のアクセス抵抗が増加し、半導体装置の性能が低下する。
図１７は、ドレイン電圧とドレイン電流との関係を示すグラフである。図１７において、横軸はドレイン電圧Ｖｄ、すなわち、ソース電極ＳＥとドレイン電極ＤＥとの間に印加される電圧を示しており、縦軸は、ドレイン電流Ｉｄ、すなわち、ソース電極ＳＥとドレイン電極ＤＥとの間に流れる電流を示している。図１７の破線は、比較例１の半導体装置におけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。また、図１７の実線は、実施の形態１の半導体装置の実施例を実施例２としたとき、実施例２の半導体装置におけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。
図１７に示すように、オン状態では、比較例１におけるドレイン電流Ｉｄは、実施例２におけるドレイン電流Ｉｄよりも小さくなっている。すなわち、比較例１におけるオン抵抗は、実施例２におけるオン抵抗よりも大きくなっており、比較例１における飽和電流は、実施例２における飽和電流よりも小さくなっている。これは、前述したように、半導体層ＳＬをエッチングしてキャップ層ＣＰを形成する際に、バリア層ＢＲ１００がエッチングされて膜厚が減少したためと考えられる。
このように、電界効果トランジスタとしてＨＥＭＴを備えた半導体装置の性能を向上させるためには、半導体装置の製造工程において、熱処理によるｐ型不純物およびｎ型不純物の拡散を抑制すること、ならびに、エッチングによるバリア層ＢＲ１００の膜厚の減少を抑制することが重要である。
しかし、比較例１の半導体装置では、製造工程において、キャップ層ＣＰとバリア層ＢＲ１００との間のｐ型不純物およびｎ型不純物の拡散、および、バリア層ＢＲ１００の膜厚の減少を抑制することができず、半導体装置の性能が低下する。
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置では、バリア層ＢＲとキャップ層ＣＰとの間に、拡散防止層ＤＢ１が介在する。拡散防止層ＤＢ１は、アルミニウム（Ａｌ）を含有する窒化物半導体層からなる。これにより、製造工程において、キャップ層ＣＰからバリア層ＢＲへのｐ型不純物の拡散、および、バリア層ＢＲの膜厚の減少を抑制することができる。また、ｐ型不純物の拡散を抑制するとともに、ｎ型不純物の拡散を抑制することができる。これにより、半導体装置の性能を向上させることができる。
好適には、拡散防止層ＤＢ１は、ｎ型の窒化物半導体層からなる。これにより、製造工程において、キャップ層ＣＰからバリア層ＢＲへのｐ型不純物の拡散、および、バリア層ＢＲの膜厚の減少をより抑制することができるため、半導体装置の性能をより向上させることができる。
さらに好適には、拡散防止層ＤＢ１におけるアルミニウムの組成比は、バリア層ＢＲにおけるアルミニウムの組成比よりも大きい。アルミニウムの組成比が大きい場合、アルミニウムの組成比が小さい場合に比べて、キャップ層ＣＰからバリア層ＢＲへのｐ型不純物の拡散、および、バリア層ＢＲの膜厚の減少を抑制することができるため、半導体装置の性能をさらに向上させることができる。
図１６における実施例１のエネルギー分布において、深さｘが０〜３２ｎｍの領域がキャップ層ＣＰに対応し、深さｘが３２〜３５ｎｍの領域が拡散防止層ＤＢ１に対応し、深さｘが３５〜４９．５ｎｍの領域がバリア層ＢＲに相当し、深さが４９．５ｎｍ程度以上の領域が、チャネル層ＣＨに対応している。すなわち、キャップ層ＣＰの厚さを３２ｎｍとし、拡散防止層ＤＢ１の厚さを３ｎｍとし、バリア層ＢＲの厚さを１４．５ｎｍとしている。また、チャネル層ＣＨの厚さを１μｍとしている。
ここで、キャップ層ＣＰを窒化ガリウム（ＧａＮ）からなるｐ型の窒化物半導体層とし、キャップ層ＣＰにおけるｐ型不純物の濃度を５×１０１８ｃｍ−３としている。また、拡散防止層ＤＢ１を窒化アルミニウムガリウムからなる窒化物半導体層とし、その組成をＡｌ０．２０Ｇａ０．８０Ｎ、すなわちアルミニウムの組成比を０．２０とし、拡散防止層ＤＢ１におけるｎ型不純物すなわちドナーの濃度を５×１０１７ｃｍ−３としている。さらに、バリア層ＢＲを窒化アルミニウムガリウムからなる窒化物半導体層とし、その組成をＡｌ０．１５Ｇａ０．８５Ｎ、すなわちアルミニウムの組成比を０．１５とし、バリア層ＢＲにおけるｎ型不純物すなわちドナーの濃度を５×１０１７ｃｍ−３としている。さらに、チャネル層ＣＨを窒化ガリウムからなる窒化物半導体層としている。
実施例１では、キャップ層ＣＰとバリア層ＢＲとの間に、拡散防止層ＤＢ１が介在する。そのため、キャップ層ＣＰからのｐ型不純物であるマグネシウム（Ｍｇ）の拡散によりキャップ層ＣＰの不純物濃度が減少することを抑制することができ、図１６に示すように、実施例１のエネルギー分布では、バリア層ＢＲの伝導帯のエネルギーを上昇させることができる。したがって、バリア層ＢＲとチャネル層ＣＨとの界面において、チャネル層ＣＨの伝導帯のエネルギーがフェルミ準位に対して負になることを防止することができる。そして、ゲート電極ＧＥに電圧を印加していないときに、ゲート電極ＧＥの下でバリア層ＢＲとチャネル層ＣＨとの界面に２次元電子ガス２ＤＥＧ（図１５参照）が形成されることを防止することができる。すなわち、ソース電極ＳＥとドレイン電極ＤＥとを電気的に接続するチャネルが形成されることを防止することができ、ノーマリオフ特性を確実に得ることができ、半導体装置の性能を向上させることができる。
なお、図１６において図示は省略するが、比較例１とは別に、キャップ層ＣＰ中で、キャップ層ＣＰとゲート電極ＧＥと界面ＩＦ１からキャップ層ＣＰと拡散防止層ＤＢ１との界面ＩＦ２に向かってｐ型不純物の不純物濃度が段階的に減少していると仮定した計算も行った。例えば、３２ｎｍの厚さを有し、窒化ガリウム（ＧａＮ）からなるキャップ層ＣＰのうち、界面ＩＦ１側の１４ｎｍの厚さを有する部分、すなわち深さｘが０〜１４ｎｍの領域では、キャップ層ＣＰにおけるｐ型不純物すなわちアクセプタの不純物濃度が２×１０１８ｃｍ−３に減少したものと仮定した。一方、３２ｎｍの厚さを有するキャップ層ＣＰのうち、界面ＩＦ２側の１８ｎｍの厚さを有する部分、すなわち深さｘが１４〜３２ｎｍの領域では、キャップ層ＣＰにおけるｐ型不純物すなわちアクセプタの不純物濃度が５×１０１７ｃｍ−３に減少したものと仮定した。キャップ層ＣＰ以外の部分については、比較例１と同一の条件とし、エネルギー分布の計算を行った。そして計算された結果を、実施例１の結果と比較した。
上記のような計算の結果と比べても、実施例１において、バリア層ＢＲの伝導帯のエネルギーは上昇した。したがって、本実施の形態１によれば、キャップ層ＣＰのうちバリア層ＢＲ側の一部からバリア層ＢＲに不純物が拡散する場合に比べても、閾値電圧を正にしてノーマリオフ特性を確実に得ることができ、半導体装置の性能を向上させることができる。
本実施の形態１の半導体装置では、ｎ型のバリア層ＢＲにｐ型のキャップ層ＣＰが直接接触していない。そのため、製造工程中の熱処理によって、バリア層ＢＲおよびキャップ層ＣＰの各層に導入された不純物が拡散して不純物の分布が変化し、所望の特性を得られなくなることを抑制することができる。そして、キャップ層ＣＰのｐ型不純物が拡散しないので、例えば窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨと、ｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバリア層ＢＲとの界面に発生するピエゾ分極を、キャップ層ＣＰと拡散防止層ＤＢ１との界面などに発生するピエゾ分極で相殺することができる。また、キャップ層ＣＰのｐ型不純物濃度が減少しないので、ｐ型不純物による負の空間電荷が減少しないため、キャップ層ＣＰの伝導帯のエネルギーが低下しない。そのため、キャップ層ＣＰの伝導帯のエネルギーが低下して、それに引きずられてバリア層ＢＲの伝導帯のエネルギーが低下するのを防ぐことができる。したがって、ゲート電極ＧＥに電圧を印加していないときに、ソース電極ＳＥとドレイン電極ＤＥとの間に電流が流れることを防止し、所望のノーマリオフ特性を得ることができる。
さらに、バリア層ＢＲに導入されているｎ型不純物の濃度が、ｐ型のキャップ層ＣＰからバリア層ＢＲ中に拡散してきたｐ型不純物で補償されて減少することを抑制することができる。あるいは、ｐ型不純物が拡散するとともに、ｎ型不純物が拡散することにより、バリア層ＢＲに導入されているｎ型不純物の濃度が減少することを抑制することができる。これにより、例えばゲート電極ＧＥとドレイン電極ＤＥとの間、または、ゲート電極ＧＥとソース電極ＳＥとの間において、２次元電子ガスとしてのキャリア濃度が減少してオン抵抗が増加することを防止または抑制することができる。また、ゲート電極ＧＥの下において、チャネル層ＣＨ中に不純物が拡散することによりキャリア移動度が低下することを防止または抑制することができる。
また、本実施の形態１では、半導体層ＳＬをエッチングしてキャップ層ＣＰを形成する際に、バリア層ＢＲがエッチングされて膜厚が減少することを防止することができる。図１７を用いて前述したように、オン状態では、実施例２におけるドレイン電流Ｉｄは、比較例１におけるドレイン電流Ｉｄよりも大きくなる。すなわち、実施の形態１におけるオン抵抗を、比較例１におけるオン抵抗よりも小さくし、実施の形態１における飽和電流を、比較例１における飽和電流よりも大きくすることができるので、半導体装置の性能を向上させることができる。
以上、本実施の形態１によれば、製造工程における熱処理によって、キャップ層ＣＰのｐ型不純物が拡散することが抑制され、所望のノーマリオフ特性が得られる。また、半導体層ＳＬをエッチングしてキャップ層ＣＰを形成する工程で、バリア層ＢＲの膜厚が減少することが抑制され、アクセス抵抗が増加することを抑制することができる。
（実施の形態２）
実施の形態１の半導体装置では、ソース電極およびドレイン電極が、拡散防止層上に形成されていた。それに対して、実施の形態２の半導体装置では、拡散防止層が、ソース電極およびドレイン電極のいずれからも離れて形成されており、ソース電極およびドレイン電極は、バリア層上に直接形成されている。
＜半導体装置の構造および半導体装置の動作＞
図１８は、実施の形態２の半導体装置の要部断面図である。
図１８に示すように、本実施の形態２の半導体装置は、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ２を備えている。トランジスタＴＲ２は、基板ＳＵＢと、基板ＳＵＢ上に形成されたバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成された窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨ上に形成された窒化物半導体層からなるバリア層ＢＲとを有する。
本実施の形態２のトランジスタＴＲ２のうち、基板ＳＵＢ、バッファ層ＢＵＦ、チャネル層ＣＨおよびバリア層ＢＲのそれぞれは、実施の形態１のトランジスタＴＲ１における基板ＳＵＢ、バッファ層ＢＵＦ、チャネル層ＣＨおよびバリア層ＢＲのそれぞれと同一である。そのため、それらについての説明は省略する。
また、トランジスタＴＲ２は、バリア層ＢＲ上に、互いに離れて形成されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥとドレイン電極ＤＥとで挟まれたバリア層ＢＲ上に、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れて形成された、窒化物半導体層からなる拡散防止層ＤＢ２とを有する。また、トランジスタＴＲ２は、拡散防止層ＤＢ２上に形成された窒化物半導体層からなるキャップ層ＣＰと、キャップ層ＣＰ上に形成されたゲート電極ＧＥとを有する。
本実施の形態２のトランジスタＴＲ２のうち、キャップ層ＣＰおよびゲート電極ＧＥのそれぞれについては、実施の形態１のトランジスタＴＲ１におけるキャップ層ＣＰおよびゲート電極ＧＥのそれぞれと同一であるため、それらについての説明は省略する。また、本実施の形態２のトランジスタＴＲ２のうち、拡散防止層ＤＢ２、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれの材質については、実施の形態１のトランジスタＴＲ１における拡散防止層ＤＢ１、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれの材質と同一である。
本実施の形態２のトランジスタＴＲ２では、実施の形態１のトランジスタＴＲ１と同様に、バリア層ＢＲとキャップ層ＣＰとの間に、拡散防止層ＤＢ２が介在する。拡散防止層ＤＢ２は、実施の形態１における拡散防止層ＤＢ１と同様に、アルミニウム（Ａｌ）を含有する窒化物半導体層からなり、好適には、ｎ型の窒化物半導体層からなる。また、さらに好適には、実施の形態１における拡散防止層ＤＢ１と同様に、拡散防止層ＤＢ２におけるアルミニウムの組成比は、バリア層ＢＲにおけるアルミニウムの組成比よりも大きい。つまり、バリア層ＢＲは、好適には、拡散防止層ＤＢ２におけるアルミニウムの組成比よりも小さい組成比のアルミニウムを含むか、または、アルミニウムを含まない。
しかし、本実施の形態２のトランジスタＴＲ２では、実施の形態１のトランジスタＴＲ１とは異なり、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれと、バリア層ＢＲとの間に、拡散防止層ＤＢ２が介在しない。
本実施の形態２のトランジスタＴＲ２では、拡散防止層ＤＢ２が、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れている。つまり、拡散防止層ＤＢ２は、ソース電極ＳＥおよびドレイン電極ＤＥのいずれとも接触していない。そのため、ソース電極ＳＥおよびドレイン電極ＤＥとの間に大きな電圧が印加されている場合でも、ゲート電極ＧＥに電圧が印加されていないとき、すなわちトランジスタＴＲ２がオフ状態のときに、ソース電極ＳＥとドレイン電極ＤＥとの間に拡散防止層ＤＢ２を介してリーク電流が流れることを防止することができる。したがって、トランジスタＴＲ２の耐圧性を向上させることができる。
図１９は、実施の形態２の第１変形例における半導体装置の要部断面図である。図２０は、実施の形態２の第２変形例における半導体装置の要部断面図である。図２１は、実施の形態２の第３変形例における半導体装置の要部断面図である。
本実施の形態２の第１変形例では、実施の形態１の第１変形例と同様に、半導体装置は、ｐ型不純物として例えばマグネシウム（Ｍｇ）が導入されたキャップ層ＣＰ（図１８参照）に代え、図１９に示すように、ｐ型不純物として炭素（Ｃ）が導入されたキャップ層ＣＰ１を有する。一方、キャップ層ＣＰ１以外の各部分については、実施の形態２の半導体装置における各部分と同様である。
本実施の形態２の第２変形例では、実施の形態１の第２変形例と同様に、半導体装置は、キャップ層ＣＰ（図１８参照）に代え、図２０に示すように、キャップ層ＣＰ２を有する。キャップ層ＣＰ２は、キャップ層ＣＰ２１およびキャップ層ＣＰ２２を含む。キャップ層ＣＰ２１は、ソース電極ＳＥとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ２上に形成されている。キャップ層ＣＰ２２は、キャップ層ＣＰ２１上に形成されている。キャップ層ＣＰ２２上には、ゲート電極ＧＥが形成されている。キャップ層ＣＰ２１およびキャップ層ＣＰ２２の各々は、実施の形態１の第２変形例におけるキャップ層ＣＰ２１およびキャップ層ＣＰ２２のそれぞれと同様にすることができる。
本実施の形態２の第３変形例では、実施の形態１の第３変形例と同様に、半導体装置は、キャップ層ＣＰ（図１８参照）に代え、図２１に示すように、キャップ層ＣＰ３を有する。実施の形態１の第３変形例と同様に、キャップ層ＣＰ３におけるマグネシウム（Ｍｇ）の濃度が、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１からキャップ層ＣＰ３と拡散防止層ＤＢ２との界面ＩＦ２に向かって減少している。また、キャップ層ＣＰ３における炭素（Ｃ）の濃度が、キャップ層ＣＰ３とゲート電極ＧＥとの界面ＩＦ１からキャップ層ＣＰ３と拡散防止層ＤＢ２との界面ＩＦ２に向かって増加している。また、実施の形態１の第３変形例と同様に、好適には、キャップ層ＣＰ３のうち下層の部分であるキャップ層ＣＰ３１では、炭素の濃度がマグネシウムの濃度よりも大きく、キャップ層ＣＰ３のうち上層の部分であるキャップ層ＣＰ３２では、炭素の濃度がマグネシウムの濃度よりも小さい。
本実施の形態２の第１変形例〜本実施の形態２の第３変形例の各々は、実施の形態１の第１変形例〜実施の形態１の第３変形例のそれぞれと同様の効果を有し、熱処理の際にバリア層ＢＲにｐ型不純物が拡散することをより確実に防止することができる。
本実施の形態２のトランジスタＴＲ２の動作についても、実施の形態１のトランジスタＴＲ１の動作と同様の動作であり、その説明は省略する。しかし、前述したように、本実施の形態２のトランジスタＴＲ２では、オフ状態のときに、ソース電極ＳＥとドレイン電極ＤＥとの間に、拡散防止層ＤＢ２を介してリーク電流が流れることを防止することができる。これにより、トランジスタＴＲ２の耐圧性を向上させることができる。
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図２２および図２３は、実施の形態２の半導体装置の製造工程中の要部断面図である。
本実施の形態２の半導体装置の製造方法では、例えば、実施の形態１において図６および図１０〜図１２を用いて説明した工程と同様の工程を行ってキャップ層ＣＰを形成した後、拡散防止層ＤＢ１をパターニングする。なお、図６を用いて説明した工程に代え、図７〜図９を用いて説明した工程を行うこともできる。
具体的には、ゲート電極ＧＥ上を含めて拡散防止層ＤＢ１上に、レジスト膜ＰＲ２（図２２参照）を塗布する。そして、このレジスト膜ＰＲ２に対して露光・現像処理を施すことにより、図２２に示すように、レジスト膜ＰＲ２をパターニングする。レジスト膜ＰＲ２のパターニングは、ソース電極ＳＥ（図１８参照）を形成する予定の領域およびドレイン電極ＤＥ（図１８参照）を形成する予定の領域を含め、拡散防止層ＤＢ１を除去する領域が露出するように行われる。
その後、パターニングされたレジスト膜ＰＲ２をマスクにして、拡散防止層ＤＢ１をエッチングして除去することにより、図２３に示すように、パターニングされた拡散防止層ＤＢ１からなる拡散防止層ＤＢ２を形成する。具体的には、拡散防止層ＤＢ１のエッチングは、例えば、塩素（Ｃｌ２）ガスに酸素（Ｏ２）ガスや六フッ化硫黄（ＳＦ６）ガスを添加したエッチングガスを用いたドライエッチングにより行うことができる。その後、レジスト膜ＰＲ２を除去する。
このとき、拡散防止層ＤＢ２が、ソース電極ＳＥ（図１８参照）が形成される予定の領域、および、ドレイン電極ＤＥ（図１８参照）が形成される予定の領域のいずれの領域からも離れて形成される。
次に、バリア層ＢＲ上に、ソース電極ＳＥ（図１８参照）およびドレイン電極ＤＥ（図１８参照）を、例えばリフトオフ法により形成する。このリフトオフ法によりソース電極ＳＥおよびドレイン電極ＤＥを形成する工程として、実施の形態１において図１３および図１４を用いて説明した工程と同様の工程を行うことができる。以上のようにして、図１８に示すように、本実施の形態２のトランジスタＴＲ２を製造することができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置では、実施の形態１の半導体装置と同様に、バリア層ＢＲとキャップ層ＣＰとの間に、拡散防止層ＤＢ２が介在する。拡散防止層ＤＢ２は、アルミニウム（Ａｌ）を含有する窒化物半導体層からなり、好適には、ｎ型の窒化物半導体層からなり、さらに好適には、拡散防止層ＤＢ２におけるアルミニウムの組成比は、バリア層ＢＲにおけるアルミニウムの組成比よりも大きい。これにより、実施の形態１と同様に、製造工程において、キャップ層ＣＰからバリア層ＢＲへのｐ型不純物の拡散、および、バリア層ＢＲの膜厚の減少を抑制することができるため、半導体装置の性能を向上させることができる。
一方、本実施の形態２の半導体装置では、拡散防止層ＤＢ２が、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れている。これにより、ソース電極ＳＥおよびドレイン電極ＤＥとの間に大きな電圧が印加されている場合でも、ゲート電極ＧＥに電圧が印加されていないとき、ソース電極ＳＥおよびドレイン電極ＤＥとの間にリーク電流が流れることを防止することができる。したがって、半導体装置の耐圧性を向上させることができる。
（実施の形態３）
実施の形態１の半導体装置では、キャップ層とソース電極との間、および、キャップ層とドレイン電極との間のいずれにも、半導体層が形成されていなかった。それに対して、実施の形態３の半導体装置では、キャップ層とソース電極との間、または、キャップ層とドレイン電極との間に、半導体層が形成されている。
＜半導体装置の構造および半導体装置の動作＞
図２４は、実施の形態３の半導体装置の要部断面図である。
図２４に示すように、本実施の形態３の半導体装置は、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ３を備えている。トランジスタＴＲ３は、基板ＳＵＢと、基板ＳＵＢ上に形成されたバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成された窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨ上に形成された窒化物半導体層からなるバリア層ＢＲとを有する。また、トランジスタＴＲ３は、バリア層ＢＲ上に形成された窒化物半導体層からなる拡散防止層ＤＢ１を有する。
本実施の形態３のトランジスタＴＲ３のうち、基板ＳＵＢ、バッファ層ＢＵＦ、チャネル層ＣＨ、バリア層ＢＲおよび拡散防止層ＤＢ１のそれぞれは、実施の形態１のトランジスタＴＲ１における基板ＳＵＢ、バッファ層ＢＵＦ、チャネル層ＣＨ、バリア層ＢＲおよび拡散防止層ＤＢ１のそれぞれと同一である。そのため、それらについての説明は省略する。
さらに、トランジスタＴＲ３は、拡散防止層ＤＢ１上に、互いに離れて形成されたソース電極ＳＥおよびドレイン電極ＤＥを有する。そして、トランジスタＴＲ３は、ソース電極ＳＥとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れて形成された、窒化物半導体層からなるキャップ層ＣＰを有する。また、トランジスタＴＲ３は、キャップ層ＣＰ上に形成されたゲート電極ＧＥを有する。
本実施の形態３のトランジスタＴＲ３のうち、ソース電極ＳＥ、ドレイン電極ＤＥ、キャップ層ＣＰおよびゲート電極ＧＥのそれぞれは、実施の形態１のトランジスタＴＲ１におけるソース電極ＳＥ、ドレイン電極ＤＥ、キャップ層ＣＰおよびゲート電極ＧＥのそれぞれと同一である。そのため、それらについての説明は省略する。
なお、本実施の形態３のトランジスタＴＲ３でも、実施の形態１のトランジスタＴＲ１と同様に、バリア層ＢＲとキャップ層ＣＰとの間に、拡散防止層ＤＢ１が介在する。また、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれと、バリア層ＢＲとの間に、拡散防止層ＤＢ１が介在する。
一方、本実施の形態３のトランジスタＴＲ３は、半導体層ＳＬ４を有する。半導体層ＳＬ４は、キャップ層ＣＰとソース電極ＳＥとで挟まれた拡散防止層ＤＢ１上、または、キャップ層ＣＰとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に形成されている。好適には、半導体層ＳＬ４は、キャップ層ＣＰ、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れて形成されている。しかし、半導体層ＳＬ４は、キャップ層ＣＰ、ソース電極ＳＥおよびドレイン電極ＤＥのいずれかに隣接していてもよい。
半導体層ＳＬ４は、ｐ型の窒化物半導体層であり、好ましくは窒化ガリウム（ＧａＮ）からなる。半導体層ＳＬ４は、ｐ型の導電型を示す半導体層、すなわちｐ型の半導体層であり、半導体層ＳＬ４には、ｐ型不純物として、例えばマグネシウム（Ｍｇ）が導入されている。
半導体層ＳＬ４は、好適には、キャップ層ＣＰを構成する半導体層ＳＬと同層のｐ型の半導体層ＳＬからなる。これにより、半導体層ＳＬからなるキャップ層ＣＰを形成する工程と、半導体層ＳＬからなる半導体層ＳＬ４とを形成する工程とを、同一の工程とすることができ、工程数を削減することができる。
半導体層ＳＬ４がバリア層ＢＲ上に形成されている場合、チャネル層ＣＨとバリア層ＢＲとの界面に発生するピエゾ分極を、半導体層ＳＬ４と拡散防止層ＤＢ１との界面などに発生するピエゾ分極によりある程度相殺することができるため、半導体層ＳＬ４の下で、バリア層ＢＲの伝導帯のエネルギーがある程度上昇する。また、半導体層ＳＬ４内のｐ型不純物による負の空間電荷により半導体層ＳＬ４の伝導帯のエネルギーが上昇し、それにより、バリア層ＢＲの伝導帯のエネルギーも引きずられて上昇する。その結果、ゲート電極ＧＥに電圧を印加していないときに、半導体層ＳＬ４の下で、チャネル層ＣＨのバリア層ＢＲとの界面近傍の部分ＩＦＰに形成される２次元電子ガス２ＤＥＧ１を、キャップ層ＣＰおよび半導体層ＳＬ４が形成されている領域以外の領域でチャネル層ＣＨに形成される２次元電子ガス２ＤＥＧよりも減少させることができる。
図２４では、半導体層ＳＬ４の下で、チャネル層ＣＨのバリア層ＢＲとの界面近傍の部分ＩＦＰに形成される２次元電子ガス２ＤＥＧ１を、キャップ層ＣＰおよび半導体層ＳＬ４が形成されている領域以外の領域でチャネル層ＣＨに形成される２次元電子ガス２ＤＥＧを示す破線の太さよりも細い破線により示している。これにより、半導体層ＳＬ４の下で、チャネル層ＣＨのバリア層ＢＲとの界面近傍の部分ＩＦＰに形成される２次元電子ガス２ＤＥＧ１が、キャップ層ＣＰおよび半導体層ＳＬ４が形成されている領域以外の領域でチャネル層ＣＨに形成される２次元電子ガス２ＤＥＧよりも少ないことを示している。
このような半導体層ＳＬ４が、キャップ層ＣＰとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に形成されている場合、ソース電極ＳＥとドレイン電極ＤＥとの間に、２次元電子ガス２ＤＥＧを介してリーク電流が流れることを抑制することができる。また、半導体層ＳＬ４が、キャップ層ＣＰとソース電極ＳＥとで挟まれた拡散防止層ＤＢ１上に形成されている場合、ソース電極ＳＥとドレイン電極ＤＥとの間に、２次元電子ガス２ＤＥＧを介してリーク電流が流れることを抑制することができる。そして、トランジスタＴＲ３のゲート・ドレイン間耐圧を向上させることができる。
半導体層ＳＬ４がキャップ層ＣＰを構成する半導体層ＳＬと同層のｐ型の半導体層ＳＬからなる場合、キャップ層ＣＰの厚さをＴＨ１とし、半導体層ＳＬ４の厚さをＴＨ２とするとき、好適には、半導体層ＳＬ４の厚さＴＨ２は、キャップ層ＣＰの厚さＴＨ１よりも小さい。
半導体層ＳＬ４の厚さＴＨ２が、キャップ層ＣＰの厚さＴＨ１と等しいか、キャップ層ＣＰの厚さＴＨ１よりも大きい場合、トランジスタＴＲ３がオン状態であるときも、半導体層ＳＬ４の下のチャネル層ＣＨで２次元電子ガス２ＤＥＧ１が少なくなるおそれがある。このような場合、トランジスタＴＲ３がオン状態であるときのソース電極ＳＥとドレイン電極ＤＥとの間の抵抗すなわちオン抵抗が大きくなるおそれがある。
一方、半導体層ＳＬ４の厚さＴＨ２が、キャップ層ＣＰの厚さＴＨ１よりも小さい場合、トランジスタＴＲ３がオン状態であるときに、半導体層ＳＬ４の下のチャネル層ＣＨで形成される２次元電子ガス２ＤＥＧ１が少なくならないように調整することができる。これにより、トランジスタＴＲ３がオン状態であるときのソース電極ＳＥとドレイン電極ＤＥとの間の抵抗すなわちオン抵抗が大きくなることを抑制することができる。
したがって、半導体層ＳＬ４の厚さＴＨ２は、より好適には、ゲート電極ＧＥに電圧を印加していないときでも、半導体層ＳＬ４の下のチャネル層ＣＨで２次元電子ガス２ＤＥＧ１が消滅しない程度に、キャップ層ＣＰの厚さＴＨ１よりも小さくすることができる。つまり、半導体層ＳＬ４の厚さＴＨ２は、より好適には、ゲート電極ＧＥに電圧を印加していないときに、半導体層ＳＬ４の下のチャネル層ＣＨで２次元電子ガス２ＤＥＧ１が消滅するような厚さよりも小さくすることができる。
なお、トランジスタＴＲ３が高周波用のトランジスタであるときは、図２４に示すように、半導体層ＳＬ４が、キャップ層ＣＰとドレイン電極ＤＥとの間に形成されていることが好ましい。これにより、半導体層ＳＬ４が、キャップ層ＣＰとソース電極ＳＥとの間に形成されている場合に比べ、トランジスタＴＲ３の増幅率すなわちゲインを向上させることができる。
本実施の形態３のトランジスタＴＲ３の動作は、実施の形態１のトランジスタＴＲ１の動作と同様の動作であり、その説明は省略する。しかし、前述したように、本実施の形態３のトランジスタＴＲ３では、オフ状態のときに、ソース電極ＳＥとドレイン電極ＤＥとの間に、２次元電子ガス２ＤＥＧを介してリーク電流が流れることを抑制することができる。これにより、トランジスタＴＲ３の耐圧性を向上させることができる。
＜半導体装置の製造方法＞
次に、本実施の形態３の半導体装置の製造方法について説明する。図２５〜図２７は、実施の形態３の半導体装置の製造工程中の要部断面図である。
本実施の形態３の半導体装置の製造方法では、例えば、実施の形態１において図６、図１０および図１１を用いて説明した工程と同様の工程を行って、図２５に示すように、金属膜ＭＦ１からなるゲート電極ＧＥを形成した後、半導体層ＳＬをパターニングする。
具体的には、ゲート電極ＧＥ上を含めて半導体層ＳＬ上にレジスト膜ＰＲ３（図２６参照）を塗布する。そして、このレジスト膜ＰＲ３に対して露光・現像処理を施すことにより、図２６に示すように、レジスト膜ＰＲ３をパターニングする。レジスト膜ＰＲ３のパターニングは、半導体層ＳＬ４（図２４参照）を形成する予定の領域以外の領域を露出させ、半導体層ＳＬ４を形成する予定の領域を露出させないように行われる。半導体層ＳＬ４を形成する予定の領域は、ソース電極ＳＥ（図２４参照）を形成する予定の領域とキャップ層ＣＰ（図２４参照）を形成する予定の領域との間、または、ドレイン電極ＤＥ（図２４参照）を形成する予定の領域とキャップ層ＣＰを形成する予定の領域との間に位置する。
次に、ゲート電極ＧＥおよびパターニングされたレジスト膜ＰＲ３をマスクにして、半導体層ＳＬをエッチングして除去する。これにより、図２７に示すように、ゲート電極ＧＥの下に半導体層ＳＬからなるキャップ層ＣＰを形成し、レジスト膜ＰＲ３（図２６参照）の下に半導体層ＳＬからなる半導体層ＳＬ４を形成する。具体的には、半導体層ＳＬのエッチングは、実施の形態１と同様に、例えば、塩素（Ｃｌ２）ガスに酸素（Ｏ２）ガスや六フッ化硫黄（ＳＦ６）ガスを添加したエッチングガスを用いたドライエッチングにより行うことができる。
このとき、半導体層ＳＬのエッチング速度に対するレジスト膜ＰＲ３のエッチング速度の比、すなわちエッチングの選択比、および、レジスト膜ＰＲ３の厚さを調整することで、半導体層ＳＬのエッチングの途中でレジスト膜ＰＲ３が除去され、レジスト膜ＰＲ３に覆われていた半導体層ＳＬが露出するようにする。このような方法により、半導体層ＳＬ４の厚さＴＨ２を、キャップ層ＣＰの厚さＴＨ１よりも小さくすることができる。
その結果、ゲート電極ＧＥの下方で、かつ、拡散防止層ＤＢ１上に、キャップ層ＣＰが形成される。また、拡散防止層ＤＢ１上であって、キャップ層ＣＰが形成された領域とソース電極ＳＥ（図２４参照）が形成される予定の領域との間の領域、または、キャップ層ＣＰが形成された領域とドレイン電極ＤＥ（図２４参照）が形成される予定の領域との間の領域に、半導体層ＳＬ４が形成される。
次に、拡散防止層ＤＢ１上に、ソース電極ＳＥ（図２４参照）およびドレイン電極ＤＥ（図２４参照）を、例えばリフトオフ法により形成する。このリフトオフ法によりソース電極ＳＥおよびドレイン電極ＤＥを形成する工程として、実施の形態１において図１３および図１４を用いて説明した工程と同様の工程を行うことができる。以上のようにして、図２４に示すように、本実施の形態３のトランジスタＴＲ３を製造することができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置では、実施の形態１の半導体装置と同様に、バリア層ＢＲとキャップ層ＣＰとの間に、拡散防止層ＤＢ１が介在する。拡散防止層ＤＢ１は、アルミニウム（Ａｌ）を含有する窒化物半導体層からなり、好適には、ｎ型の窒化物半導体層からなり、さらに好適には、拡散防止層ＤＢ１におけるアルミニウムの組成比は、バリア層ＢＲにおけるアルミニウムの組成比よりも大きい。これにより、実施の形態１と同様に、製造工程において、キャップ層ＣＰからバリア層ＢＲへのｐ型不純物の拡散、および、バリア層ＢＲの膜厚の減少を抑制することができるため、半導体装置の性能を向上させることができる。
一方、本実施の形態３の半導体装置では、実施の形態１の半導体装置と異なり、キャップ層ＣＰとソース電極ＳＥとで挟まれた拡散防止層ＤＢ１上、または、キャップ層ＣＰとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ１上に形成された半導体層ＳＬ４を有する。これにより、ソース電極ＳＥとドレイン電極ＤＥとの間に、２次元電子ガスを介してリーク電流が流れることを抑制することができる。したがって、半導体装置の耐圧性を向上させることができる。
（実施の形態４）
実施の形態３の半導体装置では、ソース電極およびドレイン電極が、拡散防止層上に形成されていた。それに対して、実施の形態４の半導体装置では、拡散防止層が、ソース電極およびドレイン電極のいずれからも離れて形成されており、ソース電極およびドレイン電極は、バリア層上に直接形成されている。すなわち、実施の形態３の半導体装置と実施の形態４の半導体装置との関係は、実施の形態１の半導体装置と実施の形態２の半導体装置との関係と同様である。
＜半導体装置の構造および半導体装置の動作について＞
図２８は、実施の形態４の半導体装置の要部断面図である。
図２８に示すように、本実施の形態４の半導体装置は、電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ４を備えている。トランジスタＴＲ４は、基板ＳＵＢと、基板ＳＵＢ上に形成されたバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成された窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨ上に形成された窒化物半導体層からなるバリア層ＢＲとを有する。
本実施の形態４のトランジスタＴＲ４のうち、基板ＳＵＢ、バッファ層ＢＵＦ、チャネル層ＣＨおよびバリア層ＢＲのそれぞれは、実施の形態３のトランジスタＴＲ３における基板ＳＵＢ、バッファ層ＢＵＦ、チャネル層ＣＨおよびバリア層ＢＲのそれぞれと同一である。そのため、それらについての説明は省略する。
また、トランジスタＴＲ４は、バリア層ＢＲ上に、互いに離れて形成されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥとドレイン電極ＤＥとで挟まれたバリア層ＢＲ上に、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れて形成された拡散防止層ＤＢ２とを有する。また、トランジスタＴＲ４は、拡散防止層ＤＢ２上に形成された、窒化物半導体層からなるキャップ層ＣＰと、キャップ層ＣＰ上に形成されたゲート電極ＧＥとを有する。
本実施の形態４のトランジスタＴＲ４のうち、キャップ層ＣＰおよびゲート電極ＧＥのそれぞれについては、実施の形態３のトランジスタＴＲ３におけるキャップ層ＣＰおよびゲート電極ＧＥのそれぞれと同一であるため、それらについての説明は省略する。また、本実施の形態４のトランジスタＴＲ４のうち、拡散防止層ＤＢ２、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれの材質は、実施の形態２のトランジスタＴＲ２における拡散防止層ＤＢ２、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれと同一である。そのため、それらについての説明は省略する。
また、本実施の形態４のトランジスタＴＲ４は、実施の形態３のトランジスタＴＲ３と同様に、半導体層ＳＬ４を有する。半導体層ＳＬ４は、キャップ層ＣＰとソース電極ＳＥとで挟まれた拡散防止層ＤＢ２上、または、キャップ層ＣＰとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ２上に形成されている。好適には、半導体層ＳＬ４は、キャップ層ＣＰ、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れて形成されている。しかし、半導体層ＳＬ４は、キャップ層ＣＰに隣接していてもよい。
半導体層ＳＬ４の材質については、実施の形態３のトランジスタＴＲ３における半導体層ＳＬ４の材質と同一であるため、その説明は省略する。また、半導体層ＳＬ４は、実施の形態３と同様に、好適には、キャップ層ＣＰを構成する半導体層ＳＬと同層のｐ型の半導体層ＳＬからなり、これにより実施の形態３と同様に、工程数を削減することができる。
本実施の形態４では、半導体層ＳＬ４が、キャップ層ＣＰとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ２上、および、キャップ層ＣＰとソース電極ＳＥとで挟まれた拡散防止層ＤＢ２上のいずれに形成されている場合でも、実施の形態３と同様に、トランジスタＴＲ４の耐圧性を向上させることができる。
また、実施の形態３と同様に、半導体層ＳＬ４がキャップ層ＣＰを構成する半導体層ＳＬと同層のｐ型の半導体層ＳＬからなる場合、好適には、半導体層ＳＬ４の厚さＴＨ２は、キャップ層ＣＰの厚さＴＨ１よりも小さい。これにより、実施の形態３と同様に、トランジスタＴＲ４がオン状態であるときのソース電極ＳＥとドレイン電極ＤＥとの間の抵抗すなわちオン抵抗が大きくなることを抑制することができる。
図２８では、図２４と同様に、半導体層ＳＬ４の下で、チャネル層ＣＨのバリア層ＢＲとの界面近傍の部分ＩＦＰに形成される２次元電子ガス２ＤＥＧ１を、キャップ層ＣＰおよび半導体層ＳＬ４が形成されている領域以外の領域でチャネル層ＣＨに形成される２次元電子ガス２ＤＥＧを示す破線の太さよりも細い破線により示している。
なお、トランジスタＴＲ４が高周波用のトランジスタであるときは、実施の形態３と同様に、図２８に示すように、半導体層ＳＬ４が、キャップ層ＣＰとドレイン電極ＤＥとの間に形成されていることが好ましい。これにより、トランジスタＴＲ４の増幅率すなわちゲインを向上させることができる。
一方、本実施の形態４のトランジスタＴＲ４では、実施の形態２のトランジスタＴＲ２と同様に、拡散防止層ＤＢ２が、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れている。そのため、実施の形態２と同様に、ソース電極ＳＥおよびドレイン電極ＤＥとの間に大きな電圧が印加されている場合でも、ゲート電極ＧＥに印加する電圧を０にしたときに、ソース電極ＳＥおよびドレイン電極ＤＥとの間にリーク電流が流れることを防止することができる。したがって、トランジスタＴＲ４の耐圧性を向上させることができる。
また、本実施の形態４のトランジスタＴＲ４の動作は、実施の形態１のトランジスタＴＲ１の動作と同様の動作であり、その説明は省略する。しかし、本実施の形態４のトランジスタＴＲ４では、オフ状態のときに、ソース電極ＳＥとドレイン電極ＤＥとの間に、２次元電子ガス２ＤＥＧを介して、または、拡散防止層ＤＢ２を介してリーク電流が流れることを防止または抑制することができる。これにより、トランジスタＴＲ４の耐圧性を向上させることができる。
＜半導体装置の製造方法＞
次に、本実施の形態４の半導体装置の製造方法について説明する。図２９および図３０は、実施の形態４の半導体装置の製造工程中の要部断面図である。
本実施の形態４の半導体装置の製造方法では、例えば、実施の形態１において図６、図１０および図１１を用いて説明した工程と同様の工程を行って、実施の形態３において図２５を用いて説明したようにゲート電極ＧＥを形成する。次に、実施の形態３において図２６および図２７を用いて説明した工程と同様の工程を行って、半導体層ＳＬをパターニングし、キャップ層ＣＰおよび半導体層ＳＬ４を形成する。次に、拡散防止層ＤＢ１をパターニングする。
具体的には、ゲート電極ＧＥ上および半導体層ＳＬ４上を含めて拡散防止層ＤＢ１上に、レジスト膜ＰＲ４（図２９参照）を塗布する。そして、このレジスト膜ＰＲ４に対して露光・現像処理を施すことにより、図２９に示すように、レジスト膜ＰＲ４をパターニングする。レジスト膜ＰＲ４のパターニングは、ソース電極ＳＥ（図２８参照）を形成する予定の領域およびドレイン電極ＤＥ（図２８参照）を形成する予定の領域を含め、拡散防止層ＤＢ１を除去する領域が露出するように行われる。
その後、パターニングされたレジスト膜ＰＲ４をマスクにして、拡散防止層ＤＢ１をエッチングして除去することにより、図３０に示すように、パターニングされた拡散防止層ＤＢ１からなる拡散防止層ＤＢ２を形成する。具体的には、拡散防止層ＤＢ１のエッチングは、例えば、塩素（Ｃｌ２）ガスに酸素（Ｏ２）ガスや六フッ化硫黄（ＳＦ６）ガスを添加したエッチングガスを用いたドライエッチングにより行うことができる。その後、レジスト膜ＰＲ４を除去する。
このとき、拡散防止層ＤＢ２が、ソース電極ＳＥ（図２８参照）が形成される予定の領域、および、ドレイン電極ＤＥ（図２８参照）が形成される予定の領域のいずれの領域からも離れて形成される。
次に、バリア層ＢＲ上に、ソース電極ＳＥ（図２８参照）およびドレイン電極ＤＥ（図２８参照）を、例えばリフトオフ法により形成する。このリフトオフ法によりソース電極ＳＥおよびドレイン電極ＤＥを形成する工程として、実施の形態１において図１３および図１４を用いて説明した工程と同様の工程を行うことができる。以上のようにして、図２８に示すように、本実施の形態４のトランジスタＴＲ４を製造することができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態４の半導体装置では、実施の形態１の半導体装置と同様に、バリア層ＢＲとキャップ層ＣＰとの間に、拡散防止層ＤＢ２が介在する。拡散防止層ＤＢ２は、アルミニウム（Ａｌ）を含有する窒化物半導体層からなり、好適には、ｎ型の窒化物半導体層からなり、さらに好適には、拡散防止層ＤＢ２におけるアルミニウムの組成比は、バリア層ＢＲにおけるアルミニウムの組成比よりも大きい。これにより、実施の形態１と同様に、製造工程において、キャップ層ＣＰからバリア層ＢＲへのｐ型不純物の拡散、および、バリア層ＢＲの膜厚の減少を抑制することができるため、半導体装置の性能を向上させることができる。
また、本実施の形態４の半導体装置では、実施の形態２の半導体装置と同様に、拡散防止層ＤＢ２が、ソース電極ＳＥおよびドレイン電極ＤＥのいずれからも離れている。これにより、ソース電極ＳＥおよびドレイン電極ＤＥとの間に大きな電圧が印加されている場合でも、ゲート電極ＧＥに電圧が印加されていないとき、ソース電極ＳＥおよびドレイン電極ＤＥとの間にリーク電流が流れることを防止することができる。したがって、半導体装置の耐圧性を向上させることができる。
さらに、本実施の形態４の半導体装置では、実施の形態３の半導体装置と同様に、キャップ層ＣＰとソース電極ＳＥとで挟まれた拡散防止層ＤＢ２上、または、キャップ層ＣＰとドレイン電極ＤＥとで挟まれた拡散防止層ＤＢ２上に形成された半導体層ＳＬ４を有する。これにより、ソース電極ＳＥとドレイン電極ＤＥとの間に、２次元電子ガスを介してリーク電流が流れることを抑制することができる。したがって、半導体装置の耐圧性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ＤＥＧ、２ＤＥＧ１ ２次元電子ガス
ＢＲ バリア層
ＢＵＦ バッファ層
ＣＨ チャネル層
ＣＰ、ＣＰ１、ＣＰ２、ＣＰ２１、ＣＰ２２ キャップ層
ＣＰ３、ＣＰ３１、ＣＰ３２ キャップ層
ＤＢ１、ＤＢ２ 拡散防止層
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＩＦ１、ＩＦ２ 界面
ＩＦＰ 部分
ＭＦ１、ＭＦ２ 金属膜
ＰＲ１〜ＰＲ４ レジスト膜
ＳＥ ソース電極
ＳＬ、ＳＬ１、ＳＬ２、ＳＬ２１、ＳＬ２２ 半導体層
ＳＬ３、ＳＬ３１、ＳＬ３２、ＳＬ４ 半導体層
ＳＵＢ 基板
ＴＨ１、ＴＨ２ 厚さ
ＴＲ１〜ＴＲ４ トランジスタ

Claims (9)

  1. 基板と、
    前記基板上に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に、互いに離れて形成された、電界効果トランジスタ用のソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極とで挟まれた前記第３窒化物半導体層上に、前記ソース電極および前記ドレイン電極のいずれからも離れて形成された第４窒化物半導体層と、
    前記第４窒化物半導体層上に形成された、前記電界効果トランジスタ用のゲート電極と、
    を有し、
    前記第２窒化物半導体層のバンドギャップは、前記第１窒化物半導体層のバンドギャップよりも大きく、
    前記第３窒化物半導体層は、アルミニウムを含み、かつ、ｎ型の半導体層であり、
    前記第４窒化物半導体層は、ｐ型の半導体層であり、
    前記第２窒化物半導体層は、前記第３窒化物半導体層におけるアルミニウムの組成比よりも小さい組成比のアルミニウムを含むか、または、アルミニウムを含んでおらず、
    前記第４窒化物半導体層には、マグネシウムおよび炭素が導入されており、
    前記第４窒化物半導体層におけるマグネシウムの濃度が、前記第４窒化物半導体層と前記ゲート電極との界面から前記第４窒化物半導体層と前記第３窒化物半導体層との界面に向かって減少し、
    前記第４窒化物半導体層における炭素の濃度が、前記第４窒化物半導体層と前記ゲート電極との界面から前記第４窒化物半導体層と前記第３窒化物半導体層との界面に向かって増加している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層は、
    前記ソース電極と前記ドレイン電極とで挟まれた前記第３窒化物半導体層上に、前記ソース電極および前記ドレイン電極のいずれからも離れて形成された第５窒化物半導体層と、
    前記第５窒化物半導体層上に形成された第６窒化物半導体層と、
    を含み、
    前記第５窒化物半導体層には、炭素が導入されており、
    前記第６窒化物半導体層には、マグネシウムが導入されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２窒化物半導体層には、第１のｎ型不純物が導入されており、
    前記第３窒化物半導体層には、第２のｎ型不純物が導入されており、
    前記第３窒化物半導体層における前記第２のｎ型不純物の濃度は、前記第２窒化物半導体層における前記第１のｎ型不純物の濃度よりも大きい、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層は、アルミニウムを含む、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第４窒化物半導体層と前記ソース電極とで挟まれた前記第３窒化物半導体層上、または、前記第４窒化物半導体層と前記ドレイン電極とで挟まれた前記第３窒化物半導体層上に形成された第７窒化物半導体層を有し、
    前記第７窒化物半導体層は、前記第４窒化物半導体層と同層のｐ型の半導体層からなり、
    前記第７窒化物半導体層の厚さは、前記第４窒化物半導体層の厚さよりも小さい、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１窒化物半導体層は、窒化インジウムガリウムまたは窒化ガリウムからなり、
    前記第２窒化物半導体層は、窒化アルミニウムガリウムからなり、
    前記第３窒化物半導体層は、窒化アルミニウムガリウムからなり、
    前記第４窒化物半導体層は、窒化ガリウムからなり、
    前記第２窒化物半導体層は、前記第３窒化物半導体層におけるアルミニウムの組成比よりも小さい組成比のアルミニウムを含む、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１窒化物半導体層は、窒化インジウムガリウムからなり、
    前記第２窒化物半導体層は、窒化ガリウムからなり、
    前記第３窒化物半導体層は、窒化アルミニウムガリウムからなり、
    前記第４窒化物半導体層は、窒化ガリウムからなる、半導体装置。
  8. 基板と、
    前記基板上に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に、互いに離れて形成された、電界効果トランジスタ用のソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極とで挟まれた前記第２窒化物半導体層上に、前記ソース電極および前記ドレイン電極のいずれからも離れて形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
    前記第４窒化物半導体層上に形成された、前記電界効果トランジスタ用のゲート電極と、
    を有し、
    前記第２窒化物半導体層のバンドギャップは、前記第１窒化物半導体層のバンドギャップよりも大きく、
    前記第３窒化物半導体層は、アルミニウムを含み、かつ、ｎ型の半導体層であり、
    前記第４窒化物半導体層は、ｐ型の半導体層であり、
    前記第２窒化物半導体層は、前記第３窒化物半導体層におけるアルミニウムの組成比よりも小さい組成比のアルミニウムを含むか、または、アルミニウムを含んでおらず、
    前記第２窒化物半導体層および前記第４窒化物半導体層は、互いに離間しており、
    前記第４窒化物半導体層は、
    前記第３窒化物半導体層上に形成された第５窒化物半導体層と、
    前記第５窒化物半導体層上に形成された第６窒化物半導体層と、
    を含み、
    前記第５窒化物半導体層には、炭素が導入されており、
    前記第６窒化物半導体層には、マグネシウムが導入されている、半導体装置。
  9. 基板と、
    前記基板上に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に、互いに離れて形成された、電界効果トランジスタ用のソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極とで挟まれた前記第２窒化物半導体層上に、前記ソース電極および前記ドレイン電極のいずれからも離れて形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
    前記第４窒化物半導体層上に形成された、前記電界効果トランジスタ用のゲート電極と、
    を有し、
    前記第２窒化物半導体層のバンドギャップは、前記第１窒化物半導体層のバンドギャップよりも大きく、
    前記第３窒化物半導体層は、アルミニウムを含み、かつ、ｎ型の半導体層であり、
    前記第４窒化物半導体層は、ｐ型の半導体層であり、
    前記第２窒化物半導体層は、前記第３窒化物半導体層におけるアルミニウムの組成比よりも小さい組成比のアルミニウムを含むか、または、アルミニウムを含んでおらず、
    前記第２窒化物半導体層および前記第４窒化物半導体層は、互いに離間しており、
    前記第４窒化物半導体層には、マグネシウムおよび炭素が導入されており、
    前記第４窒化物半導体層におけるマグネシウムの濃度が、前記第４窒化物半導体層と前記ゲート電極との界面から前記第４窒化物半導体層と前記第３窒化物半導体層との界面に向かって減少し、
    前記第４窒化物半導体層における炭素の濃度が、前記第４窒化物半導体層と前記ゲート電極との界面から前記第４窒化物半導体層と前記第３窒化物半導体層との界面に向かって増加している、半導体装置。
JP2013053868A 2013-03-15 2013-03-15 半導体装置 Expired - Fee Related JP6174874B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013053868A JP6174874B2 (ja) 2013-03-15 2013-03-15 半導体装置
US14/193,780 US9401413B2 (en) 2013-03-15 2014-02-28 Semiconductor device
US15/189,339 US9837518B2 (en) 2013-03-15 2016-06-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013053868A JP6174874B2 (ja) 2013-03-15 2013-03-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2014179546A JP2014179546A (ja) 2014-09-25
JP6174874B2 true JP6174874B2 (ja) 2017-08-02

Family

ID=51523638

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013053868A Expired - Fee Related JP6174874B2 (ja) 2013-03-15 2013-03-15 半導体装置

Country Status (2)

Country Link
US (2) US9401413B2 (ja)
JP (1) JP6174874B2 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102100928B1 (ko) * 2013-10-17 2020-05-15 삼성전자주식회사 고전자 이동도 트랜지스터
CN104465748B (zh) * 2014-11-28 2017-07-14 中国科学院半导体研究所 一种GaN基增强型HEMT器件及其制备方法
JP6458495B2 (ja) 2014-12-26 2019-01-30 富士通株式会社 化合物半導体装置及びその製造方法
US9385001B1 (en) * 2015-03-17 2016-07-05 Toshiba Corporation Self-aligned ITO gate electrode for GaN HEMT device
JP6767741B2 (ja) * 2015-10-08 2020-10-14 ローム株式会社 窒化物半導体装置およびその製造方法
US10381473B2 (en) * 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
EP3442026B1 (en) * 2017-08-11 2023-03-08 IMEC vzw Gate for an enhancement-mode transistor
CN107331699A (zh) * 2017-08-16 2017-11-07 英诺赛科（珠海）科技有限公司 GaN半导体器件及其制备方法和应用
IT201800001693A1 (it) 2018-01-23 2019-07-23 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt di tipo normalmente spento con ridotta resistenza in stato acceso e transistore hemt
JP7316757B2 (ja) * 2018-02-23 2023-07-28 ローム株式会社 半導体装置
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
US11121230B2 (en) * 2018-09-21 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for controlling dopant diffusion and activation
JP7065329B2 (ja) * 2018-09-27 2022-05-12 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
JP7201571B2 (ja) * 2018-12-12 2023-01-10 クアーズテック株式会社 窒化物半導体基板および窒化物半導体装置
US11610971B2 (en) * 2018-12-17 2023-03-21 Intel Corporation Cap layer on a polarization layer to preserve channel sheet resistance
US10937873B2 (en) 2019-01-03 2021-03-02 Cree, Inc. High electron mobility transistors having improved drain current drift and/or leakage current performance
KR102125386B1 (ko) * 2019-02-15 2020-06-22 주식회사 시지트로닉스 전력 반도체 소자 및 그 제조방법
US11049960B2 (en) * 2019-03-06 2021-06-29 Texas Instruments Incorporated Gallium nitride (GaN) based transistor with multiple p-GaN blocks
US11476359B2 (en) * 2019-03-18 2022-10-18 Wolfspeed, Inc. Structures for reducing electron concentration and process for reducing electron concentration
TWI701836B (zh) * 2019-07-26 2020-08-11 新唐科技股份有限公司 增強型高電子遷移率電晶體元件及其製造方法
US11658233B2 (en) 2019-11-19 2023-05-23 Wolfspeed, Inc. Semiconductors with improved thermal budget and process of making semiconductors with improved thermal budget
JP7398968B2 (ja) 2020-01-20 2023-12-15 株式会社東芝 半導体装置及びその製造方法
CN115336005A (zh) * 2020-02-25 2022-11-11 剑桥电子有限公司 用于射频操作的具有盖层的iii族氮化物晶体管
CN111477536A (zh) * 2020-03-31 2020-07-31 华为技术有限公司 一种半导体外延结构及半导体器件
WO2021215336A1 (ja) * 2020-04-23 2021-10-28 ローム株式会社 窒化物半導体装置
CN111564490B (zh) * 2020-05-28 2022-07-01 西安电子科技大学芜湖研究院 一种P-GaN增强型HEMT器件及其制备方法
CN112635557A (zh) * 2020-12-25 2021-04-09 广东省科学院半导体研究所 一种堆叠栅极结构的GaN基常关型HEMT器件
CN113782600B (zh) * 2021-08-27 2023-07-28 聚能晶源(青岛)半导体材料有限公司 增强型GaN基HEMT器件、器件外延及其制备方法
CN117293174A (zh) * 2022-06-16 2023-12-26 华为技术有限公司 射频半导体器件、电子设备及射频半导体器件的制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002357640A1 (en) * 2001-07-24 2003-04-22 Cree, Inc. Insulting gate algan/gan hemt
JP2005183551A (ja) 2003-12-17 2005-07-07 Nec Corp 半導体装置、電界効果トランジスタおよび電界効果トランジスタの製造方法
US7901994B2 (en) * 2004-01-16 2011-03-08 Cree, Inc. Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers
JP4041075B2 (ja) 2004-02-27 2008-01-30 株式会社東芝 半導体装置
JP4852826B2 (ja) * 2004-05-11 2012-01-11 日立電線株式会社 窒化物半導体ウェハ、窒化物半導体デバイス、窒化物半導体ウェハの製造方法、及びｐ型伝導性の窒化物半導体
JP5274245B2 (ja) * 2006-04-10 2013-08-28 富士通株式会社 化合物半導体構造とその製造方法
JP2007335484A (ja) * 2006-06-13 2007-12-27 Mitsubishi Cable Ind Ltd 窒化物半導体ウェハ
JP4246242B2 (ja) 2006-09-27 2009-04-02 三菱電機株式会社 半導体発光素子
JP2008153330A (ja) * 2006-12-15 2008-07-03 Oki Electric Ind Co Ltd 窒化物半導体高電子移動度トランジスタ
JP2009200395A (ja) * 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
JP5533661B2 (ja) * 2008-10-29 2014-06-25 富士通株式会社 化合物半導体装置及びその製造方法
JP2010212495A (ja) * 2009-03-11 2010-09-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなるｈｆｅｔの製造方法
DE112010001556B4 (de) * 2009-04-08 2022-01-27 Efficient Power Conversion Corporation Rückdiffusionsunterdrückende Strukturen
KR101626463B1 (ko) * 2010-02-26 2016-06-02 삼성전자주식회사 고 전자 이동도 트랜지스터의 제조방법
CN103155124A (zh) * 2010-11-19 2013-06-12 松下电器产业株式会社 氮化物半导体装置
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
US9142407B2 (en) * 2013-01-16 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having sets of III-V compound layers and method of forming the same

Also Published As

Publication number Publication date
US20140264441A1 (en) 2014-09-18
JP2014179546A (ja) 2014-09-25
US20160293746A1 (en) 2016-10-06
US9401413B2 (en) 2016-07-26
US9837518B2 (en) 2017-12-05

Similar Documents

Publication Publication Date Title
JP6174874B2 (ja) 半導体装置
JP6251071B2 (ja) 半導体装置
JP4744109B2 (ja) 半導体装置とその製造方法
US8907349B2 (en) Semiconductor device and method of manufacturing the same
JP6534791B2 (ja) 半導体装置
JP6371986B2 (ja) 窒化物半導体構造物
US20140110759A1 (en) Semiconductor device
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP6229172B2 (ja) 半導体装置
US8330187B2 (en) GaN-based field effect transistor
JP2007220895A (ja) 窒化物半導体装置およびその製造方法
JP5655424B2 (ja) 化合物半導体装置
JP2015026629A (ja) 窒化物半導体装置の構造及び製造方法
JP5691138B2 (ja) 電界効果トランジスタ及びその製造方法
US20150263155A1 (en) Semiconductor device
JP2009060049A (ja) 窒化物系化合物半導体装置
JP2010171416A (ja) 半導体装置、半導体装置の製造方法および半導体装置のリーク電流低減方法
JP2009026975A (ja) 半導体装置
JP5707463B2 (ja) 半導体装置とその製造方法
JPWO2010016213A1 (ja) 電界効果トランジスタ
JP2007103778A (ja) 電界効果型トランジスタ
JP2015106627A (ja) 半導体積層基板
JP2011108712A (ja) 窒化物半導体装置
JP2010245240A (ja) ヘテロ接合型電界効果半導体装置及びその製造方法
JP2015056413A (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150811

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160926

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170529

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170606

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170707

R150 Certificate of patent or registration of utility model

Ref document number: 6174874

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees