JP4744109B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、III-Ｖ族化合物半導体を利用するノーマリオフ動作の半導体装置に関する。
III-Ｖ族化合物半導体は、絶縁破壊電界および飽和電子密度等が大きいことから、高耐圧で大電流を制御できるものと期待されている。なかでも窒化ガリウム(ＧａＮ)を利用する半導体装置の研究が進んでおり、ｎ−ＡｌＧａＮ／ｐ−ＧａＮのヘテロ構造を利用したＨＥＭＴ(High Electron Mobility Transistor)が知られており、その半導体装置の一例が特許文献１に記載されている。
特開２００３−５９９４６号公報
この種のＨＥＭＴは、ｐ−ＧａＮ層と、そのｐ−ＧａＮ層上に積層されているｎ−ＡｌＧａＮ層からなるヘテロ構造を備えている。ＡｌＧａＮ層は、その半導体結晶内にＡｌを含有しており、ＧａＮ層よりもバンドギャップが大きい。ｎ−ＡｌＧａＮ層の表面側に、ドレイン電極とゲート電極とソース電極が形成されている。ドレイン電極とソース電極は、ゲート電極を挟んだ位置に形成されている。
この種のＨＥＭＴでは、ゲート電極にゲート電圧を印加しなければ、ｎ−ＡｌＧａＮ層とｐ−ＧａＮ層で形成されるポテンシャル井戸がフェルミ準位より上側に存在するため、そのポテンシャル井戸内に２ＤＥＧ(2 Dimensional Electron Gas：２次元電子ガス)が発生しない。したがって、ノーマリオフ動作が実現される。一方、ゲート電極に所定のオン電圧を印加すると、ポテンシャル井戸内に２ＤＥＧが発生する。このポテンシャル井戸内を電子が移動することために、ＨＥＭＴはオン状態となる。
しかしながら上記の半導体装置では、２ＤＥＧの電子がｐ型のＧａＮ層に沿って移動することから、移動する電子が不純物によって散乱され、オン抵抗が大きいという問題がある。オン抵抗を小さくするためにｐ−ＧａＮ層の不純物濃度を下げる必要があるが、ｐ−ＧａＮ層の不純物濃度を下げると、２ＤＥＧのポテンシャルがフェルミ準位に近づき、オフの状態であっても２ＤＥＧが発生し易くなり、ノーマリオフ動作が不安定となってしまう。即ち、上記の構成からなる半導体装置では、オン抵抗を低下させることと安定的なノーマリオフ動作を保証することがトレードオフの関係となっている。
本発明の目的は、このトレードオフの関係を打破することにある。即ち、安定的なノーマリオフ動作を保証することができ、しかもオン抵抗を低減することができる半導体装置を提供することを目的とする。
本発明を具現化した一つのノーマリオフで動作する半導体装置は、第１層と中間層と第２層が積層され、第２層の表面側にゲート電極が形成されている。
第１層は、ｐ型の窒化ガリウムで構成されている。中間層は、不純物濃度が1×1017cm-3以下であるとともにその厚みが５〜１５nmの窒化ガリウムで構成されている。第２層は、ｐ型以外の窒化アルミニウムガリウムで構成されている。ここで、中間層と第２層はヘテロ接合を形成している。第１層と中間層と第２層の積層に形成されるポテンシャル井戸の電位が、ゲート電極に電圧が印加されていない状態でフェルミ準位よりも上側に存在する。
第２層の表面側に形成されているゲート電極は、第２層の表面側に直接的(典型的にはショットキー接続)、又は間接的(典型的には絶縁材を介在させて対向させる)に形成することができる。第２層の表面側にはさらに、ソース電極やドレイン電極が形成されていてもよい。ソース電極やドレイン電極は、第２層と電気的に接続されていれば足り、第２層の表面側に直接的に形成されている場合に限定されない。
第２層は、実質的に不純物が含有されていない（典型的には不純物濃度が1×1017cm-3以下）真性半導体の層で構成されていてもよく、あるいはｐ型と反対導電型であるｎ型の不純物が含有されている層で構成されていてもよい。ｐ型以外という用語は、ｎ型または実質的に不純物が含有されていないことのいずれかをいう。
上記の半導体装置によると、第２層の表面側に形成されている電極に電圧が印加されていない状態では、第１層と第２層とで形成されるポテンシャル井戸はフェルミ準位よりも上側に存在するため、ポテンシャル井戸内に２ＤＥＧが発生せずノーマリオフ動作が確保される。
一方、電極に所定のオン電圧が印加されると、第２層と中間層の接合界面にヘテロ接合に起因するポテンシャル井戸がフェルミ準位よりも下側に存在するため、そのポテンシャル井戸内に２ＤＥＧが発生する。本発明の半導体装置では、この２ＤＥＧが中間層に発生する。中間層の不純物濃度が1×1017cm-3以下と小さいことから、この２ＤＥＧの電子の移動が不純物によって散乱する確率が大幅に減少する。したがって、第１層と第２層の間に中間層が介在していない場合に比して、そのオン抵抗が低減されることになる。
本発明の半導体装置によると、安定したノーマリオフ動作と低いオン抵抗がともに得られる。
中間層は、第１層と第２層とで形成されるポテンシャル井戸の範囲内に形成されていることが好ましい。
上記の関係を満たしていると、電極に所定のオン電圧が印加されたときにポテンシャル井戸内に発生する２ＤＥＧは、中間層内にのみに発生する。したがって、２ＤＥＧの全ての電子は中間層内を移動することになり、不純物によって散乱する確率を大幅に減少させることができる。オン抵抗を格段に低減させることができる。
本発明は、新たな半導体装置の新たな製造方法をも創作した。
本発明を具現化した一つの製造方法では、第１層と中間層と第２層が積層され、第２層の表面側にゲート電極が形成されているとともに、第１層と中間層と第２層の積層に形成されるポテンシャル井戸の電位が、ゲート電極に電圧が印加されていない状態でフェルミ準位よりも上側に存在するノーマリオフで動作する半導体装置を製造する。この製造方法は、ｐ型の窒化ガリウムからなる第１層上に、窒化ガリウムからなる中間層を、その不純物濃度が1×1017cm-3以下であるとともにその厚みが５〜１５nmとなるように不純物供給量を制御しながら、エピタキシャル成長させる中間層成長工程を有している。また、その中間層上に、ｐ型以外であって窒化アルミニウムガリウムからなる第２層をエピタキシャル成長させる第２層成長工程を有している。さらに、その第２層の表面側に、ゲート電極を形成するゲート電極形成工程を有している。
供給する不純物量を制御しながらエピタキシャル成長させることには、不純物を全く供給しないでエピタキシャル成長させる場合や、第１層や第２層からの不純物の拡散を考慮し、結果として中間層の不純物濃度が1×1017cm-3以下となるように、不純物供給量や中間層の膜厚を制御しながらエピタキシャル成長させる場合をいう。
上記の製造方法を採用することで、第１層と中間層と第２層が積層され、第２層上に電極が形成されている半導体装置を得ることができる。この半導体装置は、ノーマリオフを安定的に実現するとともに、オン抵抗が小さい。
中間層成長工程は、第１層と第２層とで形成されるポテンシャル井戸の範囲内に中間層をエピタキシャル成長させることが好ましい。換言すると、中間層の層厚が第１層と第２層とで形成されるポテンシャル井戸の幅内となるように、エピタキシャル成長を制御して中間層を形成する。
上記の関係を満たすことで、オン抵抗が極めて低減された半導体装置を得ることができる。
本発明によると、安定的なノーマリオフ動作を確保するためにIII-Ｖ族化合物半導体のキャリア移動領域の不純物濃度を高く保つ必要がなくなり、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる半導体装置を製造することができる。
最初に実施例の主要な特徴を記す。
III-Ｖ族化合物半導体は、窒化ガリウム(ＧａＮ)系化合物であるのが好ましい。窒化ガリウム系化合物は、そのバンドギャップが大きいために、高温動作可能な高周波デバイスを実現し得る。窒化ガリウム系化合物は、III-Ｖ族化合物半導体であることから、大出力で高耐圧である特性を備えている。
図面を参照して以下に各実施例を詳細に説明する。
(第１実施例) 図１に第１実施例の半導体装置の要部断面図を模式的に示す。
サファイア(Ａｌ２Ｏ３)からなる基板２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層２４が形成されている。基板２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層２４上に、ｐ−ＧａＮ層３２(第１層の一例)と、ＳＩ(Semi Insulated)−ＧａＮ層６２(中間層の一例)と、ＡｌＧａＮ層３４(第２層の一例)が積層されている。
ＳＩ(Semi Insulated)−ＧａＮ層６２は、ｐ−ＧａＮ層３２とＡｌＧａＮ層３４との間に介在している。ｐ−ＧａＮ層３２には、マグネシウム(Ｍｇ)がドーピングされている。ＡｌＧａＮ層３４は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層３２やＳＩ−ＧａＮ層６２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極４４が、ＡｌＧａＮ層３４の表面側の紙面中央に直接的にショットキー接触して形成されている。ゲート電極４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極４２とソース電極４６が、ＡｌＧａＮ層３４に対してオーミック接触して形成されている。ＳＩ−ＧａＮ層６２は実質的に真性半導体の層で形成されている。
次に、この半導体装置の動作をエネルギーバンド図を参照して説明する。図２に、図１の要部断面図のII-II線に対応するエネルギーバンド図を示す。このエネルギーバンド図中に示される番号は、図１に示す要部断面図の各層の番号に対応している。
図２(ａ)は、ゲート電極４４に電圧が印加されていない状態であり、図２(ｂ)は、ゲート電極４４に正電圧が印加されている状態である。
図２(ａ)に示すように、ＡｌＧａＮ層３４のバンドギャップがｐ−ＧａＮ層３２やＳＩ−ＧａＮ層６２よりも大きいことから、そのバンドギャップ差に基づいて、ＡｌＧａＮ層３４とＳＩ−ＧａＮ層６２の接合界面のうちのＳＩ−ＧａＮ層６２側に、ポテンシャル井戸５２が形成されている。このポテンシャル井戸５２の電位レベルは、ゲート電極４４が０Ｖのときはフェルミ準位(ＥＦ)よりも上側に存在しており、２ＤＥＧが発生していない。したがって、ゲート電極４４が０Ｖのときは、この半導体装置のドレイン電極４２とソース電極４６間に電流が流れない。即ち、ノーマリオフとして作動する。
一方、図２(ｂ)に示すように、ゲート電極４４に正電圧が印加されると、ポテンシャル井戸５２が、フェルミ準位よりも下側に存在することになり、したがってこのポテンシャル井戸５２内に２ＤＥＧが発生する。この２ＤＥＧはポテンシャル井戸５２内に沿って２次元的に移動して、ドレイン電極４２とソース電極４６間を流れる。これにより、この半導体装置はオンとなる。
このとき、２ＤＥＧの電子は、不純物濃度が少ないＳＩ−ＧａＮ層６２に沿って移動する。したがって、電子が不純物によって散乱される確率は小さく、電子の移動度の大きい状態が実現される。
なお、上記の半導体装置において、ＡｌＧａＮ層３４とゲート電極４４との間に、例えば酸化シリコン(ＳｉＯ２)からなる絶縁膜を介在させてもよい。絶縁膜を介在させると、ゲート電極４４に正電圧が印加された場合に、ゲート電極４４からＡｌＧａＮ層３４に向けて電流が流れる現象を禁止することができ、安定的な動作を実現することができる。
ＡｌＧａＮ層３４には、ｎ型不純物としてシリコン(Ｓｉ)をドーピングしておくことが好ましい。ＡｌＧａＮ層３４がｎ型であると、電子供給層として機能することから、オン抵抗をさらに低減させることができる。もっとも、ＡｌＧａＮ層３４はｐ型でなければよく、ＳＩ(Semi Insulated)であってもよい。
次に、図１を参照して、この半導体装置の製造方法を説明する。
まずサファイア基板２２を準備する。このサファイア基板２２上に、低温下で有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて、バッファ層２４を約50nmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。
次に、このバッファ層２４上に有機金属気相エピタキシャル法を用いて、ｐ−ＧａＮ層３２を約0.5μmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてシクロペンタジエニルマグネシウム(ＣＰ２Ｍｇ)を好適に利用することができる。
次に、ｐ−ＧａＮ層３２上に有機金属気相エピタキシャル法を用いて、ＳＩ−ＧａＮ層６２を約10nm(好ましくは5〜15nm)の膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。また、このＳＩ−ＧａＮ層６２の不純物濃度が1×1017cm-3以下となるように形成するのが好ましい。このＳＩ−ＧａＮ層６２の膜厚は、形成されるポテンシャル井戸の範囲を充足していれば十分である。ポテンシャル井戸の幅は、利用される材料などによって変動するが、ＳＩ−ＧａＮ層６２の膜厚は5〜15nmの範囲内であるのが好ましい。
次に、このＳＩ−ＧａＮ層６２上に有機金属気相エピタキシャル法を用いて、ＡｌＧａＮ層３４を約25nmの膜厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム(ＴＭＡｌ)、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。なお、このＡｌＧａＮ層３４の成膜過程で、ｎ型不純物としてモノシラン(ＳｉＨ４)を同時に利用し、ＡｌＧａＮ層３４にｎ型不純物をドーピングしてもよい。
次に、ＡｌＧａＮ層３４の表面側に各種の電極を形成する工程を説明する。
まず、ＡｌＧａＮ層３４上にチタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着する。その後に、フォト工程とエッチング技術を利用してドレイン電極４２とソース電極４６をパターニングする。パターニングした後に、ＲＴＡ(Rapid Thermal Anneal)法によって550℃で30秒の熱処理を実施する。これにより、ＡｌＧａＮ層３４に対するドレイン電極４２とソース電極４６の接触抵抗が低減され、オーミック接触が実現される。
次に、リフトオフ法を利用してゲート電極４４を形成する。即ち、ゲート電極４４を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ｎｉ)と金(Ａｕ)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ｎｉ)と金(Ａｕ)を剥離する。これにより、所望の位置関係にゲート電極４４が形成される。
上記の工程を経て、第１実施例の半導体装置を形成することができる。
上記の製造方法によると、バッファ層２４上に形成されるｐ−ＧａＮ層３２とＳＩ−ＧａＮ層６２にバンドギャップがないために、その層内に格子不整合などによる歪みが発生しない。なかでもＳＩ−ＧａＮ層６２が綺麗な結晶構造で形成されることから、このＳＩ−ＧａＮ層６２に沿って移動する２ＤＥＧの電子の移動度が大きくなる。したがってオン抵抗の小さい半導体装置を実現し易い。
(第１参考例) 図３に、第１参考例の半導体装置の要部断面図を模式的に示す。
サファイア(Ａｌ２Ｏ３)の基板１２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層１２４が形成されている。基板１２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層１２４上に、ｐ−ＧａＮ層１３２(第１層の一例)と、ｎ−ＡｌＧａＮ層３４(第２層の一例)が積層されている。
ｎ−ＡｌＧａＮ層１３４にはシリコン(Ｓｉ)がドーピングされている。なお、このｎ−ＡｌＧａＮ層１３４は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層１３２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極１４４が、ｎ−ＡｌＧａＮ層３４の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極１４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極１４２とソース電極１４６が、オーミック接触して形成されている。
この半導体装置のｎ−ＡｌＧａＮ層１３４がｐ−ＧａＮ層１３２と接合する界面におけるｐ−ＧａＮ層１３２の極性はＮ面(Ｖ族の面)となっている。したがって、ｐ−ＧａＮ層１３２上に形成されているｎ−ＡｌＧａＮ層１３４は、その接合界面の極性がＧａ面(III族の面)となっている。これにより、ｎ−ＡｌＧａＮ層１３４の自発分極電界は、ＧａＮ層１３２との接合界面から離反する方向(この例では紙面上方向)に発生している。
一方、よく知られているように、ｎ−ＡｌＧａＮ層１３４は、ＧａＮ層１３２よりも小さな格子定数であることから、格子不整合によりｎ−ＡｌＧａＮ層１３４には引張り歪みが生じている。この引張り歪みに基づいて、ｎ−ＡｌＧａＮ層１３４内には成長方向と逆方向にピエゾ分極電界が発生している。即ち、ｎ−ＡｌＧａＮ層１３４のピエゾ分極電界は、ＧａＮ層１３２との接合界面に向かう方向(この例では紙面下方向)に発生している。第２実施例では、ピエゾ分極電界と自発分極電界の向きが逆向きで構成されている。
自発分極電界とピエゾ分極電界の強さは、ｎ−ＡｌＧａＮ層１３４に含有されているアルミニウム(Ａｌ)の組成比などによって変動するが、通常は自発分極電界の方がピエゾ分極電界よりも大きい。
したがって、本実施例のように、自発分極電界がピエゾ分極電界と逆方向となるように構成されている場合、この両者を重畳した分極電界の方向は自発分極電界の方向と一致する。即ち、ｎ−ＡｌＧａＮ層１３４内の分極電界の方向は、ＧａＮ層１３２との接合界面から離れる方向(この例では紙面上方向)に発生している。
従来から知られるこの種の半導体装置では、ｎ−ＡｌＧａＮ層１３４に相当する半導体層の自発分極電界は、その下方に形成されているＧａＮ層１３２との接合界面の方向に向かって発生していた。即ち、自発分極電界とピエゾ分極電界の両者の分極方向が同じであり、いずれもＧａＮ層１３２との接合界面の方向に向かって発生していた。そのため、自発分極電界とピエゾ分極電界を重畳した分極電界の方向は、当然にＧａＮ層１３２との接合界面の方向に向かって発生していた。なお、従来のこの種の半導体装置において、自発分極電界がＧａＮ層１３２との接合界面の方向に向かって発生していたのは、次の理由からである。
まず第１に、従来のこの種の半導体装置では、ＧａＮ層１３２を形成する場合に有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて形成していた。有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いてＧａＮ層１３２を形成すると、その成長は必ずＧａ面で終了する。したがって、その上方に形成されるｎ−ＡｌＧａＮ層１３４は、Ｎ面から成長が始まるので、必然的に自発分極電界はＧａＮ層１３２との接合界面の方向に向かって発生していた。
第２に従来の技術思想では、自発分極電界とピエゾ分極電界の方向を揃え、ともにＧａＮ層１３２との接合界面の方向に向かって発生させることで、その界面近傍に形成されるポテンシャル井戸を深くし、２ＤＥＧの密度を向上させようとする傾向にあった。これらの理由から、従来のこの種の半導体装置では、自発分極電界がＧａＮ層１３２との接合界面の方向に向かって発生していたのである。
しかしながら、この構成を採用すると、半導体装置をノーマリオフとして機能させる場合にその動作が不安定になるという問題がある。本実施例では、従来採用していた自発分極電界とピエゾ分極電界の配置関係とは異なる配置関係を敢えて採用することによって、安定的なノーマリオフ動作をする半導体装置の実現に成功している。
次に、第１参考例の半導体装置の動作をエネルギーバンド図を参照して説明する。図４に、図３の要部断面図のIＶ-IＶ線に対応するエネルギーバンド図を示す。このエネルギーバンド図中に示される番号は、図３に示す要部断面図の各層の番号に対応している。
図４(ａ)は、ゲート電極１４４に電圧が印加されていない状態であり、図４(ｂ)は、ゲート電極１４４に正電圧が印加されている状態である。
図４(ａ)に示すように、ｎ−ＡｌＧａＮ層１３４のバンドギャップがｐ−ＧａＮ層１３２よりも大きいことから、この両層間の接合界面では、フェルミ準位を合わせるようにエネルギーバンドが曲げられる。本実施例では、ｎ−ＡｌＧａＮ層１３４内のエネルギーバンドが、ゲート電極１４４側からＧａＮ層１３２との接合界面に向かって上方向に傾斜して形成されていることが分かる。これは、ｎ−ＡｌＧａＮ層１３４内の分極電界の方向がＧａＮ層１３２との接合界面から離れる方向に発生していることに起因している。これにより、ｎ−ＡｌＧａＮ層１３４内からＧａＮ層１３２との接合界面近傍に向けて電子キャリアが供給される現象の発生が抑制される。したがって、この接合界面近傍に２ＤＥＧが発生することができないために、ゲート電極１４４が０Ｖのときは、ドレイン電極１４２とソース電極１４６間に電流が流れない。即ち、ノーマリオフとして作動する。
一方、図４(ｂ)に示すように、ゲート電極１４４に正電圧が印加されると、ポテンシャル井戸１５２が発生するとともに、その電位レベルがフェルミ準位よりも下側に存在することになる。したがってこのポテンシャル井戸１５２内に２ＤＥＧが発生する。２ＤＥＧの電子は、ポテンシャル井戸１５２内に沿って２次元的に移動して、ドレイン電極１４２とソース電極１４６間を流れる。これにより、この半導体装置はオンとなる。
上記の構成に代えて、ｎ−ＡｌＧａＮ層１３４が実質的に不純物を含有していない真性半導体の層で形成されていてもよい。
同様に、ｐ−ＧａＮ層１３２が実質的に不純物を含有していない真性半導体の層で形成されていてもよい。オン抵抗の小さい半導体装置を実現することができる。
第１参考例の製造方法は、その大部分において第１実施例の製造技術を利用することができる。ただし、ＧａＮ層１３２を形成する場合は、有機金属気相エピタキシャル(ＭＯＣＶＤ)法に代えて、例えば分子線エピタキシャル(ＭＢＥ)法を利用するのが好ましい。有機金属気相エピタキシャル(ＭＯＣＶＤ)法では、上記したように、その結晶成長がＧａ面で終了してしまう。一方、分子線エピタキシャル(ＭＢＥ)法を利用すると、その製造条件などを適宜調整することで、結晶成長をＮ面で終了させることができる。これにより、第１参考例の半導体装置を製造することが可能となる。
(第２参考例) 図５に、第２参考例の半導体装置の要部断面図を模式的に示す。
サファイア(Ａｌ２Ｏ３)の基板２２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層２２４が形成されている。基板２２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層２４上に、ｐ−ＧａＮ層３２(第１層の一例)と、ｎ−ＡｌＧａＮ層３４(第２層の一例)と、ｐ−ＡｌＧａＮ層２３５(表面層の一例)が積層されている。
ｐ−ＧａＮ層２３２とｐ−ＡｌＧａＮ層２３５には、マグネシウム(Ｍｇ)がドーピングされている。ｐ−ＡｌＧａＮ層２３５とｎ−ＡｌＧａＮ層２３３は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層２３２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極２４４が、ｐ−ＡｌＧａＮ層２３５の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極２４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極２４２とソース電極２４６が、オーミック接触して形成されている。
なお、ｐ−ＧａＮ層２３２は、実質的に不純物を含有していない真性半導体の層で形成されていてもよい。この場合、この層に沿って移動する２ＤＥＧに対する不純物散乱が抑制されることから、２ＤＥＧの移動度を大きくすることができる。
次に、第２参考例の半導体装置の動作をエネルギーバンド図を参照して説明する。図６に、図５の要部断面図のＶI-ＶI線に対応するエネルギーバンド図を示す。このエネルギーバンド図中に示される番号は、図５に示す要部断面図の各層の番号に対応している。
図６(ａ)は、ゲート電極２４４に電圧が印加されていない状態であり、図５(ｂ)は、ゲート電極２４４に正電圧が印加されている状態である。
図６(ａ)に示すように、ゲート電極２４４に電圧が印加されていない場合、ｎ−ＡｌＧａＮ層２３３内に対して、ｐ−ＧａＮ層２３２とｐ−ＡｌＧａＮ層２３５の両方から空乏層が伸びて形成される。そのため、図６(ａ)中のｎ−ＡｌＧａＮ層２３３内のエネルギーバンドに示されるように、そのエネルギーバンドは傾斜するとともに、伝導体の下限はフェルミ準位よりも上側に存在することになる。したがって、ｐ−ＧａＮ層２３２との接合界面近傍に２ＤＥＧが発生することができないために、ゲート電極２４４が０Ｖのときは、この半導体装置のドレイン電極２４２とソース電極２４６間に電流が流れない。即ち、ノーマリオフとして作動する。
一方、図６(ｂ)に示すように、ゲート電極２４４に正電圧が印加されると、ポテンシャル井戸２５２が発生するとともに、その電位レベルがフェルミ準位よりも下側に存在することになる。したがってこのポテンシャル井戸２５２内に２ＤＥＧが発生する。２ＤＥＧの電子はポテンシャル井戸２５２内に沿って２次元的に移動して、ドレイン電極２４２とソース電極２４６間を流れる。これにより、この半導体装置はオンとなる。
第２参考例の半導体装置では、ｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５を接合することにより、ｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５が空乏化される。これにより、ｐ−ＧａＮ層２３２とｎ−ＡｌＧａＮ層２３３とで形成されるポテンシャル井戸がフェルミ準位よりも上側に存在することになり、極めて安定的なノーマリオフ動作が実現される。
なお、このｎ−ＡｌＧａＮ層２３３が実質的に完全空乏化されるためには、次の関係式を満たすようにｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５が設定されているのが好ましい。
Ｘｄ＜(２εＮｄＶｄ／(ｑＮａ(Ｎａ＋Ｎｄ)))1/2 ・・・・(１)
Ｘａ＜(２εＮａＶｄ／(ｑＮｄ(Ｎａ＋Ｎｄ)))1/2 ・・・・(２)
ここで、Ｘｄはｎ−ＡｌＧａＮ層２３３の膜厚であり、Ｎｄはｎ−ＡｌＧａＮ層２３３のドナー密度であり、Ｘａはｐ−ＡｌＧａＮ層２３５の膜厚であり、Ｎａはｐ−ＡｌＧａＮ層２３５のアクセプタ密度であり、Ｖｄはｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５で形成される拡散電位であり、εはＧａＮ半導体結晶の誘電率であり、ｑは電子電荷の絶対値である。
次に、第２参考例の半導体装置の変形例の一例を示す。図７に、その変形例の半導体装置の要部断面図を模式的に示す。なお、第２参考例と略同一の構成要素に関しては同一番号を付してその説明を省略する。
図５の半導体装置と対比すると、本変形例の特徴が明瞭に理解できる。本変形例では、第２参考例のｎ−ＡｌＧａＮ層２３３(第２層の一例)とｐ−ＡｌＧａＮ層２３５(表面層)に相当するｎ−ＡｌＧａＮ層２３６、２３８(第２層の一例)とｐ−ＡｌＧａＮ層２３７、２３９（上部層）の繰返しが積層して形成されている。具体的には、第１のｎ−ＡｌＧａＮ層２３６上に第１のｐ−ＡｌＧａＮ層２３７が形成され、さらにその上に第２のｎ−ＡｌＧａＮ層２３８と第２のｐ−ＡｌＧａＮ層２３９が積層して形成されている。
本変形例のように、積層構造を採用することで、電子供給層に相当する第１のｎ−ＡｌＧａＮ層２３６や第２のｎ−ＡｌＧａＮ層２３８が実質的に空乏化されることを促進することができる。したがって、安定的なノーマリオフ動作を実現し易い。
また、ノーマリオフを実現する範囲内で、積層構造内の第２層の不純物濃度を比較的高く構成することが可能となるので、電子供給能力が増大し、オン抵抗を低減し得る。
また、積層構造を採用することで、ゲート電極２４４に正電圧を印加した場合でも、積層構造内のｐｎ接合が逆バイアスされて、ゲート電極２４４からの電流の流入を防止することができる。半導体装置の安定的な動作を実現し易い。
第２参考例の半導体装置の製造方法は、その大部分において第１実施例の製造技術を利用して具現化することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
第１実施例の半導体装置の要部断面図を示す。 (ａ)第１実施例の半導体装置のオフのときのエネルギーバンド図を示す。(ｂ)第１実施例の半導体装置のオンのときのエネルギーバンド図を示す。 第１参考例の半導体装置の要部断面図を示す。 (ａ) 第１参考例の半導体装置のオフのときのエネルギーバンド図を示す。(ｂ) 第１参考例の半導体装置のオンのときのエネルギーバンド図を示す。 第２参考例の半導体装置の要部断面図を示す。 (ａ)第２参考例の半導体装置のオフのときのエネルギーバンド図を示す。(ｂ) 第２参考例の半導体装置のオンのときのエネルギーバンド図を示す。 第２参考例の変形例の要部断面図を示す。
符号の説明
２２：基板
２４：バッファ層
３２：ｐ−ＧａＮ層(第１層の一例)
３４：ＡｌＧａＮ層（第２層の一例）
４２：ドレイン電極
４４：ゲート電極
４６：ソース電極
６２：ＳＩ−ＧａＮ層（中間層の一例）

Claims (4)

  1. 第１層と中間層と第２層が積層され、第２層の表面側にゲート電極が形成されているノーマリオフで動作する半導体装置であり、
    第１層は、ｐ型の窒化ガリウムで構成されており、
    中間層は、不純物濃度が1×1017cm-3以下であるとともにその厚みが５〜１５nmの窒化ガリウムで構成されており、
    第２層は、ｐ型以外の窒化アルミニウムガリウムで構成されており、
    第１層と中間層と第２層の積層に形成されるポテンシャル井戸の電位が、ゲート電極に電圧が印加されていない状態でフェルミ準位よりも上側に存在することを特徴とする半導体装置。
  2. 中間層は、第１層と第２層とで形成されるポテンシャル井戸の範囲内に形成されていることを特徴とする請求項１の半導体装置。
  3. 第１層と中間層と第２層が積層され、第２層の表面側にゲート電極が形成されているとともに、第１層と中間層と第２層の積層に形成されるポテンシャル井戸の電位が、ゲート電極に電圧が印加されていない状態でフェルミ準位よりも上側に存在するノーマリオフで動作する半導体装置の製造方法であり、
    ｐ型の窒化ガリウムからなる第１層上に、窒化ガリウムからなる中間層を、その不純物濃度が1×1017cm-3以下であるとともにその厚みが５〜１５nmとなるように不純物供給量を制御しながら、エピタキシャル成長させる中間層成長工程と、
    その中間層上に、ｐ型以外であって窒化アルミニウムガリウムからなる第２層をエピタキシャル成長させる第２層成長工程と、
    その第２層の表面側にゲート電極を形成するゲート電極形成工程を有することを特徴とする製造方法。
  4. 中間層成長工程は、第１層と第２層とで形成されるポテンシャル井戸の範囲内に中間層をエピタキシャル成長させることを特徴とする請求項３の製造方法。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4744109B2 (ja) 2004-07-20 2011-08-10 トヨタ自動車株式会社 半導体装置とその製造方法
JP2007250727A (ja) * 2006-03-15 2007-09-27 Toyota Central Res & Dev Lab Inc 電界効果トランジスタ
KR100714629B1 (ko) * 2006-03-17 2007-05-07 삼성전기주식회사 질화물 반도체 단결정 기판, 그 제조방법 및 이를 이용한수직구조 질화물 발광소자 제조방법
JP5400266B2 (ja) * 2006-04-17 2014-01-29 パナソニック株式会社 電界効果トランジスタ
JP4755961B2 (ja) * 2006-09-29 2011-08-24 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP5186096B2 (ja) 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
WO2008099949A1 (ja) * 2007-02-16 2008-08-21 Sumitomo Chemical Company, Limited 電界効果トランジスタ用エピタキシャル基板
JP5358901B2 (ja) * 2007-06-19 2013-12-04 日本電気株式会社 半導体装置
JP2010533375A (ja) 2007-07-09 2010-10-21 フリースケール セミコンダクター インコーポレイテッド ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、ヘテロ構造電界効果トランジスタを製造するための方法
JP5056272B2 (ja) * 2007-08-28 2012-10-24 住友電気工業株式会社 窒化ガリウム系半導体面発光素子、および窒化ガリウム系半導体面発光素子を作製する方法
US7915643B2 (en) 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP4729067B2 (ja) * 2008-03-31 2011-07-20 古河電気工業株式会社 電界効果トランジスタ
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8289065B2 (en) 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
EP2202802B1 (en) * 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR101666910B1 (ko) * 2009-04-08 2016-10-17 이피션트 파워 컨버젼 코퍼레이션 증가형 ＧａＮ ＨＥＭＴ 장치 및 그 제조 방법
JP5453892B2 (ja) * 2009-04-15 2014-03-26 トヨタ自動車株式会社 窒化物半導体装置
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP5435459B2 (ja) * 2009-05-20 2014-03-05 古河電気工業株式会社 電界効果トランジスタ
JP2011040676A (ja) * 2009-08-18 2011-02-24 Sanken Electric Co Ltd 半導体装置及びその製造方法
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
US8541817B2 (en) * 2009-11-06 2013-09-24 Nitek, Inc. Multilayer barrier III-nitride transistor for high voltage electronics
US9825162B2 (en) 2009-11-19 2017-11-21 Nxp Usa, Inc. Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US20110204376A1 (en) * 2010-02-23 2011-08-25 Applied Materials, Inc. Growth of multi-junction led film stacks with multi-chambered epitaxy system
US20130099245A1 (en) * 2010-03-26 2013-04-25 Nec Corporation Field effect transistor, method for producing the same, and electronic device
JP2011210750A (ja) * 2010-03-26 2011-10-20 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
US8921894B2 (en) 2010-03-26 2014-12-30 Nec Corporation Field effect transistor, method for producing the same, and electronic device
TWI420664B (zh) * 2010-07-27 2013-12-21 Univ Nat Chiao Tung 增強式高電子移動率電晶體及其製造方法
KR20120027988A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
US9076827B2 (en) 2010-09-14 2015-07-07 Applied Materials, Inc. Transfer chamber metrology for improved device yield
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
BR112013021056B1 (pt) 2011-02-17 2022-03-29 Pujirebio Diagnostics, Inc Anticorpo monoclonal, kit, e, método para diagnosticar um indivíduo com câncer ovariano
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
JP2011142358A (ja) * 2011-04-22 2011-07-21 Panasonic Corp 窒化物半導体装置
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
JP5908692B2 (ja) * 2011-09-29 2016-04-26 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
CN102637723A (zh) * 2012-03-28 2012-08-15 华为技术有限公司 GaN衬底、半导体器件及其制作方法
US9093366B2 (en) 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US8803246B2 (en) 2012-07-16 2014-08-12 Transphorm Inc. Semiconductor electronic components with integrated current limiters
JP6522521B2 (ja) 2013-02-15 2019-05-29 トランスフォーム インコーポレーテッド 半導体デバイスの電極及びその製造方法
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245992B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
KR102071019B1 (ko) * 2013-05-10 2020-01-29 서울반도체 주식회사 노멀리 오프 타입 트랜지스터 및 그 제조방법
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
JP2015046444A (ja) * 2013-08-27 2015-03-12 ルネサスエレクトロニクス株式会社 半導体装置
WO2015147802A1 (en) * 2014-03-25 2015-10-01 Intel Corporation Iii-n transistors with epitaxial layers providing steep subthreshold swing
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
WO2016143265A1 (ja) * 2015-03-11 2016-09-15 パナソニック株式会社 窒化物半導体装置
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
US10224401B2 (en) 2016-05-31 2019-03-05 Transphorm Inc. III-nitride devices including a graded depleting layer
US20180061975A1 (en) * 2016-08-24 2018-03-01 Rohm Co., Ltd. Nitride semiconductor device and nitride semiconductor package

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0064370B1 (en) 1981-04-23 1989-06-28 Fujitsu Limited High electron mobility semiconductor device
JPS5891682A (ja) 1981-11-27 1983-05-31 Hitachi Ltd 半導体装置
JPH0624208B2 (ja) 1982-07-29 1994-03-30 日本電気株式会社 半導体装置
US4600932A (en) 1984-10-12 1986-07-15 Gte Laboratories Incorporated Enhanced mobility buried channel transistor structure
JPH088350B2 (ja) * 1985-04-08 1996-01-29 日本電気株式会社 半導体装置
JPH0415929A (ja) 1990-05-10 1992-01-21 Fujitsu Ltd 高電子移動度トランジスタ
JPH0547800A (ja) 1991-08-13 1993-02-26 Fujitsu Ltd 半導体装置及びその製造方法
JP3256643B2 (ja) 1995-03-09 2002-02-12 日本電信電話株式会社 半導体装置
JP3177951B2 (ja) † 1997-09-29 2001-06-18 日本電気株式会社 電界効果トランジスタおよびその製造方法
JPH11261053A (ja) 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
JP2000068498A (ja) 1998-08-21 2000-03-03 Nippon Telegr & Teleph Corp <Ntt> 絶縁性窒化物膜およびそれを用いた半導体装置
US20010015437A1 (en) † 2000-01-25 2001-08-23 Hirotatsu Ishii GaN field-effect transistor, inverter device, and production processes therefor
US6586781B2 (en) 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
JP2002057158A (ja) * 2000-08-09 2002-02-22 Sony Corp 絶縁性窒化物層及びその形成方法、半導体装置及びその製造方法
US6548333B2 (en) † 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP4906023B2 (ja) * 2001-08-14 2012-03-28 古河電気工業株式会社 ＧａＮ系半導体装置
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
US6888170B2 (en) * 2002-03-15 2005-05-03 Cornell Research Foundation, Inc. Highly doped III-nitride semiconductors
US6914273B2 (en) * 2002-08-26 2005-07-05 University Of Florida Research Foundation, Inc. GaN-type enhancement MOSFET using hetero structure
JP2004210989A (ja) 2003-01-07 2004-07-29 Fujitaka Creation:Kk マイナスイオンを発生する布地プリント用インク及び布地プリント方法
TWI230978B (en) * 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
JP4568118B2 (ja) 2003-01-29 2010-10-27 株式会社東芝 パワー半導体素子
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
JP4645034B2 (ja) * 2003-02-06 2011-03-09 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体を有する半導体素子
JP2004273486A (ja) 2003-03-05 2004-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6787826B1 (en) 2003-03-14 2004-09-07 Triquint Semiconductor, Inc. Heterostructure field effect transistor
US6835969B1 (en) * 2003-06-26 2004-12-28 Raytheon Company Split-channel high electron mobility transistor (HEMT) device
JP2005086171A (ja) * 2003-09-11 2005-03-31 Fujitsu Ltd 半導体装置及びその製造方法
US7382001B2 (en) * 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US7465997B2 (en) * 2004-02-12 2008-12-16 International Rectifier Corporation III-nitride bidirectional switch
JP4041075B2 (ja) 2004-02-27 2008-01-30 株式会社東芝 半導体装置
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
JP4744109B2 (ja) 2004-07-20 2011-08-10 トヨタ自動車株式会社 半導体装置とその製造方法
US7566918B2 (en) * 2006-02-23 2009-07-28 Cree, Inc. Nitride based transistors for millimeter wave operation

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