JP5221577B2 - 半導体装置とその製造方法 - Google Patents
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Description
本発明は、III-Ｖ族化合物半導体を利用するノーマリオフ動作の半導体装置に関する。
III-Ｖ族化合物半導体は、絶縁破壊電界および飽和電子密度等が大きいことから、高耐圧で大電流を制御できるものと期待されている。なかでも窒化ガリウム(ＧａＮ)を利用する半導体装置の研究が進んでおり、ｎ−ＡｌＧａＮ／ｐ−ＧａＮのヘテロ構造を利用したＨＥＭＴ(High Electron Mobility Transistor)が知られており、その半導体装置の一例が特許文献１に記載されている。
この種のＨＥＭＴは、ｐ−ＧａＮ層と、そのｐ−ＧａＮ層上に積層されているｎ−ＡｌＧａＮ層からなるヘテロ構造を備えている。ＡｌＧａＮ層は、その半導体結晶内にＡｌを含有しており、ＧａＮ層よりもバンドギャップが大きい。ｎ−ＡｌＧａＮ層の表面側に、ドレイン電極とゲート電極とソース電極が形成されている。ドレイン電極とソース電極は、ゲート電極を挟んだ位置に形成されている。
この種のＨＥＭＴでは、ゲート電極にゲート電圧を印加しなければ、ｎ−ＡｌＧａＮ層とｐ−ＧａＮ層で形成されるポテンシャル井戸がフェルミ準位より上側に存在するため、そのポテンシャル井戸内に２ＤＥＧ(2 Dimensional Electron Gas：２次元電子ガス)が発生しない。したがって、ノーマリオフ動作が実現される。一方、ゲート電極に所定のオン電圧を印加すると、ポテンシャル井戸内に２ＤＥＧが発生する。このポテンシャル井戸内を電子が移動することために、ＨＥＭＴはオン状態となる。
しかしながら上記の半導体装置では、２ＤＥＧの電子がｐ型のＧａＮ層に沿って移動することから、移動する電子が不純物によって散乱され、オン抵抗が大きいという問題がある。オン抵抗を小さくするためにｐ−ＧａＮ層の不純物濃度を下げる必要があるが、ｐ−ＧａＮ層の不純物濃度を下げると、２ＤＥＧのポテンシャルがフェルミ準位に近づき、オフの状態であっても２ＤＥＧが発生し易くなり、ノーマリオフ動作が不安定となってしまう。即ち、上記の構成からなる半導体装置では、オン抵抗を低下させることと安定的なノーマリオフ動作を保証することがトレードオフの関係となっている。
本発明の目的は、このトレードオフの関係を打破することにある。即ち、安定的なノーマリオフ動作を保証することができ、しかもオン抵抗を低減することができる半導体装置を提供することを目的とする。
本発明の目的は、このトレードオフの関係を打破することにある。即ち、安定的なノーマリオフ動作を保証することができ、しかもオン抵抗を低減することができる半導体装置を提供することを目的とする。
本発明を具現化した一つの半導体装置は、第１層と第２層が積層され、第２層の表面側に電極が形成されている。
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されている。第２層は、第２種類のIII-Ｖ族化合物半導体で構成されている。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。第１層と第２層の導電型は特に限定されない。
この半導体装置は、第２層内のピエゾ分極電界と自発分極電界の向きが逆向きであることを特徴としている。
ここで、第２層の表面側に形成されている電極は、例えばゲート電極やソース電極やドレイン電極のことであり、ゲート電極は、第２層の表面側に直接的(典型的にはショットキー接続)、又は間接的(典型的には絶縁材を介在させて対向させる)に形成することができる。ソース電極やドレイン電極は、第２層と電気的に接続されていれば足り、第２層の表面側に直接的に形成されている場合に限定されない。
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されている。第２層は、第２種類のIII-Ｖ族化合物半導体で構成されている。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。第１層と第２層の導電型は特に限定されない。
この半導体装置は、第２層内のピエゾ分極電界と自発分極電界の向きが逆向きであることを特徴としている。
ここで、第２層の表面側に形成されている電極は、例えばゲート電極やソース電極やドレイン電極のことであり、ゲート電極は、第２層の表面側に直接的(典型的にはショットキー接続)、又は間接的(典型的には絶縁材を介在させて対向させる)に形成することができる。ソース電極やドレイン電極は、第２層と電気的に接続されていれば足り、第２層の表面側に直接的に形成されている場合に限定されない。
この種の半導体装置では、第２層内にピエゾ分極と自発分極が重畳した電界が発生しており、この電界の方向が第２層と第１層の接合界面に形成される２ＤＥＧの発生に影響している。
上記の半導体装置では、第１層と第２層がバンドギャップの異なるヘテロ構造で構成されている。従って、第２層には第１層との格子不整合に基づく歪みが生じており、この歪みに起因する弾性応力場によってピエゾ電場が発生し、第２層内はピエゾ分極している。このピエゾ分極の方向は、第２層に使用する材料と、第１層と第２層間に発生する格子不整合による歪みによって決定される。
自発分極は第２層の半導体結晶内の陽イオンと陰イオンの電荷の不均衡により生じる分極である。この自発分極の方向は、第１層と第２層の接合界面における第２層の極性と、第２層に使用する材料によって決定される。
本発明では、第２層内のピエゾ分極による電界と自発分極による電界の向きが逆向きとなるように上記条件を調節する。ピエゾ分極による電界と自発分極による電界の向きが逆向きであると、両者が相殺され、両者が重畳した際の電界の大きさは小さくなる。第２層内の分極に起因する電界が小さいと、ゲート電極にオン電圧が印加されない場合に、第２層内から第１層と第２層の接合界面近傍に向けてキャリアを供給する現象が抑制される。そのため、この第１層と第２層の接合界面近傍に２ＤＥＧが発生しない。即ち、ノーマリオフ動作を安定させ易くなる。
従来のこの種の半導体装置では、ピエゾ分極電界と自発分極電界の双方が第１層と第２層の接合界面に向いており、両者が重畳した分極電界の大きさは大きかった。このためにゲート電極にオン電圧が印加されない場合であっても、第２層内から第１層と第２層の接合界面近傍に向けてキャリアを供給する現象が活発となり、第１層と第２層の接合界面近傍に２ＤＥＧが発生しやすい。これに抗してノーマリオフ動作を安定させるために、第１層の不純物濃度を下げることができず、これがオン抵抗を増大させていた。
本半導体装置では、第２層内から接合界面近傍に向けてキャリアを供給する現象が抑制されるためにノーマリオフ動作を確保しやすい。このために、第１層の不純物濃度を下げることができ、オン抵抗を低下させることができる。
本発明の半導体装置では、ピエゾ分極電界と自発分極電界を相殺することによって第２層内から接合界面近傍に向けてキャリアが供給される現象を抑制することができるので、第１層の不純物濃度を下げてもノーマリオフ動作を確保するのに成功しており、第１層の不純物濃度を下げることによってオン抵抗を低下させることにも成功している。
上記の半導体装置では、第１層と第２層がバンドギャップの異なるヘテロ構造で構成されている。従って、第２層には第１層との格子不整合に基づく歪みが生じており、この歪みに起因する弾性応力場によってピエゾ電場が発生し、第２層内はピエゾ分極している。このピエゾ分極の方向は、第２層に使用する材料と、第１層と第２層間に発生する格子不整合による歪みによって決定される。
自発分極は第２層の半導体結晶内の陽イオンと陰イオンの電荷の不均衡により生じる分極である。この自発分極の方向は、第１層と第２層の接合界面における第２層の極性と、第２層に使用する材料によって決定される。
本発明では、第２層内のピエゾ分極による電界と自発分極による電界の向きが逆向きとなるように上記条件を調節する。ピエゾ分極による電界と自発分極による電界の向きが逆向きであると、両者が相殺され、両者が重畳した際の電界の大きさは小さくなる。第２層内の分極に起因する電界が小さいと、ゲート電極にオン電圧が印加されない場合に、第２層内から第１層と第２層の接合界面近傍に向けてキャリアを供給する現象が抑制される。そのため、この第１層と第２層の接合界面近傍に２ＤＥＧが発生しない。即ち、ノーマリオフ動作を安定させ易くなる。
従来のこの種の半導体装置では、ピエゾ分極電界と自発分極電界の双方が第１層と第２層の接合界面に向いており、両者が重畳した分極電界の大きさは大きかった。このためにゲート電極にオン電圧が印加されない場合であっても、第２層内から第１層と第２層の接合界面近傍に向けてキャリアを供給する現象が活発となり、第１層と第２層の接合界面近傍に２ＤＥＧが発生しやすい。これに抗してノーマリオフ動作を安定させるために、第１層の不純物濃度を下げることができず、これがオン抵抗を増大させていた。
本半導体装置では、第２層内から接合界面近傍に向けてキャリアを供給する現象が抑制されるためにノーマリオフ動作を確保しやすい。このために、第１層の不純物濃度を下げることができ、オン抵抗を低下させることができる。
本発明の半導体装置では、ピエゾ分極電界と自発分極電界を相殺することによって第２層内から接合界面近傍に向けてキャリアが供給される現象を抑制することができるので、第１層の不純物濃度を下げてもノーマリオフ動作を確保するのに成功しており、第１層の不純物濃度を下げることによってオン抵抗を低下させることにも成功している。
第２層内の分極電界の向きが第１層と第２層の接合界面から離反する向きであるときに上記の利点が一層確実に得られる。
第１層と第２層のヘテロ構造に起因するピエゾ分極電界は、第２層内から接合界面に向かう。それに対して、自発分極電界の向きは、ヘテロ接合界面における第２層の極性によって変化し、接合界面から離反する向きに調整することができる。そのために、後者が前者よりも大きければ、第２層内の分極電界の向きが接合界面から離反する向きとなる。
このことから、第２層内の分極電界の向きが接合界面から離反する向きであれば、第２層内のピエゾ分極電界と自発分極電界の向きが逆向きであり、後者が前者よりも大きいことがわかる。
この場合も、ピエゾ分極電界と自発分極電界が相殺され、両者が重畳した際の電界が小さくなる。このために、第２層内から接合界面近傍に向けてキャリアを供給する現象が抑制され、ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなくなる。安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
第１層と第２層のヘテロ構造に起因するピエゾ分極電界は、第２層内から接合界面に向かう。それに対して、自発分極電界の向きは、ヘテロ接合界面における第２層の極性によって変化し、接合界面から離反する向きに調整することができる。そのために、後者が前者よりも大きければ、第２層内の分極電界の向きが接合界面から離反する向きとなる。
このことから、第２層内の分極電界の向きが接合界面から離反する向きであれば、第２層内のピエゾ分極電界と自発分極電界の向きが逆向きであり、後者が前者よりも大きいことがわかる。
この場合も、ピエゾ分極電界と自発分極電界が相殺され、両者が重畳した際の電界が小さくなる。このために、第２層内から接合界面近傍に向けてキャリアを供給する現象が抑制され、ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなくなる。安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
上記の半導体装置は、別の見方をすると、第１層と第２層との接合界面のうち、第１層
側の接合界面はＶ族の極性を示し、第２層側の接合界面はIII族の極性を示すと特徴付けることができる。
接合界面における第１層側の極性がＶ族であると、その第１層の上にはIII族の極性から始まる第２層が形成されることになる。したがって、第２層の自発分極電界は、接合界面から離れる方向に発生する。これにより、接合界面に向かうピエゾ分極電界と、接合界面から離れると自発分極電界が相殺され、安定的なノーマリオフ動作が実現し易い。ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
側の接合界面はＶ族の極性を示し、第２層側の接合界面はIII族の極性を示すと特徴付けることができる。
接合界面における第１層側の極性がＶ族であると、その第１層の上にはIII族の極性から始まる第２層が形成されることになる。したがって、第２層の自発分極電界は、接合界面から離れる方向に発生する。これにより、接合界面に向かうピエゾ分極電界と、接合界面から離れると自発分極電界が相殺され、安定的なノーマリオフ動作が実現し易い。ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
本明細書で開示される一つの半導体装置は、第１層と第２層と表面層が積層され、表面層の表面側に電極が形成されている。
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されている。第２層は、第２導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。表面層は、第１導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。
第１層は、実質的に不純物が含有されていない真性半導体の層でもよく、あるいは第１導電型又は第２導電型の不純物が含有されている層でもよい。
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されている。第２層は、第２導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。表面層は、第１導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。
第１層は、実質的に不純物が含有されていない真性半導体の層でもよく、あるいは第１導電型又は第２導電型の不純物が含有されている層でもよい。
上記の半導体装置によると、電極にオン電圧が印加されない状態では、第２導電型の第２層と第１導電型の表面層の接合界面から第２層に向けて空乏層が伸びる。これにより第２層と表面層が実質的に空乏化され、第１層と第２層で形成されるポテンシャル井戸に第２層や表面層からキャリアが供給されないので、安定的なノーマリオフ動作が実現され易い。ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
第２導電型の第２層と第１導電型の表面層を積層することによって第２層と表面層を空乏化し、ポテンシャル井戸へのキャリアの供給を抑制する技術は、複数回繰返して積層する場合にも得られる。
この思想を具現化した本発明の他の一つの半導体装置は、第１層上に、第２層と上部層の繰返しが複数回積層され、積層表面上に電極が形成されている。
この上部層は、前記した半導体装置の表面層に相当するものであるが、さらにその上部に第２層が積層されて表面でなくなるために、上部層（第２層に対する上部層）という。
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されている。第２層は、第２導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。上部層は、第１導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。
繰返しの回数は特に制限されず、２以上であればあればよい。積層の最表面が第２層あるいは上部層のいずれであってもよい。積層構造内の第２層と上部層の不純物濃度や膜厚は、それぞれ異なっていても構わない。要は第１導電型と第２導電型の層が積層されていればよい。
この半導体装置でも、第２層と上部層の積層界面から第２層に伸びる空乏層によって第２層と上部層が実質的に完全空乏化され、第１層と第２層とで形成されるポテンシャル井戸にキャリアが供給されないので安定的なノーマリオフ動作が実現される。ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
この思想を具現化した本発明の他の一つの半導体装置は、第１層上に、第２層と上部層の繰返しが複数回積層され、積層表面上に電極が形成されている。
この上部層は、前記した半導体装置の表面層に相当するものであるが、さらにその上部に第２層が積層されて表面でなくなるために、上部層（第２層に対する上部層）という。
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されている。第２層は、第２導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。上部層は、第１導電型の第２種類のIII-Ｖ族化合物半導体で構成されている。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。
繰返しの回数は特に制限されず、２以上であればあればよい。積層の最表面が第２層あるいは上部層のいずれであってもよい。積層構造内の第２層と上部層の不純物濃度や膜厚は、それぞれ異なっていても構わない。要は第１導電型と第２導電型の層が積層されていればよい。
この半導体装置でも、第２層と上部層の積層界面から第２層に伸びる空乏層によって第２層と上部層が実質的に完全空乏化され、第１層と第２層とで形成されるポテンシャル井戸にキャリアが供給されないので安定的なノーマリオフ動作が実現される。ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
本発明を具現化した一つの製造方法では、第１層と第２層が積層され、第２層の表面側に電極が形成されている半導体装置を製造する。この製造方法は、表面がＶ族の極性を示す第１種類のIII-Ｖ族化合物半導体からなる第１層上に、第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも大きなバンドギャップを有する第２種類のIII-Ｖ族化合物半導体からなる第２層をエピタキシャル成長させる第２層成長工程を有している。さらに第２層の表面側に電極を形成する電極形成工程を有している。
上記の製造方法では、表面がＶ族の極性を示す第１層を準備する。この第１層上に第２層をエピタキシャル成長すると、第２層はIII族から結晶成長し始める。この結果、第２層の自発分極電界が第１層と第２層の接合界面から離れる方向に発生する半導体装置を得ることができ、第２層のピエゾ分極電界を第２層の自発分極電界で打消す半導体装置を得ることができる。ノーマリオフ動作を確保するために第１層の不純物濃度を高く保つ必要がない半導体装置を製造することができる。
上記の製造方法では、表面がＶ族の極性を示す第１層を準備する。この第１層上に第２層をエピタキシャル成長すると、第２層はIII族から結晶成長し始める。この結果、第２層の自発分極電界が第１層と第２層の接合界面から離れる方向に発生する半導体装置を得ることができ、第２層のピエゾ分極電界を第２層の自発分極電界で打消す半導体装置を得ることができる。ノーマリオフ動作を確保するために第１層の不純物濃度を高く保つ必要がない半導体装置を製造することができる。
本明細書で開示される一つの製造方法では、第１層と第２層と表面層が積層され、表面層の表面側に電極が形成されている半導体装置を製造する。この製造方法は、第１種類のIII-Ｖ族化合物半導体からなる第１層上に、第２導電型であって第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも大きなバンドギャップを有する第２種類のIII-Ｖ族化合物半導体からなる第２層をエピタキシャル成長させる第２層成長工程と、第２層上に第１導電型の第２種類のIII-Ｖ族化合物半導体からなる表面層をエピタキシャル成長させる表面層成長工程を備えている。
上記の製造方法を採用すると、表面層から第２層に空乏層が伸びることでノーマリオフが実現され易い半導体装置を得ることができる。
第２導電型の第２層と第１導電型の表面層を積層することによって第２層と表面層を空乏化する技術は、複数回繰返して積層する場合にも得られる。第１層上に、第２層と上部層の繰返しが複数回積層され、最終的に積層された表面側に電極が形成されている半導体装置を製造する本発明を具現化した他の一つの製造方法では、第１種類のIII-Ｖ族化合物半導体からなる第１層をエピタキシャル成長させる第１層成長工程を実施する。その後に、第２導電型の第２種類のIII-Ｖ族化合物半導体からなる第２層をエピタキシャル成長させ、次いで第１導電型の第２種類のIII-Ｖ族化合物半導体からなる上部層をエピタキシャル成長させる工程を複数回繰返す。最後に形成された積層表面側に電極を形成する電極形成工程を実施する。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。
第２導電型の第２層をエピタキシャル成長させてから第１導電型の上部層をエピタキシャル成長させる工程を複数回繰返すに当たっては、最後の繰返し時に上部層を成長させることを省略してもよい。この場合、最表面が第２層となる。
この方法によっても、上部層と第２層は空乏化されることでノーマリオフが実現され易い半導体装置を得ることができる。ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる半導体装置を製造することができる。
上記の製造方法を採用すると、表面層から第２層に空乏層が伸びることでノーマリオフが実現され易い半導体装置を得ることができる。
第２導電型の第２層と第１導電型の表面層を積層することによって第２層と表面層を空乏化する技術は、複数回繰返して積層する場合にも得られる。第１層上に、第２層と上部層の繰返しが複数回積層され、最終的に積層された表面側に電極が形成されている半導体装置を製造する本発明を具現化した他の一つの製造方法では、第１種類のIII-Ｖ族化合物半導体からなる第１層をエピタキシャル成長させる第１層成長工程を実施する。その後に、第２導電型の第２種類のIII-Ｖ族化合物半導体からなる第２層をエピタキシャル成長させ、次いで第１導電型の第２種類のIII-Ｖ族化合物半導体からなる上部層をエピタキシャル成長させる工程を複数回繰返す。最後に形成された積層表面側に電極を形成する電極形成工程を実施する。第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいものが選択されている。
第２導電型の第２層をエピタキシャル成長させてから第１導電型の上部層をエピタキシャル成長させる工程を複数回繰返すに当たっては、最後の繰返し時に上部層を成長させることを省略してもよい。この場合、最表面が第２層となる。
この方法によっても、上部層と第２層は空乏化されることでノーマリオフが実現され易い半導体装置を得ることができる。ノーマリオフ動作を安定させるために第１層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる半導体装置を製造することができる。
本発明によると、安定的なノーマリオフ動作を確保するためにIII-Ｖ族化合物半導体のキャリア移動領域の不純物濃度を高く保つ必要がなくなり、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる半導体装置を製造することができる。
最初に実施例の主要な特徴を記す。
III-Ｖ族化合物半導体は、窒化ガリウム(ＧａＮ)系化合物であるのが好ましい。窒化ガリウム系化合物は、そのバンドギャップが大きいために、高温動作可能な高周波デバイスを実現し得る。窒化ガリウム系化合物は、III-Ｖ族化合物半導体であることから、大出力で高耐圧である特性を備えている。
III-Ｖ族化合物半導体は、窒化ガリウム(ＧａＮ)系化合物であるのが好ましい。窒化ガリウム系化合物は、そのバンドギャップが大きいために、高温動作可能な高周波デバイスを実現し得る。窒化ガリウム系化合物は、III-Ｖ族化合物半導体であることから、大出力で高耐圧である特性を備えている。
図面を参照して以下に各実施例を詳細に説明する。
(第１実施例) 図１に第１実施例の半導体装置の要部断面図を模式的に示す。
サファイア(Ａｌ２Ｏ３)からなる基板２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層２４が形成されている。基板２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層２４上に、ｐ−ＧａＮ層３２(第１層の一例)と、ＳＩ(Semi Insulated)−ＧａＮ層６２(中間層の一例)と、ＡｌＧａＮ層３４(第２層の一例)が積層されている。
ＳＩ(Semi Insulated)−ＧａＮ層６２は、ｐ−ＧａＮ層３２とＡｌＧａＮ層３４との間に介在している。ｐ−ＧａＮ層３２には、マグネシウム(Ｍｇ)がドーピングされている。ＡｌＧａＮ層３４は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層３２やＳＩ−ＧａＮ層６２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極４４が、ＡｌＧａＮ層３４の表面側の紙面中央に直接的にショットキー接触して形成されている。ゲート電極４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極４２とソース電極４６が、ＡｌＧａＮ層３４に対してオーミック接触して形成されている。ＳＩ−ＧａＮ層６２は実質的に真性半導体の層で形成されている。
(第１実施例) 図１に第１実施例の半導体装置の要部断面図を模式的に示す。
サファイア(Ａｌ２Ｏ３)からなる基板２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層２４が形成されている。基板２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層２４上に、ｐ−ＧａＮ層３２(第１層の一例)と、ＳＩ(Semi Insulated)−ＧａＮ層６２(中間層の一例)と、ＡｌＧａＮ層３４(第２層の一例)が積層されている。
ＳＩ(Semi Insulated)−ＧａＮ層６２は、ｐ−ＧａＮ層３２とＡｌＧａＮ層３４との間に介在している。ｐ−ＧａＮ層３２には、マグネシウム(Ｍｇ)がドーピングされている。ＡｌＧａＮ層３４は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層３２やＳＩ−ＧａＮ層６２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極４４が、ＡｌＧａＮ層３４の表面側の紙面中央に直接的にショットキー接触して形成されている。ゲート電極４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極４２とソース電極４６が、ＡｌＧａＮ層３４に対してオーミック接触して形成されている。ＳＩ−ＧａＮ層６２は実質的に真性半導体の層で形成されている。
次に、この半導体装置の動作をエネルギーバンド図を参照して説明する。図２に、図１の要部断面図のII-II線に対応するエネルギーバンド図を示す。このエネルギーバンド図中に示される番号は、図１に示す要部断面図の各層の番号に対応している。
図２(ａ)は、ゲート電極４４に電圧が印加されていない状態であり、図２(ｂ)は、ゲート電極４４に正電圧が印加されている状態である。
図２(ａ)に示すように、ＡｌＧａＮ層３４のバンドギャップがｐ−ＧａＮ層３２やＳＩ−ＧａＮ層６２よりも大きいことから、そのバンドギャップ差に基づいて、ＡｌＧａＮ層３４とＳＩ−ＧａＮ層６２の接合界面のうちのＳＩ−ＧａＮ層６２側に、ポテンシャル井戸５２が形成されている。このポテンシャル井戸５２の電位レベルは、ゲート電極４４が０Ｖのときはフェルミ準位(ＥＦ)よりも上側に存在しており、２ＤＥＧが発生していない。したがって、ゲート電極４４が０Ｖのときは、この半導体装置のドレイン電極４２とソース電極４６間に電流が流れない。即ち、ノーマリオフとして作動する。
図２(ａ)は、ゲート電極４４に電圧が印加されていない状態であり、図２(ｂ)は、ゲート電極４４に正電圧が印加されている状態である。
図２(ａ)に示すように、ＡｌＧａＮ層３４のバンドギャップがｐ−ＧａＮ層３２やＳＩ−ＧａＮ層６２よりも大きいことから、そのバンドギャップ差に基づいて、ＡｌＧａＮ層３４とＳＩ−ＧａＮ層６２の接合界面のうちのＳＩ−ＧａＮ層６２側に、ポテンシャル井戸５２が形成されている。このポテンシャル井戸５２の電位レベルは、ゲート電極４４が０Ｖのときはフェルミ準位(ＥＦ)よりも上側に存在しており、２ＤＥＧが発生していない。したがって、ゲート電極４４が０Ｖのときは、この半導体装置のドレイン電極４２とソース電極４６間に電流が流れない。即ち、ノーマリオフとして作動する。
一方、図２(ｂ)に示すように、ゲート電極４４に正電圧が印加されると、ポテンシャル井戸５２が、フェルミ準位よりも下側に存在することになり、したがってこのポテンシャル井戸５２内に２ＤＥＧが発生する。この２ＤＥＧはポテンシャル井戸５２内に沿って２次元的に移動して、ドレイン電極４２とソース電極４６間を流れる。これにより、この半導体装置はオンとなる。
このとき、２ＤＥＧの電子は、不純物濃度が少ないＳＩ−ＧａＮ層６２に沿って移動する。したがって、電子が不純物によって散乱される確率は小さく、電子の移動度の大きい状態が実現される。
このとき、２ＤＥＧの電子は、不純物濃度が少ないＳＩ−ＧａＮ層６２に沿って移動する。したがって、電子が不純物によって散乱される確率は小さく、電子の移動度の大きい状態が実現される。
なお、上記の半導体装置において、ＡｌＧａＮ層３４とゲート電極４４との間に、例えば酸化シリコン(ＳｉＯ２)からなる絶縁膜を介在させてもよい。絶縁膜を介在させると、ゲート電極４４に正電圧が印加された場合に、ゲート電極４４からＡｌＧａＮ層３４に向けて電流が流れる現象を禁止することができ、安定的な動作を実現することができる。
ＡｌＧａＮ層３４には、ｎ型不純物としてシリコン(Ｓｉ)をドーピングしておくことが好ましい。ＡｌＧａＮ層３４がｎ型であると、電子供給層として機能することから、オン抵抗をさらに低減させることができる。もっとも、ＡｌＧａＮ層３４はｐ型でなければよく、ＳＩ(Semi Insulated)であってもよい。
ＡｌＧａＮ層３４には、ｎ型不純物としてシリコン(Ｓｉ)をドーピングしておくことが好ましい。ＡｌＧａＮ層３４がｎ型であると、電子供給層として機能することから、オン抵抗をさらに低減させることができる。もっとも、ＡｌＧａＮ層３４はｐ型でなければよく、ＳＩ(Semi Insulated)であってもよい。
次に、図１を参照して、この半導体装置の製造方法を説明する。
まずサファイア基板２２を準備する。このサファイア基板２２上に、低温下で有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて、バッファ層２４を約50nmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。
次に、このバッファ層２４上に有機金属気相エピタキシャル法を用いて、ｐ−ＧａＮ層３２を約0.5μmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてシクロペンタジエニルマグネシウム(ＣＰ２Ｍｇ)を好適に利用することができる。
次に、ｐ−ＧａＮ層３２上に有機金属気相エピタキシャル法を用いて、ＳＩ−ＧａＮ層６２を約10nm(好ましくは5〜15nm)の膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。また、このＳＩ−ＧａＮ層６２の不純物濃度が1×1017cm-3以下となるように形成するのが好ましい。このＳＩ−ＧａＮ層６２の膜厚は、形成されるポテンシャル井戸の範囲を充足していれば十分である。ポテンシャル井戸の幅は、利用される材料などによって変動するが、ＳＩ−ＧａＮ層６２の膜厚は5〜15nmの範囲内であるのが好ましい。
次に、このＳＩ−ＧａＮ層６２上に有機金属気相エピタキシャル法を用いて、ＡｌＧａＮ層３４を約25nmの膜厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム(ＴＭＡｌ)、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。なお、このＡｌＧａＮ層３４の成膜過程で、ｎ型不純物としてモノシラン(ＳｉＨ４)を同時に利用し、ＡｌＧａＮ層３４にｎ型不純物をドーピングしてもよい。
まずサファイア基板２２を準備する。このサファイア基板２２上に、低温下で有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて、バッファ層２４を約50nmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。
次に、このバッファ層２４上に有機金属気相エピタキシャル法を用いて、ｐ−ＧａＮ層３２を約0.5μmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてシクロペンタジエニルマグネシウム(ＣＰ２Ｍｇ)を好適に利用することができる。
次に、ｐ−ＧａＮ層３２上に有機金属気相エピタキシャル法を用いて、ＳＩ−ＧａＮ層６２を約10nm(好ましくは5〜15nm)の膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。また、このＳＩ−ＧａＮ層６２の不純物濃度が1×1017cm-3以下となるように形成するのが好ましい。このＳＩ−ＧａＮ層６２の膜厚は、形成されるポテンシャル井戸の範囲を充足していれば十分である。ポテンシャル井戸の幅は、利用される材料などによって変動するが、ＳＩ−ＧａＮ層６２の膜厚は5〜15nmの範囲内であるのが好ましい。
次に、このＳＩ−ＧａＮ層６２上に有機金属気相エピタキシャル法を用いて、ＡｌＧａＮ層３４を約25nmの膜厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム(ＴＭＡｌ)、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。なお、このＡｌＧａＮ層３４の成膜過程で、ｎ型不純物としてモノシラン(ＳｉＨ４)を同時に利用し、ＡｌＧａＮ層３４にｎ型不純物をドーピングしてもよい。
次に、ＡｌＧａＮ層３４の表面側に各種の電極を形成する工程を説明する。
まず、ＡｌＧａＮ層３４上にチタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着する。その後に、フォト工程とエッチング技術を利用してドレイン電極４２とソース電極４６をパターニングする。パターニングした後に、ＲＴＡ(Rapid Thermal Anneal)法によって550℃で30秒の熱処理を実施する。これにより、ＡｌＧａＮ層３４に対するドレイン電極４２とソース電極４６の接触抵抗が低減され、オーミック接触が実現される。
次に、リフトオフ法を利用してゲート電極４４を形成する。即ち、ゲート電極４４を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ｎｉ)と金(Ａｕ)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ｎｉ)と金(Ａｕ)を剥離する。これにより、所望の位置関係にゲート電極４４が形成される。
上記の工程を経て、第１実施例の半導体装置を形成することができる。
まず、ＡｌＧａＮ層３４上にチタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着する。その後に、フォト工程とエッチング技術を利用してドレイン電極４２とソース電極４６をパターニングする。パターニングした後に、ＲＴＡ(Rapid Thermal Anneal)法によって550℃で30秒の熱処理を実施する。これにより、ＡｌＧａＮ層３４に対するドレイン電極４２とソース電極４６の接触抵抗が低減され、オーミック接触が実現される。
次に、リフトオフ法を利用してゲート電極４４を形成する。即ち、ゲート電極４４を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ｎｉ)と金(Ａｕ)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ｎｉ)と金(Ａｕ)を剥離する。これにより、所望の位置関係にゲート電極４４が形成される。
上記の工程を経て、第１実施例の半導体装置を形成することができる。
上記の製造方法によると、バッファ層２４上に形成されるｐ−ＧａＮ層３２とＳＩ−ＧａＮ層６２にバンドギャップがないために、その層内に格子不整合などによる歪みが発生しない。なかでもＳＩ−ＧａＮ層６２が綺麗な結晶構造で形成されることから、このＳＩ−ＧａＮ層６２に沿って移動する２ＤＥＧの電子の移動度が大きくなる。したがってオン抵抗の小さい半導体装置を実現し易い。
(第２実施例) 図３に、第２実施例の半導体装置の要部断面図を模式的に示す。
サファイア(Ａｌ２Ｏ３)の基板１２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層１２４が形成されている。基板１２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層１２４上に、ｐ−ＧａＮ層１３２(第１層の一例)と、ｎ−ＡｌＧａＮ層３４(第２層の一例)が積層されている。
ｎ−ＡｌＧａＮ層１３４にはシリコン(Ｓｉ)がドーピングされている。なお、このｎ−ＡｌＧａＮ層１３４は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層１３２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極１４４が、ｎ−ＡｌＧａＮ層３４の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極１４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極１４２とソース電極１４６が、オーミック接触して形成されている。
サファイア(Ａｌ２Ｏ３)の基板１２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層１２４が形成されている。基板１２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層１２４上に、ｐ−ＧａＮ層１３２(第１層の一例)と、ｎ−ＡｌＧａＮ層３４(第２層の一例)が積層されている。
ｎ−ＡｌＧａＮ層１３４にはシリコン(Ｓｉ)がドーピングされている。なお、このｎ−ＡｌＧａＮ層１３４は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層１３２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極１４４が、ｎ−ＡｌＧａＮ層３４の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極１４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極１４２とソース電極１４６が、オーミック接触して形成されている。
この半導体装置のｎ−ＡｌＧａＮ層１３４がｐ−ＧａＮ層１３２と接合する界面におけるｐ−ＧａＮ層１３２の極性はＮ面(Ｖ族の面)となっている。したがって、ｐ−ＧａＮ層１３２上に形成されているｎ−ＡｌＧａＮ層１３４は、その接合界面の極性がＧａ面(III族の面)となっている。これにより、ｎ−ＡｌＧａＮ層１３４の自発分極電界は、ＧａＮ層１３２との接合界面から離反する方向(この例では紙面上方向)に発生している。
一方、よく知られているように、ｎ−ＡｌＧａＮ層１３４は、ＧａＮ層１３２よりも小さな格子定数であることから、格子不整合によりｎ−ＡｌＧａＮ層１３４には引張り歪みが生じている。この引張り歪みに基づいて、ｎ−ＡｌＧａＮ層１３４内には成長方向と逆方向にピエゾ分極電界が発生している。即ち、ｎ−ＡｌＧａＮ層１３４のピエゾ分極電界は、ＧａＮ層１３２との接合界面に向かう方向(この例では紙面下方向)に発生している。第２実施例では、ピエゾ分極電界と自発分極電界の向きが逆向きで構成されている。
一方、よく知られているように、ｎ−ＡｌＧａＮ層１３４は、ＧａＮ層１３２よりも小さな格子定数であることから、格子不整合によりｎ−ＡｌＧａＮ層１３４には引張り歪みが生じている。この引張り歪みに基づいて、ｎ−ＡｌＧａＮ層１３４内には成長方向と逆方向にピエゾ分極電界が発生している。即ち、ｎ−ＡｌＧａＮ層１３４のピエゾ分極電界は、ＧａＮ層１３２との接合界面に向かう方向(この例では紙面下方向)に発生している。第２実施例では、ピエゾ分極電界と自発分極電界の向きが逆向きで構成されている。
自発分極電界とピエゾ分極電界の強さは、ｎ−ＡｌＧａＮ層１３４に含有されているアルミニウム(Ａｌ)の組成比などによって変動するが、通常は自発分極電界の方がピエゾ分極電界よりも大きい。
したがって、本実施例のように、自発分極電界がピエゾ分極電界と逆方向となるように構成されている場合、この両者を重畳した分極電界の方向は自発分極電界の方向と一致する。即ち、ｎ−ＡｌＧａＮ層１３４内の分極電界の方向は、ＧａＮ層１３２との接合界面から離れる方向(この例では紙面上方向)に発生している。
したがって、本実施例のように、自発分極電界がピエゾ分極電界と逆方向となるように構成されている場合、この両者を重畳した分極電界の方向は自発分極電界の方向と一致する。即ち、ｎ−ＡｌＧａＮ層１３４内の分極電界の方向は、ＧａＮ層１３２との接合界面から離れる方向(この例では紙面上方向)に発生している。
従来から知られるこの種の半導体装置では、ｎ−ＡｌＧａＮ層１３４に相当する半導体層の自発分極電界は、その下方に形成されているＧａＮ層１３２との接合界面の方向に向かって発生していた。即ち、自発分極電界とピエゾ分極電界の両者の分極方向が同じであり、いずれもＧａＮ層１３２との接合界面の方向に向かって発生していた。そのため、自発分極電界とピエゾ分極電界を重畳した分極電界の方向は、当然にＧａＮ層１３２との接合界面の方向に向かって発生していた。なお、従来のこの種の半導体装置において、自発分極電界がＧａＮ層１３２との接合界面の方向に向かって発生していたのは、次の理由からである。
まず第１に、従来のこの種の半導体装置では、ＧａＮ層１３２を形成する場合に有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて形成していた。有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いてＧａＮ層１３２を形成すると、その成長は必ずＧａ面で終了する。したがって、その上方に形成されるｎ−ＡｌＧａＮ層１３４は、Ｎ面から成長が始まるので、必然的に自発分極電界はＧａＮ層１３２との接合界面の方向に向かって発生していた。
第２に従来の技術思想では、自発分極電界とピエゾ分極電界の方向を揃え、ともにＧａＮ層１３２との接合界面の方向に向かって発生させることで、その界面近傍に形成されるポテンシャル井戸を深くし、２ＤＥＧの密度を向上させようとする傾向にあった。これらの理由から、従来のこの種の半導体装置では、自発分極電界がＧａＮ層１３２との接合界面の方向に向かって発生していたのである。
しかしながら、この構成を採用すると、半導体装置をノーマリオフとして機能させる場合にその動作が不安定になるという問題がある。本実施例では、従来採用していた自発分極電界とピエゾ分極電界の配置関係とは異なる配置関係を敢えて採用することによって、安定的なノーマリオフ動作をする半導体装置の実現に成功している。
まず第１に、従来のこの種の半導体装置では、ＧａＮ層１３２を形成する場合に有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて形成していた。有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いてＧａＮ層１３２を形成すると、その成長は必ずＧａ面で終了する。したがって、その上方に形成されるｎ−ＡｌＧａＮ層１３４は、Ｎ面から成長が始まるので、必然的に自発分極電界はＧａＮ層１３２との接合界面の方向に向かって発生していた。
第２に従来の技術思想では、自発分極電界とピエゾ分極電界の方向を揃え、ともにＧａＮ層１３２との接合界面の方向に向かって発生させることで、その界面近傍に形成されるポテンシャル井戸を深くし、２ＤＥＧの密度を向上させようとする傾向にあった。これらの理由から、従来のこの種の半導体装置では、自発分極電界がＧａＮ層１３２との接合界面の方向に向かって発生していたのである。
しかしながら、この構成を採用すると、半導体装置をノーマリオフとして機能させる場合にその動作が不安定になるという問題がある。本実施例では、従来採用していた自発分極電界とピエゾ分極電界の配置関係とは異なる配置関係を敢えて採用することによって、安定的なノーマリオフ動作をする半導体装置の実現に成功している。
次に、第２実施例の半導体装置の動作をエネルギーバンド図を参照して説明する。図４に、図３の要部断面図のIＶ-IＶ線に対応するエネルギーバンド図を示す。このエネルギーバンド図中に示される番号は、図３に示す要部断面図の各層の番号に対応している。
図４(ａ)は、ゲート電極１４４に電圧が印加されていない状態であり、図４(ｂ)は、ゲート電極１４４に正電圧が印加されている状態である。
図４(ａ)に示すように、ｎ−ＡｌＧａＮ層１３４のバンドギャップがｐ−ＧａＮ層１３２よりも大きいことから、この両層間の接合界面では、フェルミ準位を合わせるようにエネルギーバンドが曲げられる。本実施例では、ｎ−ＡｌＧａＮ層１３４内のエネルギーバンドが、ゲート電極１４４側からＧａＮ層１３２との接合界面に向かって上方向に傾斜して形成されていることが分かる。これは、ｎ−ＡｌＧａＮ層１３４内の分極電界の方向がＧａＮ層１３２との接合界面から離れる方向に発生していることに起因している。これにより、ｎ−ＡｌＧａＮ層１３４内からＧａＮ層１３２との接合界面近傍に向けて電子キャリアが供給される現象の発生が抑制される。したがって、この接合界面近傍に２ＤＥＧが発生することができないために、ゲート電極１４４が０Ｖのときは、ドレイン電極１４２とソース電極１４６間に電流が流れない。即ち、ノーマリオフとして作動する。
図４(ａ)は、ゲート電極１４４に電圧が印加されていない状態であり、図４(ｂ)は、ゲート電極１４４に正電圧が印加されている状態である。
図４(ａ)に示すように、ｎ−ＡｌＧａＮ層１３４のバンドギャップがｐ−ＧａＮ層１３２よりも大きいことから、この両層間の接合界面では、フェルミ準位を合わせるようにエネルギーバンドが曲げられる。本実施例では、ｎ−ＡｌＧａＮ層１３４内のエネルギーバンドが、ゲート電極１４４側からＧａＮ層１３２との接合界面に向かって上方向に傾斜して形成されていることが分かる。これは、ｎ−ＡｌＧａＮ層１３４内の分極電界の方向がＧａＮ層１３２との接合界面から離れる方向に発生していることに起因している。これにより、ｎ−ＡｌＧａＮ層１３４内からＧａＮ層１３２との接合界面近傍に向けて電子キャリアが供給される現象の発生が抑制される。したがって、この接合界面近傍に２ＤＥＧが発生することができないために、ゲート電極１４４が０Ｖのときは、ドレイン電極１４２とソース電極１４６間に電流が流れない。即ち、ノーマリオフとして作動する。
一方、図４(ｂ)に示すように、ゲート電極１４４に正電圧が印加されると、ポテンシャル井戸１５２が発生するとともに、その電位レベルがフェルミ準位よりも下側に存在することになる。したがってこのポテンシャル井戸１５２内に２ＤＥＧが発生する。２ＤＥＧの電子は、ポテンシャル井戸１５２内に沿って２次元的に移動して、ドレイン電極１４２とソース電極１４６間を流れる。これにより、この半導体装置はオンとなる。
上記の構成に代えて、ｎ−ＡｌＧａＮ層１３４が実質的に不純物を含有していない真性半導体の層で形成されていてもよい。
同様に、ｐ−ＧａＮ層１３２が実質的に不純物を含有していない真性半導体の層で形成されていてもよい。オン抵抗の小さい半導体装置を実現することができる。
同様に、ｐ−ＧａＮ層１３２が実質的に不純物を含有していない真性半導体の層で形成されていてもよい。オン抵抗の小さい半導体装置を実現することができる。
第２実施例の製造方法は、その大部分において第１実施例の製造技術を利用することができる。ただし、ＧａＮ層１３２を形成する場合は、有機金属気相エピタキシャル(ＭＯＣＶＤ)法に代えて、例えば分子線エピタキシャル(ＭＢＥ)法を利用するのが好ましい。有機金属気相エピタキシャル(ＭＯＣＶＤ)法では、上記したように、その結晶成長がＧａ面で終了してしまう。一方、分子線エピタキシャル(ＭＢＥ)法を利用すると、その製造条件などを適宜調整することで、結晶成長をＮ面で終了させることができる。これにより、第２実施例の半導体装置を製造することが可能となる。
(第３実施例) 図５に、第３実施例の半導体装置の要部断面図を模式的に示す。
サファイア(Ａｌ２Ｏ３)の基板２２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層２２４が形成されている。基板２２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層２４上に、ｐ−ＧａＮ層３２(第１層の一例)と、ｎ−ＡｌＧａＮ層３４(第２層の一例)と、ｐ−ＡｌＧａＮ層２３５(表面層の一例)が積層されている。
ｐ−ＧａＮ層２３２とｐ−ＡｌＧａＮ層２３５には、マグネシウム(Ｍｇ)がドーピングされている。ｐ−ＡｌＧａＮ層２３５とｎ−ＡｌＧａＮ層２３３は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層２３２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極２４４が、ｐ−ＡｌＧａＮ層２３５の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極２４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極２４２とソース電極２４６が、オーミック接触して形成されている。
なお、ｐ−ＧａＮ層２３２は、実質的に不純物を含有していない真性半導体の層で形成されていてもよい。この場合、この層に沿って移動する２ＤＥＧに対する不純物散乱が抑制されることから、２ＤＥＧの移動度を大きくすることができる。
サファイア(Ａｌ２Ｏ３)の基板２２２上に、窒化ガリウム(ＧａＮ)からなるバッファ層２２４が形成されている。基板２２２には、サファイアに代えて炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）を利用してもよい。バッファ層２４上に、ｐ−ＧａＮ層３２(第１層の一例)と、ｎ−ＡｌＧａＮ層３４(第２層の一例)と、ｐ−ＡｌＧａＮ層２３５(表面層の一例)が積層されている。
ｐ−ＧａＮ層２３２とｐ−ＡｌＧａＮ層２３５には、マグネシウム(Ｍｇ)がドーピングされている。ｐ−ＡｌＧａＮ層２３５とｎ−ＡｌＧａＮ層２３３は、その半導体結晶にアルミニウム(Ａｌ)を含有しており、ｐ−ＧａＮ層２３２よりもバンドギャップが大きい。
ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなるゲート電極２４４が、ｐ−ＡｌＧａＮ層２３５の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極２４４を挟んだ紙面左右の位置関係に、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなるドレイン電極２４２とソース電極２４６が、オーミック接触して形成されている。
なお、ｐ−ＧａＮ層２３２は、実質的に不純物を含有していない真性半導体の層で形成されていてもよい。この場合、この層に沿って移動する２ＤＥＧに対する不純物散乱が抑制されることから、２ＤＥＧの移動度を大きくすることができる。
次に、第３実施例の半導体装置の動作をエネルギーバンド図を参照して説明する。図６に、図５の要部断面図のＶI-ＶI線に対応するエネルギーバンド図を示す。このエネルギーバンド図中に示される番号は、図５に示す要部断面図の各層の番号に対応している。
図６(ａ)は、ゲート電極２４４に電圧が印加されていない状態であり、図５(ｂ)は、ゲート電極２４４に正電圧が印加されている状態である。
図６(ａ)に示すように、ゲート電極２４４に電圧が印加されていない場合、ｎ−ＡｌＧａＮ層２３３内に対して、ｐ−ＧａＮ層２３２とｐ−ＡｌＧａＮ層２３５の両方から空乏層が伸びて形成される。そのため、図６(ａ)中のｎ−ＡｌＧａＮ層２３３内のエネルギーバンドに示されるように、そのエネルギーバンドは傾斜するとともに、伝導体の下限はフェルミ準位よりも上側に存在することになる。したがって、ｐ−ＧａＮ層２３２との接合界面近傍に２ＤＥＧが発生することができないために、ゲート電極２４４が０Ｖのときは、この半導体装置のドレイン電極２４２とソース電極２４６間に電流が流れない。即ち、ノーマリオフとして作動する。
図６(ａ)は、ゲート電極２４４に電圧が印加されていない状態であり、図５(ｂ)は、ゲート電極２４４に正電圧が印加されている状態である。
図６(ａ)に示すように、ゲート電極２４４に電圧が印加されていない場合、ｎ−ＡｌＧａＮ層２３３内に対して、ｐ−ＧａＮ層２３２とｐ−ＡｌＧａＮ層２３５の両方から空乏層が伸びて形成される。そのため、図６(ａ)中のｎ−ＡｌＧａＮ層２３３内のエネルギーバンドに示されるように、そのエネルギーバンドは傾斜するとともに、伝導体の下限はフェルミ準位よりも上側に存在することになる。したがって、ｐ−ＧａＮ層２３２との接合界面近傍に２ＤＥＧが発生することができないために、ゲート電極２４４が０Ｖのときは、この半導体装置のドレイン電極２４２とソース電極２４６間に電流が流れない。即ち、ノーマリオフとして作動する。
一方、図６(ｂ)に示すように、ゲート電極２４４に正電圧が印加されると、ポテンシャル井戸２５２が発生するとともに、その電位レベルがフェルミ準位よりも下側に存在することになる。したがってこのポテンシャル井戸２５２内に２ＤＥＧが発生する。２ＤＥＧの電子はポテンシャル井戸２５２内に沿って２次元的に移動して、ドレイン電極２４２とソース電極２４６間を流れる。これにより、この半導体装置はオンとなる。
本実施例の半導体装置では、ｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５を接合することにより、ｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５が空乏化される。これにより、ｐ−ＧａＮ層２３２とｎ−ＡｌＧａＮ層２３３とで形成されるポテンシャル井戸がフェルミ準位よりも上側に存在することになり、極めて安定的なノーマリオフ動作が実現される。
なお、このｎ−ＡｌＧａＮ層２３３が実質的に完全空乏化されるためには、次の関係式を満たすようにｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５が設定されているのが好ましい。
Ｘｄ＜(２εＮｄＶｄ／(ｑＮａ(Ｎａ＋Ｎｄ)))1/2 ・・・・(１)
Ｘａ＜(２εＮａＶｄ／(ｑＮｄ(Ｎａ＋Ｎｄ)))1/2 ・・・・(２)
ここで、Ｘｄはｎ−ＡｌＧａＮ層２３３の膜厚であり、Ｎｄはｎ−ＡｌＧａＮ層２３３のドナー密度であり、Ｘａはｐ−ＡｌＧａＮ層２３５の膜厚であり、Ｎａはｐ−ＡｌＧａＮ層２３５のアクセプタ密度であり、Ｖｄはｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５で形成される拡散電位であり、εはＧａＮ半導体結晶の誘電率であり、ｑは電子電荷の絶対値である。
なお、このｎ−ＡｌＧａＮ層２３３が実質的に完全空乏化されるためには、次の関係式を満たすようにｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５が設定されているのが好ましい。
Ｘｄ＜(２εＮｄＶｄ／(ｑＮａ(Ｎａ＋Ｎｄ)))1/2 ・・・・(１)
Ｘａ＜(２εＮａＶｄ／(ｑＮｄ(Ｎａ＋Ｎｄ)))1/2 ・・・・(２)
ここで、Ｘｄはｎ−ＡｌＧａＮ層２３３の膜厚であり、Ｎｄはｎ−ＡｌＧａＮ層２３３のドナー密度であり、Ｘａはｐ−ＡｌＧａＮ層２３５の膜厚であり、Ｎａはｐ−ＡｌＧａＮ層２３５のアクセプタ密度であり、Ｖｄはｎ−ＡｌＧａＮ層２３３とｐ−ＡｌＧａＮ層２３５で形成される拡散電位であり、εはＧａＮ半導体結晶の誘電率であり、ｑは電子電荷の絶対値である。
次に、第３実施例の半導体装置の変形例の一例を示す。図７に、その変形例の半導体装置の要部断面図を模式的に示す。なお、第３実施例と略同一の構成要素に関しては同一番号を付してその説明を省略する。
図５の半導体装置と対比すると、本変形例の特徴が明瞭に理解できる。本変形例では、第３実施例のｎ−ＡｌＧａＮ層２３３(第２層の一例)とｐ−ＡｌＧａＮ層２３５(表面層)に相当するｎ−ＡｌＧａＮ層２３６、２３８(第２層の一例)とｐ−ＡｌＧａＮ層２３７、２３９（上部層）の繰返しが積層して形成されている。具体的には、第１のｎ−ＡｌＧａＮ層２３６上に第１のｐ−ＡｌＧａＮ層２３７が形成され、さらにその上に第２のｎ−ＡｌＧａＮ層２３８と第２のｐ−ＡｌＧａＮ層２３９が積層して形成されている。
図５の半導体装置と対比すると、本変形例の特徴が明瞭に理解できる。本変形例では、第３実施例のｎ−ＡｌＧａＮ層２３３(第２層の一例)とｐ−ＡｌＧａＮ層２３５(表面層)に相当するｎ−ＡｌＧａＮ層２３６、２３８(第２層の一例)とｐ−ＡｌＧａＮ層２３７、２３９（上部層）の繰返しが積層して形成されている。具体的には、第１のｎ−ＡｌＧａＮ層２３６上に第１のｐ−ＡｌＧａＮ層２３７が形成され、さらにその上に第２のｎ−ＡｌＧａＮ層２３８と第２のｐ−ＡｌＧａＮ層２３９が積層して形成されている。
本変形例のように、積層構造を採用することで、電子供給層に相当する第１のｎ−ＡｌＧａＮ層２３６や第２のｎ−ＡｌＧａＮ層２３８が実質的に空乏化されることを促進することができる。したがって、安定的なノーマリオフ動作を実現し易い。
また、ノーマリオフを実現する範囲内で、積層構造内の第２層の不純物濃度を比較的高く構成することが可能となるので、電子供給能力が増大し、オン抵抗を低減し得る。
また、積層構造を採用することで、ゲート電極２４４に正電圧を印加した場合でも、積層構造内のｐｎ接合が逆バイアスされて、ゲート電極２４４からの電流の流入を防止することができる。半導体装置の安定的な動作を実現し易い。
また、ノーマリオフを実現する範囲内で、積層構造内の第２層の不純物濃度を比較的高く構成することが可能となるので、電子供給能力が増大し、オン抵抗を低減し得る。
また、積層構造を採用することで、ゲート電極２４４に正電圧を印加した場合でも、積層構造内のｐｎ接合が逆バイアスされて、ゲート電極２４４からの電流の流入を防止することができる。半導体装置の安定的な動作を実現し易い。
第３実施例の半導体装置の製造方法は、その大部分において第１実施例の製造技術を利用して具現化することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２２：基板
２４：バッファ層
３２：ｐ−ＧａＮ層(第１層の一例)
３４：ＡｌＧａＮ層（第２層の一例）
４２：ドレイン電極
４４：ゲート電極
４６：ソース電極
６２：ＳＩ−ＧａＮ層（中間層の一例）
２４：バッファ層
３２：ｐ−ＧａＮ層(第１層の一例)
３４：ＡｌＧａＮ層（第２層の一例）
４２：ドレイン電極
４４：ゲート電極
４６：ソース電極
６２：ＳＩ−ＧａＮ層（中間層の一例）
Claims (6)
- 第１層と第２層が積層され、第２層の表面側に電極が形成されている半導体装置であり、
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されており、
第２層は、第２種類のIII-Ｖ族化合物半導体で構成されており、
第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きく、
第２層内のピエゾ分極電界と自発分極電界の向きが逆向きであることを特徴とする半導体装置。 - 第１層と第２層が積層され、第２層の表面側に電極が形成されている半導体装置であり、
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されており、
第２層は、第２種類のIII-Ｖ族化合物半導体で構成されており、
第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きく、
第２層内の分極電界の向きが第１層と第２層の接合界面から離反する向きであることを特徴とする半導体装置。 - 第１層と第２層が積層され、第２層の表面側に電極が形成されている半導体装置であり、
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されており、
第２層は、第２種類のIII-Ｖ族化合物半導体で構成されており、
第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きく、
第１層の接合界面はＶ族の極性を示し、第２層の接合界面はIII族の極性を示すことを特徴とする半導体装置。 - 第１層上に、第２層と上部層の繰返しが複数回積層され、積層表面上に電極が形成されている半導体装置であり、
第１層は、第１種類のIII-Ｖ族化合物半導体で構成されており、
第２層は、第２導電型の第２種類のIII-Ｖ族化合物半導体で構成されており、
上部層は、第１導電型の第２種類のIII-Ｖ族化合物半導体で構成されており、
第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいことを特徴とする半導体装置。 - 第１層と第２層が積層され、第２層の表面側に電極が形成されている半導体装置の製造方法であり、
表面がＶ族の極性を示す第１種類のIII-Ｖ族化合物半導体からなる第１層上に、第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも大きなバンドギャップを有する第２種類のIII-Ｖ族化合物半導体からなる第２層をエピタキシャル成長させる第２層成長工程と、
その第２層の表面側に電極を形成する電極形成工程を有することを特徴とする製造方法。 - 第１層上に、第２層と上部層の繰返しが複数回積層され、積層表面上に電極が形成されている半導体装置半導体装置の製造方法であり、
第１種類のIII-Ｖ族化合物半導体からなる第１層をエピタキシャル成長させる第１層成長工程と、
その第１層上に、第２導電型の第２種類のIII-Ｖ族化合物半導体からなる第２層をエピタキシャル成長させ、次いで第１導電型の第２種類のIII-Ｖ族化合物半導体からなる上部層をエピタキシャル成長させる工程を複数回繰返す工程と、
最後に形成された積層表面側に電極を形成する電極形成工程を有し、
第１種類のIII-Ｖ族化合物半導体のバンドギャップよりも第２種類のIII-Ｖ族化合物半導体のバンドギャップの方が大きいことを特徴とする製造方法。
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| JP2004210989A Division JP4744109B2 (ja) | 2004-07-20 | 2004-07-20 | 半導体装置とその製造方法 |
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|---|---|---|---|
| JP2013018260A Division JP6096523B2 (ja) | 2013-02-01 | 2013-02-01 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010124000A JP2010124000A (ja) | 2010-06-03 |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5221577B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119429A (ja) * | 2010-11-30 | 2012-06-21 | Sanken Electric Co Ltd | 半導体装置の製造方法、半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415929A (ja) * | 1990-05-10 | 1992-01-21 | Fujitsu Ltd | 高電子移動度トランジスタ |
| JP3256643B2 (ja) * | 1995-03-09 | 2002-02-12 | 日本電信電話株式会社 | 半導体装置 |
| JP4592938B2 (ja) * | 1999-12-08 | 2010-12-08 | パナソニック株式会社 | 半導体装置 |
| JP2002324813A (ja) * | 2001-02-21 | 2002-11-08 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ構造電界効果トランジスタ |
| JP4117535B2 (ja) * | 2001-11-30 | 2008-07-16 | 信越半導体株式会社 | 化合物半導体素子 |
| JP2004273486A (ja) * | 2003-03-05 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2010
- 2010-03-08 JP JP2010050058A patent/JP5221577B2/ja active Active
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|---|---|
| JP2010124000A (ja) | 2010-06-03 |
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