KR100860070B1 - 트랜지스터 - Google Patents
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Abstract
본 발명의 반도체디바이스는 p-GaN층(32), SI-GaN층(62), 및 AlGaN층(34)이 적층된 적층구조를 가지고, 상기 AlGaN층(34)의 최상부면측에 형성되는 게이트전극(44)을 구비한다. 상기 AlGaN층(34)의 밴드갭은 상기 p-GaN층(32) 및 SI-GaN층(62)의 밴드갭보다 넓다. 더욱이, 상기 SI-GaN층(62)의 불순물 농도는 1×1017cm-3보다 낮다. 이에 따라, 노멀리-오프 동작이 안정된 Ⅲ-Ⅴ 반도체를 포함하여 이루어지는 반도체디바이스가 실현된다.
Description
본 출원은 2004년 7월 20일에 출원된 일본특허공보 제2004-210989호를 우선권 주장하며, 본 명세서에서는 그 전문이 인용참조된다.
본 발명은 Ⅲ-Ⅴ 반도체를 포함하여 이루어지는 노멀리-오프형 반도체디바이스(normally-off type semiconductor devices)에 관한 것이다.
Ⅲ-Ⅴ 반도체는 높은 항복 필드와 높은 포화전자 이동도를 갖기 때문에, Ⅲ-Ⅴ 반도체를 포함하여 이루어지는 반도체디바이스는 높은 항복 전압을 가지며 많은 전류를 제어할 것으로 예상된다. 현재 연구로는 일본특허출원공개공보 제2003-59946호에 개시된 일 례로서, GaN(gallium nitride)를 포함하여 이루어지는 헤테로구조를 갖는 반도체디바이스에 관한 연구를 들 수 있다.
이러한 종류의 반도체디바이스 중 한 가지는, p-GaN층과 상기 p-GaN층의 최상부면 상에 적층된(stacked) n-AlGaN층을 포함하여 이루어지는 헤테로구조를 갖는 HEMT(High Electron Mobility Transistor)이다. 알루미늄(Al)은 n-AlGaN층의 반도체 결정 내에 함유되어 있으므로, 상기 층의 밴드갭(band gap)은 상기 p-GaN층보다 넓다. 상기 n-AlGaN층의 최상부면에는 드레인 전극, 게이트 전극 및 소스 전극이 형성되어 있다. 상기 게이트 전극은 상기 드레인 전극과 상기 소스 전극 사이에 형 성되어 있다.
이러한 종류의 HEMT에 있어서, p-GaN층과 n-AlGaN층의 접합부에는 그들에 의하여 전위 우물(potential well)이 형성되어 있지만, 양의 게이트 전압이 게이트 전극에 인가되지 않는 경우, 상기 전위 우물의 컨덕션 밴드(conduction band)의 에너지 레벨은 페르미(Fermi) 레벨 위쪽에 있다. 결과적으로, 게이트 전압이 게이트 전극에 인가되지 않는 동안, 상기 전위 우물에는 2DEG(2 Dimensional Electron Gas)가 생성되지 않는다. 그 결과, HEMT의 노멀리-오프 동작이 가능하게 된다. 소정의 온-전압이 게이트 전극에 인가되는 동안, 전위 우물의 컨덕션 밴드의 에너지 레벨은 페르미 레벨보다 낮게 되고, 상기 2DEG가 전위 우물에 생성된다. 상기 2DEG 내의 전자들은 상기 전위 우물 내에서 이동하므로, 소정의 게이트 전압이 HEMT의 게이트 전극에 인가되고 있는 동안, 상기 드레인 전극과 상기 소스 전극 사이에 전류가 흐르게 된다.
하지만, 상술된 반도체디바이스에서는, 2DEG 내의 전자들이 p-GaN층 내에서 이동하는 문제점이 있다. 이들 이동하는 전자들은 p-GaN층 내의 불순물들에 의해 산란되어, 온-저항(on-resistance)을 증가시킨다. 여기서, 온-저항은 소정의 게이트 전압이 HEMT의 게이트 전극에 인가되는 동안, 드레인 전극과 소스 전극 사이의 저항의 크기를 의미한다.
온-저항을 줄이기 위하여 p-GaN층 내의 불순물 농도를 감소시키는 조치가 취해져 왔다. 하지만, p-GaN층 내의 불순물 농도가 감소된다면, 게이트 전압이 게이트 전극에 인가되지 않는 동안에 상기 전위 우물의 에너지 레벨이 페르미 레벨에 도달할 수 있고, 게이트 전압이 게이트 전극에 인가되지 않는 동안에 2DEG가 생성되기 쉬울 수도 있다. 따라서, HEMT의 노멀리-오프 동작이 불안정할 수 있다. 즉, 상술된 구조를 포함하여 이루어지는 반도체디바이스에서는, 온-저항을 감소시키는 것과 안정된 노멀리-오프 동작을 보장하는 것 간에 트레이드오프(tradeoff)가 있게 된다.
본 발명은 이러한 트레이드오프를 해결하는 것을 목적으로 한다. 즉, 본 발명은 안정된 노멀리-오프 동작이 보장될 수 있으면서도, 온-저항이 감소될 수 있는 반도체디바이스를 목적으로 한다.
본 발명의 반도체디바이스 중 하나는 제1층, 상기 제1층의 최상부면 상에 적층된 중간층, 상기 중간층의 최상부면 상에 적층된 제2층, 및 상기 제2층의 최상부면측에 형성된 전극을 구비한다. 상기 제1층은 제1도전형인 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지며, 상기 중간층은 불순물 농도가 1×10-17cm-3 이하인 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지고, 상기 제2층은 제2도전형 또는 실질적으로 반-절연형인 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다.
상기 중간층과 제2층은 헤테로접합부(heterojunction)를 형성한다. 상기 제2층의 최상부면측에 형성된 전극은 예컨대 게이트 전극일 수도 있다. 상기 게이트 전극은 쇼트키 접촉(Schottky contact)을 이용하여 제2층의 최상부면 상에 직접적으로 형성될 수도 있다. 상기 게이트 전극은 절연재를 통해 상기 제2층의 최상부면 상에 간접적으로 형성될 수도 있다. 본 반도체디바이스는 소스 전극 및/또는 드레인 전극을 더 포함하여 이루어질 수도 있다. 본 발명의 반도체디바이스가 횡형(lateral type) 반도체디바이스인 경우, 상기 소스 전극 및 드레인 전극은 상기 제2층과 전기적으로 연결될 수도 있다. 상기 소스 전극 및 드레인 전극은 상기 제2층의 최상부면 상에 직접적으로 형성되어 있는 것으로 제한되지는 아니한다. 본 발명의 반도체디바이스가 종형(vertical type) 반도체디바이스인 경우에는, 상기 소스 전극이 상기 제2층과 전기적으로 연결될 수도 있고, 상기 드레인 전극이 반도체기판의 저부면과 전기적으로 연결될 수도 있다.
상기 제2층은 거의 불순물이 없는 진성반도체층(intrinsic semiconducting layer)으로 형성될 수도 있다(통상적으로, 불순물 농도가 1×10-17cm-3 이하임). 이 경우, 상기 제2층은 반-절연형(semi-insulating type)일 수도 있다. 대안적으로는, 제1도전형에 대향하는 도전형인 제2도전형의 불순물들을 함유하는 반도체층으로 상기 제2층이 형성될 수도 있다. 이 경우, 제2층은 제2도전형이다. 상기 제2층은 제1도전형 이외의 여하한의 도전형, 즉 제2도전형 또는 반-절연형일 수도 있다.
상술된 반도체디바이스에 있어서, 제1층 및 제2층의 접합부에 상기 제1층 및 제2층에 의해 형성된 전위 우물의 에너지 레벨은, 상기 제2층의 최상부면측에 있는 전극에 전압이 인가되지 않는 동안 페르미 레벨 위쪽에 있다. 그 결과, 상기 전위 우물에는 2DEG가 생성되지 않고, 노멀리-오프 동작이 보장된다. 이와는 대조적으로, 소정의 온-전압이 전극에 인가되는 동안에는, 상기 제1층 및 제2층에 의해 형성된 전위 우물의 에너지 레벨은 페르미 레벨 미만이 되고, 결과적으로 2DEG가 전위 우물 내에 생성되게 된다.
본 발명의 반도체디바이스에 있어서는, 중간층에 다수의 2DEG가 생성된다. 중간층의 불순물 농도는 1×10-17cm-3 이하이기 때문에, 전위 우물 내에서 이동하는 2DEG의 전자들이 불순물들에 의해 산란되는 정도가 크게 감소하게 된다. 그 결과, 중간층이 제1층과 제2층 사이에 제공되지 않은 경우보다 온-저항이 더욱 감소될 수 있다.
본 발명의 반도체디바이스에 의하면, 안정된 노멀리-오프 동작 및 낮은 온-저항 양자 모두가 달성될 수 있다.
상기 중간층은 상기 제1층과 상기 제2층에 의해 형성된 전위 우물 내에 형성되는 것이 바람직하다.
상기 관계를 충족하면, 소정의 온-전압이 전극에 인가되는 동안 2DEG가 주로 중간층에 생성된다. 그 결과, 2DEG의 대부분의 전자들이 중간층 내에서 이동하게 되고, 결과적으로 상기 2DEG 전자들이 불순물들에 의해 산란될 가능성이 크게 감소될 수 있다. 결과적으로, 온-저항을 현저하게 감소시킬 수 있게 된다.
본 발명의 또다른 반도체디바이스는 제1층, 상기 제1층의 최상부면 상에 적층된 제2층, 및 상기 제2층의 최상부면측에 형성된 전극을 구비하는 것이 바람직하다.
상기 제1층은 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2층은 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다. 상기 제1층과 제2층의 도전형에 대한 특별한 제한은 없다.
상기 반도체디바이스는 상기 제2층에서의 압전 분극(piezoelectric polarization)에 의해 생성되는 전기장이 상기 제2층에서의 자발 분극(spontaneous polarization)에 의해 생성되는 전기장의 방향에 대향하는 방향을 갖는 특성을 가진다.
상술된 반도체디바이스에 있어서는, 제1층과 제2층의 밴드갭이 상이한 헤테로접합부가 형성된다. 제1층과의 격자 불일치(lattice misfit)로 인하여 제2층에 디스토션(distortion)이 발생한다. 제2층에 압전장(piezoelectric field)을 발생시키는, 이러한 디스토션에 의해 탄성 응력이 생성되는 위치에 압전 분극이 생성된다. 상기 압전장의 방향은 제2층에 사용된 재료들에 의해 그리고 상기 제1층과 제2층 사이에서 발생하는 디스토션에 의해 결정된다.
상기 자발 분극은 상기 제2층 내의 반도체 결정들의 양이온과 음이온에 의해 발생되는 고르지 않은 전하 분포에 의해 생성되는 분극이다. 상기 자발 분극의 방향은 제1층과 제2층간의 접합부에서의 제2층의 극성에 의해, 그리고 상기 제2층에 사용된 재료들에 의해 결정된다.
본 발명에 있어서, 상기 조건들은 압전 분극에 의해 생성된 전기장과 자발 분극에 의해 생성된 전기장(이들 양자 모두는 제2층에서 생성됨)이 대향하는 방향에 있도록 조정된다. 이들 두 전기장이 대향하는 방향에 있어, 그 둘이 서로 상쇄되면, 두 전기장의 벡터를 더하여 얻어지는 전체 전기장의 크기가 더욱 작아지게 된다.
이러한 종류의 반도체디바이스에 있어서, 압전 분극에 의해 생성된 전기장과 자발 분극에 의해 생성된 전기장은 상기 제2층에 생성된다. 제2층과 제1층간의 접합부에서의 2DEG의 생성은 전체 전기장의 방향에 영향을 받게 된다.
제2층에서의 분극에 의해 생성되는 전기장(이를 압전 분극에 의해 생성되는 전기장과 자발 분극에 의해 생성되는 전기장의 벡터들을 더하여 얻어진 전체 전기장이라 함)이 작으면, 온-전압이 게이트 전극에 인가되지 않는 경우에, 상기 제1층과 제2층간의 접합부 부근에 캐리어(carrier)들이 공급되는 현상을 억제할 수 있게 된다. 그 결과, 온-전압이 게이트 전극에 인가되지 않는 경우, 상기 제1층과 제2층간의 접합부 부근에 2DEG가 생성되는 현상을 억제할 수 있다. 즉, 안정된 노멀리-오프 동작이 보다 용이하다.
이러한 종류의 종래 반도체디바이스에서는, 상기 압전 분극에 의해 생성되는 전기장 및 상기 자발 분극에 의해 생성되는 전기장 양자 모두가 상기 제1층과 제2층간의 접합부를 향해 지향되고, 두 전기장의 벡터들이 더해질 때의 전체 전기장이 커진다. 그 결과, 온-전압이 게이트 전극에 인가되지 않는 경우에, 상기 제2층 내에서부터 상기 제1층과 제2층간의 접합부 부근으로 캐리어들이 공급되는 현상이 강해진다. 결과적으로, 온-전압이 게이트 전극에 인가되지 않는 동안, 상기 제1층과 제2층간의 접합부 부근에 2DEG가 생성되기 쉽다. 그러므로, 노멀리-오프 동작을 안정화시키기 위하여 상기 제1층 내의 불순물 농도를 감소시키는 것이 불가능하게 되었다.
본 발명의 반도체디바이스에서는, 압전 분극에 의해 생성되는 전기장과 자발 분극에 의해 생성되는 전기장이 서로 상쇄되어, 상기 제2층 내에서부터 상기 접합부 부근으로 캐리어들이 공급되는 현상을 억제할 수 있게 된다. 그 결과, 제1층 내의 불순물 농도가 감소되더라도 노멀리-오프 동작이 보장될 수 있다. 그러므로, 제1층 내의 불순물 농도를 감소시켜 온-저항을 감소시키는 것이 가능하게 된다.
상기 장점은 상기 제2층에서의 두 분극에 의해 생성되는 전체 전기장의 방향이 상기 제1층과 제2층 사이의 접합부로부터 연장되는 경우에 더욱 보장될 수 있다.
상기 제1층과 제2층의 헤테로접합부에 의해 생성되는 압전 분극으로 인한 전기장은 헤테로접합부를 향해 지향된다. 이와는 대조적으로, 자발 분극에 의해 생성되는 전기장은 이러한 헤테로접합부에서의 제2층의 극성에 의해 변경될 수 있고, 상기 접합부로부터 멀리 지향되도록 조정될 수 있다. 그 결과, 자발 분극에 의해 생성되는 전기장이 압전 분극에 의해 생성되는 전기장보다 크기만 하면, 상기 제2층의 전체 전기장은 상기 접합부로부터 멀리 지향되도록 조정될 수 있다.
만일 양자 모두가 제2층 내에 있는 압전 분극에 의해 생성되는 전기장과 자발 분극에 의해 생성되는 전기장이 대향하는 방향으로 생성되면, (자발 분극에 의해 생성되는 전기장이 압전 분극에 의해 생성되는 전기장보다 크기만 하면), 상기 접합부로부터 연장되도록 상기 제2층의 전체 전기장을 조정하는 것이 가능하게 된다.
이 경우에도, 압전 분극에 의해 생성되는 전기장과 자발 분극에 의해 생성되는 전기장이 서로 상쇄되어, 결과적으로는 그들 벡터의 합으로 이루어지는 전체 전기장이 더욱 작게 된다. 그 결과, 캐리어들이 상기 제2층 내에서부터 상기 접합부의 부근으로 공급되는 현상이 억제된다. 결과적으로, 노멀리-오프 동작을 안정화시키기 위하여 상기 제1층 내의 높은 불순물 농도를 더이상 유지할 필요가 없게 된다. 이에 따라, 안정된 노멀리-오프 동작 및 낮은 온-저항 모두를 달성할 수 있게 된다.
또다른 관점에서 보면, 상술된 반도체디바이스에서는, 상기 제1층이 제1층과 제2층 사이의 접합부에 Ⅴ족 극성을 갖고, 상기 제2층이 상기 접합부에 Ⅲ족 극성을 갖는다.
상기 접합부에서의 제1층의 극성이 Ⅴ족인 경우, 상기 제1층 상에 형성될 제2층의 극성은 Ⅲ족으로 시작할 것이다. 결과적으로, 자발 분극에 의해 제2층에 생성되는 전기장이 상기 접합부로부터 멀리 지향될 수 있다. 이에 따라, 상기 접합부를 향해 지향되는 압전 분극에 의해 생성되는 전기장과 상기 접합부로부터 연장되는 자발 분극에 의해 생성되는 전기장이 서로 상쇄되므로, 안정된 노멀리-오프 동작을 실현하기가 용이해진다. 결과적으로, 노멀리-오프 동작을 안정화시키기 위하여 상기 제1층 내의 높은 불순물 농도를 더이상 유지시킬 필요가 없게 된다. 따라서, 안정된 노멀리-오프 동작과 낮은 온-저항 모두가 달성될 수 있다.
본 발명의 또다른 반도체디바이스는 제1층, 상기 제1층의 최상부면 상에 적층된 제2층, 상기 제2층의 최상부면 상에 적층된 표면층, 및 상기 표면층의 최상부면측에 형성된 전극을 포함하여 이루어진다.
상기 제1층은 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 표면층은 제1도전형인 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다.
상기 제1층은 본질적으로 불순물이 없는 진성반도체층을 포함하여 이루어지는 층일 수도 있다. 대안적으로는, 상기 제1층이 제1도전형 또는 제2도전형의 불순물들을 함유하고 있는 층일 수도 있다. 상기 표면층은 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지는 것이 바람직하다. 이는 제2층과 표면층간의 격자 불일치에 기인하는 디스토션의 발생을 감소시킬 수 있다.
상기 반도체디바이스에 의하면, 온-전압이 전극에 인가되지 않는 경우, 공핍층(depleted layer)이 제2도전형인 제2층과 제1도전형인 표면층간의 접합부로부터 상기 제2층을 향해 연장된다. 이에 따라, 상기 제2층 및 표면층이 본질적으로 공핍되고, 이는 캐리어들이 상기 제2층으로부터 제1층 및 제2층에 의해 형성되는 전위 우물을 향해 공급되는 현상을 방지한다. 그러므로, 안정된 노멀리-오프 동작을 실현하는 것이 용이하다. 그 결과, 노멀리-오프 동작을 안정화시키기 위하여 제1층 내의 높은 불순물 농도를 유지시킬 필요가 더이상 없게 된다. 따라서, 안정된 노멀리-오프 동작과 낮은 온-저항이 달성될 수 있게 된다.
제2도전형인 제2층 및 제1도전형인 표면층을 적층하여 상기 제2층 및 상기 표면층을 공핍시켜 캐리어들이 전위 우물로 공급되는 것을 억제하는 기술은, 복수의 스택들이 반복되는 경우에도 사용된다.
이러한 개념이 채택된 반도체디바이스는 제1층, 복수의 단위층, 및 최상단위층의 최상부면측에 형성된 전극을 포함하여 이루어진다. 각각의 단위층은 제2층 및 상기 제2층의 최상부면 상에 적층된 상부층을 포함하여 이루어진다. 상기 각각의 단위층은 하부단위층의 최상부면 상에 적층된다.
상기 상부층은 상술된 반도체디바이스 내의 표면층과 등가이다. 상기 제2층은 제2층과 표면층이 복수회 적층될 때 상기 표면층 상에 적층되므로, 결과적으로는 "표면"이라는 용어가 더이상 적합하지 않게 된다. 그 결과, 상술된 표면층이 실제로는 반복되지만, 여기서는 상술된 표면층과 구별하기 위하여 상부층이라고 한다(제2층 위쪽에 있는 층을 말함).
상기 제1층은 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 상부층은 제1도전형인 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다. 상기 상부층은 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지는 것이 바람직하다. 이는 제2층과 상부층간의 격자 불일치에 기인하는 디스토션의 발생을 감소시킬 수 있다.
이들이 2회 이상인 이상, 단위층들이 반복해서 적층되는 횟수에 대해서는 특별한 제한이 전혀 없다. 적층된 단위층들의 최상면은 제2층 또는 상부층일 수도 있다. 상기 적층된 구조 내의 제2층과 상부층의 두께 및 불순물 농도는 서로 상이할 수도 있다. 간단히 말하면, 제1도전형(상부층) 및 제2도전형(제2층)의 층들이 적층된다.
이러한 반도체디바이스에서는, 제2층과 상부층간의 접합부로부터 상기 제2층 및 상부층 양자 모두에서 연장되어 있는 공핍층들로 인하여, 상기 제2층 및 상부층들이 실질적으로 완전히 공핍되고, 결과적으로 제1층 및 제2층에 의해 형성된 전위 우물을 향해 캐리어들이 공급되지 않게 된다. 그러므로, 안정된 노멀리-오프 동작을 실현하는 것이 용이하다. 그 결과, 더이상 노멀리-오프 동작을 안정화시키기 위하여 상기 제1층 내의 높은 불순물 농도를 유지시킬 필요가 없게 된다. 따라서, 안정된 노멀리-오프 동작과 낮은 온-저항 모두를 달성할 수 있게 된다.
본 발명에서는 새로운 반도체디바이스를 제조하기 위한 새로운 방법도 고안되었다.
본 발명의 한 가지 제조방법은 제1층, 상기 제1층의 최상부면 상에 적층된 중간층, 상기 중간층의 최상부면 상에 적층된 제2층, 및 상기 제2층의 최상부면측에 형성된 전극을 구비한 반도체디바이스를 제조하기에 적합하다.
상기 제조방법은 상기 중간층의 불순물 농도가 1×10-17cm-3 이하로 유지되도록 불순물 공급속도가 제어되는 조건 하에 에피택셜 성장(epitaxial growth)에 의해 상기 제1층의 최상부면 상에 상기 중간층을 성장시키는 단계, 에피택셜 성장에 의해 상기 중간층의 최상부면 상에 상기 제2층을 성장시키는 단계, 및 상기 제2층의 최상부면에 상기 전극을 형성하는 단계를 포함하여 이루어진다. 상기 제1층은 제1도전형인 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지고, 상기 중간층은 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지며, 상기 제2층은 제2도전형 또는 실질적으로 반-절연형인 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다.
'불순물 공급속도가 제어되는 조건 하에 에피택셜 성장에 의한 중간층의 성장'이란 어구는 불순물이 절대 공급되지 않은 에피택셜 성장 또는 제1층이나 제2층으로부터의 불순물의 확산이 고려되는 에피택셜 성장을 말하며, 결과적으로는 불순물의 공급속도 혹은 중간층의 두께가 제어되어, 상기 중간층의 불순물 농도가 1×10-17cm-3 이하가 되도록 할 것이다.
상기 제조방법을 채택하면, 제1층, 중간층 및 제2층이 적층되고, 상기 제2층 상에 직접 또는 간접적으로 전극들이 형성되는 반도체디바이스가 얻어질 수 있게 된다. 이러한 반도체디바이스에서는 안정된 노멀리-오프 동작이 실현되고, 그 온-저항이 낮게 된다.
상기 중간층을 성장시키는 단계에서는, 상기 중간층이 상기 제1층과 상기 제2층에 의해 형성되는 전위 우물 내에 형성되도록 제어되는 것이 바람직하다. 다시 말해, 상기 중간층은 에피택셜 성장에 의해 형성되어, 상기 중간층의 층 두께가 상기 제1층 및 상기 제2층에 의해 형성된 전위 우물의 폭보다 좁도록 한다.
상기 관계를 충족하면, 온-저항을 현저하게 감소시킨 반도체디바이스를 얻을 수 있게 된다.
본 발명의 또다른 제조방법은 제1층, 상기 제1층의 최상부면 상에 적층된 제2층, 및 상기 제2층의 최상부면측에 형성된 전극을 구비한 반도체디바이스를 제조하는 것에 적용될 수 있다.
상기 제조방법은 에피택셜 성장에 의해 상기 제1층의 최상부면 상에 상기 제2층을 성장시키는 단계, 및 상기 제2층의 최상부면측에 상기 전극을 형성하는 단계를 포함하여 이루어진다. 상기 제1층은 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지고, 상기 제1층의 최상부면은 V족 극성을 가진다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다.
상기 제조방법에 있어서, 그 최상부면 상에는 Ⅴ족 극성을 갖는 제1층이 준비된다. 제2층이 에피택셜 성장에 의해 상기 제1층의 최상부면 상에 형성되면, 제2층의 결정 성장이 Ⅲ족으로부터 시작한다. 그 결과, 제2층 내에서 자발 분극에 의해 생성되는 전기장이 제1층과 제2층 사이의 접합부로부터 연장된다. 그러므로, 제2층에서의 압전 분극에 의해 생성되는 전기장이 상기 제2층 내에서의 자발 분극에 의해 생성되는 전기장에 의해 상쇄되는 반도체디바이스가 얻어질 수 있다. 상기 방법에 의하여 제조된 반도체디바이스에서는, 노멀리-오프 동작을 안정화시키기 위하여 상기 제1층 내의 높은 불순물 농도를 유지할 필요가 없게 된다.
본 발명의 또다른 제조방법은, 제1층, 상기 제1층의 최상부면 상에 적층된 제2층, 상기 제2층의 최상부면 상에 적층된 표면층, 및 상기 표면층의 최상부면측에 형성된 전극을 구비한 반도체디바이스를 제조하는 것에 적합하다.
상기 제조방법은, 에피택셜 성장에 의해 상기 제1층의 최상부면 상에 상기 제2층을 성장시키는 단계, 및 에피택셜 성장에 의해 상기 제2층의 최상부면 상에 상기 표면층을 성장시키는 단계를 포함하여 이루어진다. 상기 제1층은 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지고, 상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지며, 상기 표면층은 제1도전형인 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다.
상기 방법을 이용하여 반도체디바이스가 제조되면, 상기 표면층으로부터 제2층 안으로 공핍층이 연장되고, 결과적으로 노멀리-오프 동작이 실현되는 반도체디바이스가 얻어질 수 있다.
제2도전형인 제2층 및 제1도전형인 표면층을 적층하여 상기 제2층 및 상기 표면층을 공핍시키는 기술은 상기 적층이 소정의 사이클 동안 반복되는 경우에도 사용된다. 제1층, 복수의 단위층, 및 최상단위층의 최상부면측에 형성된 전극을 구비한 반도체디바이스를 제조하는 방법에서는, 각각의 단위층이 제2층 및 상기 제2층의 최상부면 상에 적층된 상부층을 포함하여 이루어지고, 상기 각각의 단위층은 하부단위층의 최상부면 상에 적층되며, 상기 단계는 에피택셜 성장에 의해 제1층을 준비하여 수행된다. 또한, 에피택셜 성장에 의해 상기 제1층의 최상부면 상에 상기 제2층을 성장시키는 단계가 수행된다. 나아가, 에피택셜 성장에 의해 상기 제2층의 최상부면 상에 상기 상부층을 성장시키는 단계가 수행된다. 상기 제1층은 제1의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지며, 상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 반도체를 포함하여 이루어지고, 상기 상부층은 제1도전형인 Ⅲ-Ⅴ 반도체를 포함하여 이루어진다.
다음으로, 다음의 단계들이 수행된다. 즉, 에피택셜 성장에 의해 상기 상부층의 최상부면 상에 상기 제2층을 성장시키는 단계(단계 c), 및 에피택셜 성장에 의해 상기 제2층의 최상부면 상에 상기 상부층을 성장시키는 단계(단계 d). 상기 단계 (c) 및 (d)는 소정의 사이클 동안 반복된다. 그 후, 최상 상부층의 최상부면측에 상기 전극을 형성하는 단계가 수행된다. 상기 제2의 Ⅲ-Ⅴ 반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 반도체의 밴드갭보다 넓다.
제2층과 상부층의 결합이 에피택셜 성장을 반복하여 복수회 반복되는 경우에는, 최종 반복 시 상부층의 에피택셜 성장을 생략하는 것이 가능하다. 이 경우에는, 제2층이 최상면이다.
상기 방법에 의해 제조되는 반도체에 있어서는, 상부층 및 제2층을 공핍시켜 노멀리-오프 동작을 실현하는 것이 용이하다. 결과적으로, 안정된 노멀리-오프 동작을 보장하기 위하여 제1층 내의 높은 불순물 농도를 더이상 유지시킬 필요가 없으며, 안정된 노멀리-오프 동작과 낮은 온-저항 모두가 달성될 수 있는 반도체디바이스가 제조될 수 있다.
본 발명의 반도체디바이스에서는, 안정된 노멀리-오프 동작을 보장하기 위하여 Ⅲ-Ⅴ 반도체의 캐리어 이동 영역에서 높은 불순물 농도를 더이상 유지시킬 필요가 없으며, 안정된 노멀리-오프 동작과 낮은 온-저항 모두가 달성될 수 있게 된다.
도 1은 제1실시예의 반도체디바이스의 핵심부분들의 단면도를 도시한 도면;
도 2(a)는 제1실시예의 반도체디바이스가 오프될 때의 에너지 밴드를 도시한 도면;
도 2(b)는 제1실시예의 반도체디바이스가 온될 때의 에너지 밴드를 도시한 도면;
도 3은 제2실시예의 반도체디바이스의 핵심부분들의 단면도를 도시한 도면;
도 4(a)는 제2실시예의 반도체디바이스가 오프될 때의 에너지 밴드를 도시한 도면;
도 4(b)는 제2실시예의 반도체디바이스가 온될 때의 에너지 밴드를 도시한 도면;
도 5는 제3실시예의 반도체디바이스의 핵심부분들의 단면도를 도시한 도면;
도 6(a)는 제3실시예의 반도체디바이스가 오프될 때의 에너지 밴드를 도시한 도면;
도 6(b)는 제3실시예의 반도체디바이스가 온될 때의 에너지 밴드를 도시한 도면; 및
도 7은 제3실시예의 변형예의 핵심부분들의 단면도를 도시한 도면이다.
우선, 본 실시예들의 중요 특성들에 주목할 것이다. Ⅲ-Ⅴ 반도체는 GaN(gallium nitride) 화합물 반도체디바이스인 것이 바람직하다. 갈륨 질화물 화합물의 밴드갭은 크기 때문에, 높은 온도 동작이 가능한 디바이스가 실현될 수 있 다. 갈륨 질화물 화합물은 높은 항복 필드를 가지기 때문에, 높은 출력을 갖는 높은 항복 전압의 특성을 가진다. 갈륨 질화물 화합물은 높은 전자 이동도를 가지기 때문에, 낮은 온-저항 및 높은 주파수 동작의 특성을 가진다. 상기 실시예들은 도면들을 참조하여 상세하게 설명될 것이다.
(제1실시예)
도 1은 제1실시예의 반도체디바이스(10)의 핵심부분들의 단면도를 개략적으로 보여준다.
상기 반도체디바이스(10)는 저부측에 사파이어(Al2O3)로 형성된 기판(22)을 포함하여 이루어진다. 사파이어 대신, 실리콘 카바이드(SiC), 갈륨 질화물(GaN) 등이 기판(22)을 형성하도록 사용될 수도 있다. 갈륨 질화물(GaN)로 형성된 버퍼층(24)이 상기 기판(22) 상에 형성된다. p-GaN층(32)(제1층의 일 례), SI(Semi Insulated)-GaN층(62)(중간층의 일 례), 및 AlGaN층(34)(제2층의 일 례)이 상기 버퍼층(24) 상에 적층된다.
상기 SI-GaN층(62)은 p-GaN층(32)과 AlGaN층(34) 사이에 위치한다. 상기 p-GaN층(32)은 마그네슘(Mg)으로 도핑되었다. AlGaN층(34)의 반도체 결정들은 알루미늄(Al)을 함유하고, 상기 AlGaN층(34)은 상기 p-GaN층(32) 및 SI-GaN층(62)보다 넓은 밴드갭을 가진다.
니켈(Ni) 및 금(Au)의 적층구조로 형성된 게이트 전극(44)(전극의 일 례)은 지면에 대해 AlGaN층(34)의 최상부면의 중앙에 위치한다. 상기 게이트 전극(44)은 상기 AlGaN층(34)의 최상부면과 직접 접촉되고, 상기 AlGaN층(34)과의 쇼트키 접촉을 형성한다. 티탄(Ti) 및 알루미늄(Al)의 적층구조로 양자 모두 형성된 드레인 전극(42) 및 소스 전극(46)은 지면에 대해 좌우측에 배치되어, 게이트 전극(44)이 그 둘 사이에 위치하게 된다. 상기 드레인 전극(42) 및 소스 전극(46)은 상기 AlGaN층(34)의 최상부면과 저항 접촉(ohmic contact)을 이룬다. 상기 SI-GaN층(62)은 본질적으로 진성형 반도체층으로 형성된다.
다음으로, 에너지 밴드들을 도시한 도면들을 참조하여 반도체디바이스(10)의 동작을 설명하기로 한다. 도 2는 도 1의 Ⅱ-Ⅱ 선을 따르는 에너지 밴드를 보여준다. 상기 에너지 밴드에 도시된 번호들은 도 1의 각각의 층의 번호에 대응한다.
도 2(a)는 전압이 게이트 전극(44)에 인가되지 않은 상태를 보여주고, 도 2(b)는 양전압이 상기 게이트 전극(44)에 인가된 상태를 보여준다.
도 2(a)에 도시된 바와 같이, AlGaN층(34)의 밴드갭은 p-GaN층(32) 및 SI-GaN층(62)의 밴드갭보다 넓다. 이러한 밴드갭의 차이에 기초하여, 상기 AlGaN층(34) 및 SI-GaN층(62) 사이의 접합부의 SI-GaN층(62)측에 전위 우물(52)이 형성된다. 상기 전위 우물(52)의 컨덕션 밴드의 에너지 레벨은, 게이트 전극(44)이 0V 일 때 페르미 레벨(EF) 위쪽에 있다. 결과적으로, 상기 전위 우물(52)에는 2DEG가 생성되지 않는다. 그 결과, 게이트 전극(44)이 0V 일 때, 반도체디바이스(10)의 드레인 전극(42)과 소스 전극(46) 사이에 전류가 흐르지 않게 된다. 즉, 반도체디바이스(10)가 노멀리-오프로 작동되게 된다.
이와는 대조적으로, 도 2(b)에 도시된 바와 같이, 전위 우물(52)의 컨덕션 밴드의 에너지 레벨은, 양전압이 게이트 전극(44)에 인가될 때, 페르미 레벨(EF) 아래쪽에 있다. 결과적으로, 전위 우물(52)에 2DEG가 생성된다. 상기 2DEG 내의 전자들은 상기 전위 우물(52)을 따라 2차원적으로 이동하여, 상기 드레인 전극(42)과 소스 전극(46) 사이를 흐르게 된다. 따라서, 반도체디바이스(10)가 턴 온된다.
이 때, 2DEG 전자들은 보다 낮은 불순물 농도를 갖는 SI-GaN층(62)을 따라 유동한다. 그 결과, 불순물들에 의해 전자들이 산란될 가능성이 낮게 된다. 따라서, 전자들의 이동도가 더욱 높아지고, 낮은 온-저항이 얻어진다.
상기 반도체디바이스(10)에서는, 예컨대 실리콘 산화물(SiO2)로 형성된 절연층이 AlGaN층(34)과 게이트 전극(44) 사이에 제공될 수도 있다. 절연층이 제공되면, 양전압이 게이트 전극(44)에 인가되었을 때, 상기 게이트 전극(44)으로부터 AlGaN층(34)으로 전류가 흐르는 것을 막을 수 있게 된다. 그러므로, 안정된 동작이 실현될 수 있다.
상기 AlGaN층(34)은 n형 불순물로서 실리콘(Si)으로 도핑되는 것이 바람직하다. 만일 AlGaN층(34)이 n형이라면, 그것은 전자공급층으로서의 기능을 한다. 결과적으로, 턴 온 시, 수많은 전자들을 2차원의 전자가스층을 향해 공급할 수 있다. 그 결과, 상기 반도체디바이스(10)의 온-저항이 더욱 감소될 수 있다. 하지만, 상기 AlGaN층(34)은 그것이 p형이 아닌 한, SI(Semi Insulated)와 같은 또다른 형으로 대체될 수도 있다.
다음으로, 도 1을 참조하여 반도체디바이스(10)의 제조방법을 설명하기로 한다.
우선, 사파이어 기판(22)이 준비된다. 상기 사파이어 기판(22) 상에 버퍼층(24)을 형성하기 위해 저온의 유기금속화학기상증착법(이하, MOCVD법이라고 함)이 이용된다. 상기 버퍼층(24)은 대략 50 nm의 두께를 가진다. 이 때, 갈륨을 위한 원료로는 트리메틸갈륨(TMGa)이 좋고, 질소를 위한 원료로는 암모니아가스(NH3)가 좋다.
다음으로, 상기 버퍼층(24) 상에 p-GaN층(32)을 형성하기 위해 MOCVD법이 사용된다. 상기 p-GaN층(32)은 대략 0.5 ㎛의 두께를 가진다. 이 때, 갈륨을 위한 원료로는 트리메틸갈륨(TMGa)이 좋고, 질소를 위한 원료로는 암모니아가스(NH3)가 좋으며, 도펀트로서는 시클로펜타디에닐(CP2Mg)이 좋다.
다음으로, 상기 p-GaN층(32) 상에 SI-GaN층(62)을 형성하기 위해 MOCVD법이 사용된다. 상기 SI-GaN층(62)은 대략 10 nm(바람직하게는, 5 ~ 15 nm)의 두께를 가진다. 이 때, 갈륨을 위한 원료로는 트리메틸갈륨(TMGa)이 좋고, 질소를 위한 원료로는 암모니아가스(NH3)가 좋다.
상기 SI-GaN층(62) 내의 캐리어 농도는 1×10-17cm-3 이하인 것이 바람직하다. 따라서, 현저하게 감소된 온-저항을 갖는 반도체디바이스가 얻어질 수 있다. 나아가, 상기 SI-GaN층(62)의 두께는 형성되어 있는 전위 우물의 폭보다 좁거나 같은 것이 바람직하다. 상기 전위 우물의 폭은 사용된 재료에 따라 다르지만, 대체로 5 ~ 15 nm의 범위 내에 있다. 그러므로, SI-GaN층(62)의 두께는 5 ~ 15 nm의 범위 내에 있도록 조정되는 것이 바람직하다.
다음으로, 상기 SI-GaN층(62) 상에 AlGaN층(34)을 형성하기 위해 MOCVD법이 사용된다. 상기 AlGaN층(34)은 대략 25 nm의 두께를 가진다. 이 때, 알루미늄을 위한 원료로는 트리메틸알루미늄(TMAl)이 좋고, 갈륨을 위한 원료로는 트리메틸갈륨(TMGa)이 좋으며, 질소를 위한 원료로는 암모니아가스(NH3)가 좋다. 더욱이, AlGaN층(34)은 n형 불순물로서 모노실란(SiH4)을 이용한 그 성형 시에 n형 불순물들로 도핑될 수도 있다.
다음으로, AlGaN층(34)의 최상부면에 전극을 형성하는 공정을 설명하기로 한다.
우선, 티탄(Ti) 및 알루미늄(Al)이 상기 AlGaN층(34) 상에 순서대로 기상 증착된다. 그 후, 드레인 전극(42) 및 소스 전극(46)의 패터닝을 수행하기 위해 리소그래피 방법 및 에칭 방법이 이용된다. 패터닝이 수행된 후, RTA(Rapid Thermal Anneal) 방법을 이용하여 30초동안 550℃로 가열처리가 수행된다. 따라서, 상기 AlGaN층(34)에 대한 드레인 전극(42) 및 소스 전극(46)의 접촉 저항이 감소되고, 저항 접촉이 실현된다.
다음으로, 리프트-오프 방법(lift-off method)을 이용하여 게이트 전극(44)이 형성된다. 즉, 게이트 전극(44)이 필요한 장소 이외의 영역에 레지스트막이 형성된 다음, 니켈(Ni)과 금(Au)이 순서대로 기상 증착된다. 그 후, 레지스트막이 리 프트 오프되어, 상기 레지스트막 상에 형성된 니켈(Ni) 및 금(Au)을 제거하게 된다. 따라서, 원하는 위치 관계로 게이트 전극(44)이 형성된다.
제1실시예의 반도체디바이스는 상기 공정들에 의해 형성될 수 있다.
상술된 제조방법에 의하면, p-GaN층(32)의 밴드갭과 SI-GaN층(62)의 밴드갭간에 차이가 있다. 상기 p-GaN층(32) 및 SI-GaN층(62) 내에서의 격자 불일치로 인하여 발생되는 디스토션이 없다. SI-GaN층(62)에는 클린 결정 구조가 형성되므로, 상기 SI-GaN층(62)을 따라 2DEG 전자들의 이동도가 보다 높다. 그러므로, 현저하게 감소된 온-저항을 갖는 반도체디바이스가 실현된다.
(제2실시예)
도 3은 반도체디바이스(100)의 핵심부분들의 단면도를 개략적으로 보여준다.
상기 반도체디바이스(100)는 저부측에 사파이어(Al2O3)로 형성된 기판(122)을 포함하여 이루어진다. 사파이어 대신, 실리콘 카바이드(SiC) 또는 갈륨 질화물(GaN)이 상기 기판(122)을 형성하도록 사용될 수도 있다. 갈륨 질화물(GaN)로 형성된 버퍼층(124)이 상기 기판(122) 상에 형성된다. GaN층(132)(제1층의 일 례) 및 n-AlGaN층(134)(제2층의 일 례)이 상기 버퍼층(124) 상에 적층된다.
상기 n-AlGaN층(134)은 실리콘(Si)으로 도핑되었다. n-AlGaN층(134)의 반도체 결정들은 알루미늄(Al)을 함유하고, 상기 n-AlGaN층(134)은 상기 GaN층(132)보다 넓은 밴드갭을 가진다.
니켈(Ni) 및 금(Au)의 적층구조로 형성된 게이트 전극(144)(전극의 일 례)은 지면에 대해 n-AlGaN층(134)의 최상부면의 중앙에 위치한다. 상기 게이트 전극(144)은 상기 n-AlGaN층(134)의 최상부면과 직접 접촉되고, 상기 n-AlGaN층(134)의 최상부면과의 쇼트키 접촉을 형성한다. 티탄(Ti) 및 알루미늄(Al)의 적층구조로 양자 모두 형성된 드레인 전극(142) 및 소스 전극(146)은 지면에 대해 좌우측에 배치되어, 게이트 전극(144)이 그 둘 사이에 위치하게 된다. 상기 드레인 전극(142) 및 소스 전극(146)은 상기 n-AlGaN층(134)의 최상부면과 저항 접촉을 이룬다.
도 3에 도시된 바와 같이, GaN층(132)과 n-AlGaN층(134)간의 접합부에서의 상기 GaN층(132)의 극성은 N-면(Ⅴ족면)이다. 그 결과, 상기 GaN층(132)과 n-AlGaN층(134)간의 접합부에서의 상기 GaN층(132)의 극성은 Ga 면(Ⅲ족면)이다. 결과적으로, n-AlGaN층(134)의 자발 분극에 의해 생성되는 전기장은 상기 접합부로부터 멀리 지향된다(본 예시에서는, 지면에 대해 상방향).
잘 알려진 바와 같이, 상기 n-AlGaN층(134)은 GaN층(132)보다 작은 격자 상수를 가지므로, 결과적으로는 격자 불일치성이 상기 n-AlGaN층(134)의 인장 응력(tensile strain)을 생성한다. 이러한 인장 응력에 기초하여 압전 분극에 의해 전기장이 생성된다. 이러한 전기장은 성장 방향에 대향하는 방향으로 상기 n-AlGaN층(134)에 생성된다. 즉, 상기 n-AlGaN층(134)에서의 압전 분극에 의해 생성되는 전기장이 상기 접합부를 향해 지향된다(본 예시에서는, 지면에 대해 하방향). 제2실시예에서, 압전 분극에 의해 생성되는 전기장 및 자발 분극에 의해 생성되는 전기장의 방향은 반대 방향이다.
자발 분극에 의해 생성되는 전기장 및 압전 분극에 의해 생성되는 전기장의 세기는 상기 n-AlGaN층(134)의 알루미늄(Al)의 농도를 변경하여 바뀔 수 있다. 정상적으로는, 자발 분극에 의해 생성되는 전기장이 압전 분극에 의해 생성되는 전기장보다 크다.
그 결과, 자발 분극에 의해 생성되는 전기장이 압전 분극에 의해 생성되는 전기장에 대향하는 방향으로 있는 구성에 있어서는, 본 실시예에서와 같이, 두 전기장을 함께 합산하여 얻어지는 전체 전기장이 자발 분극에 의해 생성되는 전기장의 방향에 있다. 즉, 상기 n-AlGaN층(134)의 분극에 의해 생성되는 전체 전기장이 상기 접합부로부터 멀리 지향된다(본 예시에서는, 지면에 대해 상방향).
이러한 종류의 종래의 반도체디바이스에서는, 상기 n-AlGaN층(134)에 등가인 반도체층에서의 자발 분극에 의해 생성되는 전기장이 (상기 GaN층(132)에 등가인) 그 아래쪽에 위치한 반도체층을 향해 지향된다. 즉, 이러한 종류의 종래의 반도체디바이스에서는, 자발 분극에 의해 생성되는 전기장과 압전 분극에 의해 생성되는 전기장 양자 모두가 동일한 분극 방향을 가지며, 양자 모두 상기 GaN층(132)에 등가인 반도체층을 향해 생성된다. 그 결과, (자발 분극에 의해 생성되는 전기장과 압전 분극에 의해 생성되는 전기장을 더하여 얻어지는) 전체 전기장의 방향이 상기 GaN층(132)에 등가인 반도체층을 향해 지향된다. 이러한 종류의 종래의 반도체디바이스에서는, 후술하는 이유로 인하여 자발 분극에 의해 생성되는 전기장이 상기 GaN층(132)에 등가인 반도체층을 향해 지향된다.
첫째, 이러한 종류의 종래의 반도체디바이스에서는, 상기 GaN층(132)에 등가인 반도체층을 형성하기 위해 MOCVD법이 사용되었다. 이러한 성형은 Ga 면에 의한 마무리가 반드시 필요할 것이다. 그 결과, 그 위쪽에 형성되는 n-AlGaN층(134)에 등가인 반도체층이 N 면의 성형을 시작한다. 결과적으로, 자발 분극에 의해 생성되는 전기장은 반드시 상기 GaN층(132)에 등가인 반도체층을 향해 지향될 것이다.
둘째, 종래의 기술에서는, 자발 분극에 의해 생성되는 전기장 및 압전 분극에 의해 생성되는 전기장의 방향들을 정렬시켜, 접합부 부근에 형성된 전위 우물이 더 깊어지도록 의도되었고, 이에 따라 2DEG의 농도가 증가될 것이다. 이러한 이유로, 자발 분극에 의해 생성되는 전기장은 상기 종류의 종래의 반도체디바이스에서 상기 GaN층(132)에 등가인 반도체층을 향해 지향되었다.
하지만, 이러한 종류의 종래의 구성이 채택되는 경우에는, 노멀리-오프 동작이 불안정하게 된다는 문제점이 있다. 본 실시예에서는, 종래의 구성의 경우에서와 같이, 자발 분극에 의해 생성되는 전기장의 방향과 압전 분극에 의해 생성되는 전기장의 방향이 동일한 방향으로 있는 대신에 상이한 구성이 채택된다. 결과적으로, 노멀리-오프 동작이 안정된 반도체디바이스가 얻어진다.
다음으로, 도면들에서의 에너지 밴드들을 참조하여 제2실시예의 반도체디바이스의 동작을 설명하기로 한다. 도 4는 도 3의 IV-IV 선을 따른 에너지 밴드들을 보여준다. 에너지 밴드로 도시된 번호들은 도 3에 도시된 핵심부분들의 단면도의 층 번호들에 대응한다.
도 4(a)는 전압이 게이트 전극(144)에 인가되지 않은 상태를 보여주고, 도 4(b)는 양전압이 게이트 전극(144)에 인가된 상태를 보여준다.
도 4(a)에 도시된 바와 같이, 상기 n-AlGaN층(134)의 밴드갭은 상기 GaN 층(132)의 밴드갭보다 넓다. 그 결과, 에너지 밴드는 상기 n-AlGaN층(134)의 페르미 레벨 및 상기 GaN층(132)의 페르미 레벨을 두 층 사이의 접합부에서 같도록 만들기 위하여 곡선을 그린다. 본 실시예에서는, 상기 n-AlGaN층(134)의 에너지 밴드가 상기 접합부를 향해 게이트 전극(144)측으로부터 위쪽으로 기울어지는 것이 명확하다. 이는 상기 n-AlGaN층(134)에서의 전기장이 상기 접합부로부터 멀어지는 방향으로 생성되도록 한다. 이는 전자 캐리어들이 상기 n-AlGaN층(134) 내에서부터 상기 접합부 부근을 향해 공급되는 현상을 억제한다. 그 결과, 게이트 전극(144)이 0V인 동안 상기 접합부 부근에 2DEG가 생성될 수 없게 되므로, 상기 게이트 전극(144)이 0V인 동안에는 상기 드레인 전극(142)과 소스 전극(146) 사이에 전류가 흐르지 않게 된다. 즉, 반도체디바이스(100)가 노멀리-오프로 작동된다.
이와는 대조적으로, 도 4(b)에 도시된 바와 같이, 양전압이 게이트 전극(144)에 인가되는 동안에는 전위 우물(152)이 생성되고, 그 컨덕션 밴드의 에너지 레벨은 페르미 레벨 밑에 있게 된다. 결과적으로, 양전압이 게이트 전극(144)에 인가되는 동안에는 전위 우물(152)에 2DEG가 생성된다. 상기 2DEG 전자들은 상기 전위 우물(152) 내에서 2차원으로 이동하여, 상기 드레인 전극(142)과 소스 전극(146) 사이를 유동하게 된다. 따라서, 양전압이 게이트 전극(144)에 인가되는 동안, 반도체디바이스(100)가 턴 온된다.
상기 구성 대신에, 상기 n-AlGaN층(134)은 본질적으로 불순물이 전혀 없는 진성반도체층으로 형성될 수도 있다.
상기 GaN층(132)은 저농도의 p형 불순물에 의한 층 또는 본질적으로 불순물 이 없는 진성반도체층으로 형성되는 것이 바람직하다. 따라서, 온-저항이 낮은 반도체디바이스가 실현될 수 있다.
제2실시예의 제조방법은 본질적으로 제1실시예의 제조 기술을 사용할 수 있다. 하지만, GaN층(132)이 형성되면, 예컨대 MOCVD(organometallic vapor phase epitaxy) 방법보다는 오히려 MBE(molecular beam epitaxy) 방법이 사용되는 것이 바람직하다. 상기 MOCVD(organometallic vapor phase epitaxy)에서는, 상술된 바와 같이, 결정 성형이 Ga 면으로 마무리된다. 이와는 달리, MBE(molecular beam epitaxy) 방법이 사용되면, 제조 조건들이 조정되어, 결정 성형이 N 면으로 마무리되도록 할 수도 있다. 따라서, 제2실시예의 반도체디바이스(100)가 제조될 수 있다.
(제3실시예)
도 5는 제3실시예의 반도체디바이스(200)의 핵심부분들의 단면도를 개략적으로 보여준다.
상기 반도체디바이스(200)는 저부측에 사파이어(Al2O3)로 형성된 기판(222)을 포함하여 이루어진다. 사파이어 대신, 실리콘 카바이드(SiC) 또는 갈륨 질화물(GaN)이 상기 기판(222)을 형성하도록 사용될 수도 있다. 갈륨 질화물(GaN)로 형성된 버퍼층(224)이 상기 기판(222) 상에 형성된다. p-GaN층(232)(제1층의 일 례), n-AlGaN층(233)(제2층의 일 례) 및 p-AlGaN층(235)(표면층의 일 례)이 상기 버퍼층(224) 상에 적층된다.
상기 p-GaN층(232) 및 p-AlGaN층(235)은 마그네슘(Mg)으로 도핑되었다. 상기 n-AlGaN층(233)은 실리콘(Si)으로 도핑되었다. 상기 n-AlGaN층(233) 및 p-AlGaN층(235)의 반도체 결정들은 알루미늄(Al)을 함유하고, 상기 n-AlGaN층(233) 및 p-AlGaN층(235)은 상기 p-GaN층(232)보다 넓은 밴드갭을 가진다.
니켈(Ni) 및 금(Au)의 적층구조로 형성된 게이트 전극(244)(전극의 일 례)은 지면에 대해 상기 p-AlGaN층(235)의 최상부면의 중앙에 위치한다. 상기 게이트 전극(244)은 상기 p-AlGaN층(235)의 최상부면에 직접 형성되고, 상기 p-AlGaN층(235)의 최상부면과의 쇼트키 접촉을 이룬다. 티탄(Ti) 및 알루미늄(Al)의 적층구조로 양자 모두 형성된 드레인 전극(242) 및 소스 전극(246)은 지면에 대해 좌우측에 배치되어, 게이트 전극(244)이 그 둘 사이에 위치하게 된다. 상기 드레인 전극(242) 및 소스 전극(246)은 상기 p-AlGaN층(235)의 최상부면과 저항 접촉을 이룬다.
더욱이, 상기 p-GaN층(232)은 본질적으로 불순물을 전혀 함유하지 않은 진성반도체층으로 형성될 수도 있다. 이 경우, 상기 층을 따라 유동하는 2DEG 전자들이 불순물들에 의해 산란되는 정도가 감소되므로, 결과적으로 상기 2DEG의 이동도가 증가된다.
다음으로, 도면들의 에너지 밴드들을 참조하여 제3실시예의 반도체디바이스(200)의 동작을 설명하기로 한다. 도 6은 도 5의 VI-VI 선을 따른 에너지 밴드들을 보여준다. 에너지 밴드로 도시된 번호들은 도 5에 도시된 핵심부분들의 단면도의 층 번호들에 대응한다.
도 6(a)는 전압이 게이트 전극(244)에 인가되지 않은 상태를 보여주고, 도 6(b)는 양전압이 게이트 전극(244)에 인가된 상태를 보여준다.
도 6(a)에 도시된 바와 같이, 전압이 게이트 전극(244)에 인가되지 않은 경우에는, 상기 p-GaN층(232) 및 상기 p-AlGaN층(235)의 양 쪽으로부터 상기 n-AlGaN층(233) 내에서 공핍층이 연장된다. 그 결과, 도 6(a)의 n-AlGaN층(233)의 에너지 밴드로 도시된 바와 같이, 에너지 밴드가 기울어지고, 컨덕션 밴드의 에너지 레벨은 상기 p-GaN층(232)과 n-AlGaN층(233) 사이의 접합부 부근의 페르미 레벨 위쪽에 있다. 결과적으로, 상기 접합부 부근에 2DEG가 생성될 수 없다. 그 결과, 게이트 전극(44)이 0V인 동안에는 상기 반도체디바이스(200)의 드레인 전극(242)과 소스 전극(246) 사이에 전류가 흐르지 않게 된다. 즉, 반도체디바이스(200)가 노멀리-오프로 작동된다.
이와는 대조적으로, 도 6(b)에 도시된 바와 같이, 양전압이 게이트 전극(244)에 인가되는 동안에는 전위 우물(252)이 생성되고, 컨덕션 밴드의 에너지 레벨은 상기 p-GaN층(232)과 n-AlGaN층(233) 사이의 접합부 부근의 페르미 레벨 밑에 있다. 결과적으로, 전위 우물(252)에 2DEG가 생성된다. 상기 2DEG 전자들은 상기 전위 우물(252) 내에서 2차원으로 이동하여, 상기 드레인 전극(242)과 소스 전극(246) 사이를 유동하게 된다. 따라서, 양전압이 게이트 전극(244)에 인가되는 동안, 반도체디바이스(200)가 턴 온된다.
본 실시예의 반도체디바이스(200)에서는, 상기 n-AlGaN층(233)과 p-AlGaN층(235)이 인접하므로, 결과적으로 상기 n-AlGaN층(233)과 p-AlGaN층(235)이 공핍된다. 상기 p-GaN층(232)과 n-AlGaN층(233)으로 형성된 전위 우물이 결과적으로는 페르미 레벨 위쪽에 있고, 극히 안정된 노멀리-오프 동작이 실현된다.
n-AlGaN층(233)을 실질적으로 공핍시키기 위해서는, 상기 n-AlGaN층(233) 및 p-AlGaN층(235)이 다음과 같은 관계식을 만족하는 것이 바람직하다.
여기서, Xd는 n-AlGaN층(233)의 두께이고, Nd는 n-AlGaN층(233)의 도너 밀도(donor density)이며, Xa는 p-AlGaN층(235)의 두께이고, Na는 p-AlGaN층(235)의 억셉터 밀도(acceptor density)이며, Vd는 상기 n-AlGaN층(233)과 p-AlGaN층(235)으로 형성된 확산 전위이고, ε은 GaN 반도체 결정의 유전율이며, q는 전자 전하의 절대값이다.
다음으로, 제3실시예의 반도체디바이스(200)의 변형예를 설명하기로 한다. 도 7은 변형된 반도체디바이스(210)의 핵심부분들의 단면도를 개략적으로 보여준다. 제3실시예와 동일한 구성요소들은 동일한 도면번호를 할당하여 그 설명을 생략한다.
본 변형예의 특징은 도 5의 반도체디바이스(200)와 비교할 때 명확하게 이해될 수 있다. 반도체디바이스(210)에서는, 제3실시예의 반도체디바이스(200)의 n-AlGaN층(233)(제2층의 일 례) 및 p-AlGaN층(235)(표면층의 일 례)에 등가인 단위층 들이 반복되어 있다. 상기 반도체디바이스(200)의 n-AlGaN층(233)의 등가물은 n-AlGaN층(236, 238)(제2층의 일 례)이고, 상기 p-AlGaN층(235)의 등가물은 p-AlGaN층(237, 239)(상부층)이다. 상기 반도체디바이스(210)는 제1의 n-AlGaN층(236), 그 위에 적층된 제1의 p-AlGaN층(237), 그 위에 적층된 제2의 n-AlGaN층(238) 및 그 위에 적층된 제2의 p-AlGaN층(239)을 포함하여 이루어진다. 상기 제1의 n-AlGaN층(236)과 그 위에 적층된 제1의 p-AlGaN층(237)의 조합은 제1의 단위층을 형성한다. 상기 제2의 n-AlGaN층(238)과 그 위에 적층된 제2의 p-AlGaN층(239)의 조합은 제2의 단위층을 형성한다. 상기 제2의 단위층은 상기 제1의 단위층 위에 적층되어 있다.
반도체디바이스(210)와 같은 단위층들이 적층된 구조를 사용하면, 전자공급층에 등가인 n-AlGaN층(236)과 n-AlGaN층(238)의 공핍을 본질적으로 앞당기게 된다. 결과적으로, 안정된 노멀리-오프 동작을 실현하는 것이 용이하게 된다.
노멀리-오프 동작을 실현하는 것 이외에도, 상기 제1의 n-AlGaN층(236)과 상기 제2의 n-AlGaN층(238)에 있어서 비교적 높은 불순물 농도를 갖는 구성을 가지는 것이 가능해진다. 그러므로, 전자공급용량이 증가될 수 있으며, 온-저항이 감소될 수 있다.
더욱이, 적층된 구조를 사용하면, 양전압이 게이트 전극(244)에 인가될 때에도 스택된 구조 내에 pn 접합의 리버스 바이어스(reverse bias)가 있게 되므로, 결과적으로 상기 게이트 전극(244)으로부터의 전류의 흐름을 막을 수 있게 된다. 그러므로, 반도체디바이스(210)의 동작이 극히 안정적이다.
제3실시예의 반도체디바이스의 제조방법은 본질적으로 상술된 실시예의 제조 기술을 이용하여 실현될 수 있다.
상술된 실시예들은 단지 본 발명의 일부 가능성들을 예시한 것으로, 그 청구범위를 제한하지 아니한다. 청구범위에 설명한 기술은 상술된 실시예들에 대한 다양한 변형예 및 수정예들을 내포한다.
나아가, 본 명세서 또는 도면에 개시된 기술적 요소들은 별도로 또는 모든 유형의 결합예들로 활용될 수도 있고, 출원 시에 청구범위에 설명된 결합예들로 제한되지는 아니한다. 나아가, 본 명세서 또는 도면에 개시된 기술은 다수의 목적을 동시에 달성하거나 이들 목적 가운데 한 가지 이상을 성취하는데 활용될 수도 있다.
Claims (18)
- 트랜지스터에 있어서,제1층;상기 제1층의 최상부면 상에 적층된 중간층;상기 중간층의 최상부면 상에 적층된 제2층; 및상기 제2층의 최상부면측에 형성된 전극을 포함하여 이루어지고,상기 제1층은 제1도전형인 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 중간층은 불순물 농도가 1×10-17cm-3 이하인 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고, 상기 중간층의 두께는 5 nm ~ 15 nm 이며,상기 제2층은 제2도전형 또는 실질적으로 반-절연형인 제2의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고,상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭(band gap)은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓은 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,상기 중간층은 상기 제1층과 상기 제2층에 의해 형성된 전위 우물(potential well) 내에 형성되는 것을 특징으로 하는 트랜지스터.
- 트랜지스터에 있어서,제1층;상기 제1층의 최상부면 상에 적층된 제2층; 및상기 제2층의 최상부면측에 형성된 전극을 포함하여 이루어지고,상기 제1층은 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2층은 제2의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고,상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓으며,상기 제1층은 상기 제1층과 상기 제2층간의 접합부에 N 면(N face)을 가지고,상기 제2층은 상기 접합부에 Ⅲ족면(Ⅲ group face)을 가지는 것을 특징으로 하는 트랜지스터.
- 제3항에 있어서,상기 제2층에서의 압전 분극에 의해 생성되는 전기장은, 상기 제2층에서의 자발 분극에 의해 생성되는 전기장의 방향에 대향하는 방향을 가지는 것을 특징으로 하는 트랜지스터.
- 제3항 또는 제4항에 있어서,상기 제2층에서의 분극에 의해 생성되는 전기장의 방향은 상기 제1층과 상기 제2층간의 접합부로부터 연장되는 것을 특징으로 하는 트랜지스터.
- 제3항 또는 제4항에 있어서,상기 제1층은 제1도전형 또는 실질적으로 반-절연형이고,상기 제2층은 제2도전형인 것을 특징으로 하는 트랜지스터.
- 트랜지스터에 있어서,제1층;상기 제1층의 최상부면 상에 적층된 제2층;상기 제2층의 최상부면 상에 적층된 표면층; 및상기 표면층의 최상부면측에 형성된 전극을 포함하여 이루어지고,상기 제1층은 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고,상기 표면층은 제1도전형인 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓고,상기 전극은 게이트 전극, 드레인 전극 및 소스 전극을 포함하여 이루어지며,상기 게이트 전극은 상기 드레인 전극 및 상기 소스 전극 사이에 위치하는 것을 특징으로 하는 트랜지스터.
- 제7항에 있어서,상기 표면층에서의 Ⅲ-Ⅴ 질화물반도체는 제2의 Ⅲ-Ⅴ 질화물반도체인 것을 특징으로 하는 트랜지스터.
- 트랜지스터에 있어서,제1층;복수의 단위층을 포함하되, 각각의 단위층은 제2층 및 상기 제2층의 최상부면 상에 적층된 상부층을 포함하여 이루어지고, 상기 각각의 단위층은 하부단위층의 최상부면 상에 적층되며;최상단위층의 최상부면측에 형성된 전극을 포함하여 이루어지고,상기 제1층은 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고,상기 상부층은 제1도전형인 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓은 것을 특징으로 하는 트랜지스터.
- 제9항에 있어서,상기 상부층에서의 Ⅲ-Ⅴ 질화물반도체는 제2의 Ⅲ-Ⅴ 질화물반도체인 것을 특징으로 하는 트랜지스터.
- 제1층, 상기 제1층의 최상부면 상에 적층된 중간층, 상기 중간층의 최상부면 상에 적층된 제2층, 및 상기 제2층의 최상부면측에 형성된 전극을 구비한 트랜지스터를 제조하는 방법에 있어서,상기 중간층의 불순물 농도가 1×10-17cm-3 이하로 유지되도록 불순물 공급속도가 제어되고, 상기 중간층의 두께가 5 nm ~ 15 nm 로 제한되는 조건들 하에 에피택셜 성장(epitaxial growth)에 의해 상기 제1층의 최상부면 상에 상기 중간층을 성장시키는 단계;에피택셜 성장에 의해 상기 중간층의 최상부면 상에 상기 제2층을 성장시키는 단계; 및상기 제2층의 최상부면에 상기 전극을 형성하는 단계를 포함하여 이루어지고,상기 제1층은 제1도전형인 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 중간층은 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고,상기 제2층은 제2도전형 또는 실질적으로 반-절연형인 제2의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓은 것을 특징으로 하는 트랜지스터의 제조방법.
- 제11항에 있어서,상기 중간층을 성장시키는 단계는, 상기 중간층이 상기 제1층과 상기 제2층에 의해 형성되는 전위 우물 내에 형성되도록 제어되는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제1층, 상기 제1층의 최상부면 상에 적층된 제2층, 및 상기 제2층의 최상부면측에 형성된 전극을 구비한 트랜지스터를 제조하는 방법에 있어서,에피택셜 성장에 의해 상기 제1층의 최상부면 상에 상기 제2층을 성장시키는 단계를 포함하되, 상기 제1층의 최상부면은 N 면을 가지고, 상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓으며;상기 제2층의 최상부면측에 상기 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제13항에 있어서,상기 제1층은 제1도전형 또는 실질적으로 반-절연형이고,상기 제2층은 제2도전형인 것을 특징으로 하는 트랜지스터의 제조방법.
- 제1층, 상기 제1층의 최상부면 상에 적층된 제2층, 상기 제2층의 최상부면 상에 적층된 표면층, 및 상기 표면층의 최상부면측에 형성된 전극을 구비한 트랜지스터를 제조하는 방법에 있어서,에피택셜 성장에 의해 상기 제1층의 최상부면 상에 상기 제2층을 성장시키는 단계;에피택셜 성장에 의해 상기 제2층의 최상부면 상에 상기 표면층을 성장시키는 단계; 및상기 표면층의 최상부면측에 상기 전극을 형성하는 단계를 포함하여 이루어지고,상기 제1층은 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고,상기 표면층은 제1도전형인 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓은 것을 특징으로 하는 트랜지스터의 제조방법.
- 제15항에 있어서,상기 표면층에서의 Ⅲ-Ⅴ 질화물반도체는 제2의 Ⅲ-Ⅴ 질화물반도체인 것을 특징으로 하는 트랜지스터의 제조방법.
- 제1층, 복수의 단위층, 및 최상단위층의 최상부면측에 형성된 전극을 구비한 트랜지스터를 제조하는 방법에 있어서,각각의 단위층은 제2층 및 상기 제2층의 최상부면 상에 적층된 상부층을 포함하여 이루어지고, 상기 각각의 단위층은 하부단위층의 최상부면 상에 적층되며, 상기 방법은,(a) 에피택셜 성장에 의해 상기 제1층의 최상부면 상에 상기 제2층을 성장시키는 단계;(b) 에피택셜 성장에 의해 상기 제2층의 최상부면 상에 상기 상부층을 성장시키는 단계;(c) 에피택셜 성장에 의해 상기 상부층의 최상부면 상에 상기 제2층을 성장시키는 단계;(d) 에피택셜 성장에 의해 상기 제2층의 최상부면 상에 상기 상부층을 성장시키는 단계;(e) 상기 (c) 및 (d)의 단계를 소정의 사이클 동안 반복하는 단계; 및(f) 최상상부층의 최상부면측에 상기 전극을 형성하는 단계를 포함하여 이루어지고,상기 제1층은 제1의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2층은 제2도전형인 제2의 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지고,상기 상부층은 제1도전형인 Ⅲ-Ⅴ 질화물반도체를 포함하여 이루어지며,상기 제2의 Ⅲ-Ⅴ 질화물반도체의 밴드갭은 상기 제1의 Ⅲ-Ⅴ 질화물반도체의 밴드갭보다 넓은 것을 특징으로 하는 트랜지스터의 제조방법.
- 제17항에 있어서,상기 상부층에서의 Ⅲ-Ⅴ 질화물반도체는 제2의 Ⅲ-Ⅴ 질화물반도체인 것을 특징으로 하는 트랜지스터의 제조방법.
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