KR102087945B1 - 전력 반도체 소자 - Google Patents

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Abstract

실시 예의 전력 반도체 소자는 기판과, 기판 위에 배치된 제1 반도체층과, 제1 반도체층 위에 배치되며 제1 반도체층보다 작은 격자 정수를 갖고 상기 제1 반도체층과 이종 접합 계면을 형성하는 제2 반도체층과, 상기 제2 반도체층 위에 서로 이격되어 배치된 게이트 전극과 콘택 전극 및 상기 이종 접합 계면에서 상기 제2 반도체층 측에 형성되어, 상기 이종 접합 계면에서 상기 제1 반도체층 측에 형성된 채널에 전자를 공급하는 n형 델타 도핑층을 포함한다.

Description

전력 반도체 소자{Power semiconductor device}
실시 예는 전력 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
기존의 전력 반도체 소자의 경우 기판(미도시) 위에 GaN층(미도시)과 AlGaN층(미도시)이 순차적으로 적층 배치되어 이종 접합 구조를 형성한다. 이때, AlGaN층에서 알루미늄(Al)의 농도가 낮을수록 GaN층과 AlGaN층 사이의 에너지 밴드 갭 차이가 감소하여, 2차원 전자 가스(2-DEG:2 Dimensional Electron Gas)층의 형성이 약화된다.
이를 방지하기 위해, AlGaN층에서 Al의 농도를 높일 경우 2-DEG층에서의 전자 밀도가 낮아짐은 개선될 수 있다. 그러나, AlGaN층에서 Al의 함량비가 커지면, 기존의 전력 반도체 소자는 고전류 소자에 적합하지 않게 된다. AlGaN층에서의 Al의 농도를 높이게 될 경우, 게이트 전극의 에지로 전계로 집중되어, 전력 반도체 소자가 파괴로 인한 신뢰성이 저하될 수 있다.
실시 예는 고전류에 적합한 전력 반도체 소자를 제공한다.
실시 예에 의한 전력 반도체 소자는, 기판; 상기 기판 위에 배치된 제1 반도체층; 상기 제1 반도체층 위에 배치되며, 상기 제1 반도체층보다 작은 격자 정수를 갖고 상기 제1 반도체층과 이종 접합 계면을 형성하는 제2 반도체층; 상기 제2 반도체층 위에 서로 이격되어 배치된 게이트 전극과 콘택 전극; 및 상기 이종 접합 계면에서 상기 제2 반도체층 측에 형성되어, 상기 이종 접합 계면에서 상기 제1 반도체층 측에 형성된 채널에 전자를 공급하는 n형 델타 도핑층을 포함할 수 있다.
상기 n형 델타 도핑층은 상기 제2 반도체층의 하부에서 맨 아래 부분에 배치될 수 있다.
상기 제2 반도체층은 상기 n형 델타 도핑층 위에 배치된 제2-1 반도체층; 및 상기 n형 델타 도핑층과 상기 제1 반도체층 사이에 배치된 제2-2 반도체층을 포함할 수 있다. 상기 제2-2 반도체층은 2 ㎚ 내지 3 ㎚의 두께를 가질 수 있다.
상기 n형 델타 도핑층은 2 ㎚ 내지 3 ㎚의 두께를 가질 수 있다.
상기 전력 반도체 소자는, 상기 n형 델타 도핑층과 상기 제1 반도체층의 상기 채널 사이에 배치되어, 상기 채널에 전자를 공급하는 제3 반도체층을 포함할 수 있다. 상기 제3 반도체층은 1 ㎚ 내지 2 ㎚의 두께를 가질 수 있다.
상기 제1 반도체층은 GaN을 포함하고, 상기 제2 반도체층은 AlxGaN 또는 AlxInGaN을 포함하고, 상기 제3 반도체층은 AlN을 포함할 수 있다.
제2 반도체층에 포함된 알루미늄의 함량비(x)는 0.17 내지 0.27일 수 있다.
상기 n형 델타 도핑층에 도핑된 n형 도펀트의 도핑 농도는 상기 채널에 포함한 면 캐리어 밀도 이상일 수 있다. 상기 n형 도펀트의 도핑 농도는 3xE18 원자수/㎠ 내지 5xE19 원자수/㎠일 수 있다.
상기 n형 델타 도핑층 및 제2 반도체층은 상기 게이트 전극의 하부와 상기 콘택 전극의 하부에서 그루브(groove)에 의해 서로 이격되어 배치될 수 있다. 상기 전력 반도체 소자는, 상기 그루브에 매립되어 배치된 절연물을 더 포함할 수 있다.
실시 예에 따른 전력 반도체 소자는 채널 위의 제2 반도체층에 포함된 알루미늄의 함량이 낮춰 게이트 전극의 에지에서 전계가 집중되는 현상을 방지할 수 있으며, 제2 반도체층에 포함된 알루미늄의 함량이 낮기 때문에 낮은 전자 밀도를 갖는 2-DEG 채널에 n형 델타(delta) 도핑층을 통해 전자를 보충하여 공급함으로써 2-DEG 채널의 형성이 약화되는 현상을 방지할 수 있어 고 전류에 적합할 수 있고, n형 델타 도핑층이 배치됨으로 인해 2-DEG 채널의 저항을 낮출 수도 있다.
도 1은 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 2는 도 1에 예시된 전력 반도체 소자의 위치별 전도 대역 에너지를 나타낸다.
도 3은 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 4는 도 3에 예시된 전력 반도체 소자의 위치별 전도 대역 에너지를 나타낸다.
도 5는 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 6은 도 5에 예시된 전력 반도체 소자의 위치별 전도 대역 에너지를 나타낸다.
도 7은 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 8a 내지 도 8f는 도 7에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시 예에 의한 전력 반도체 소자(100A)의 단면도를 나타낸다.
도 2는 도 1에 예시된 전력 반도체 소자(100A)의 위치별 전도 대역(conduction band) 에너지(Ec)를 나타낸다. 여기서, 횡축은 전력 반도체 소자(100A)의 위치를 나타내고 종축은 Ec를 나타낸다.
도 1 및 도 2를 참조하면, 전력 반도체 소자(100A)는 기판(110), 제1 및 제2 반도체층(140, 160A), 게이트 전극(182) 및 콘택 전극(184, 186)을 포함한다.
기판(110) 위에 제1 반도체층(140)이 배치된다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 실리콘 기판(110)의 두께는 100 ㎚ 내지 200 ㎚일 수 있다.
도 1의 전력 반도체 소자(100A)는 중간층(130)과 기판(110) 사이에 배치된 버퍼층(120)을 더 포함할 수 있다. 버퍼층(120)은 기판(110) 위에 배치되는 제1 및 제2 반도체층(140, 160A)과 기판(110) 사이의 격자 정수 차에 따라 발생하는 변형을 완화시키고 기판(110)에 포함된 불순물의 영향을 방지하는 역할을 한다. 이를 위해, 버퍼층(120)은 AlN, AlAs, SiC 또는 AlGaN 중 적어도 하나를 포함할 수 있다.
버퍼층(120)이 임계 두께 이상을 가질 경우, 실리콘 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 이를 위해, 버퍼층(120)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 100 ㎚ 이상이고 300 ㎚ 보다 작은 두께를 가질 수 있다.
또한, 도 1의 전력 반도체 소자(100A)는 중간층(130)을 더 포함할 수 있다. 중간층(130)은 버퍼층(120)과 제1 반도체층(140) 사이에 배치되어 압축 응력을 제1 반도체층(140)에 부여할 수 있다. 중간층(130)을 통해 제1 반도체층(140)에 부여되는 압축 응력이 커지면, 비교적 큰 두께를 갖는 제1 반도체층(140)을 형성할 수 있다. 제1 반도체층(140)의 두께가 증가하면, 전력 반도체 소자(100A)의 항복 전압(BV:Breakdown Voltage)이 증가하고 웨이퍼의 지나친 휨 현상을 방지하고, 결정질이 향상될 수 있으므로 소자 특성이 양호해진다.
이를 위해 중간층(130)은 다음에 설명하는 바와 같이 다양한 구조를 가질 수 있다.
실시 예에 의하면, 중간층(130)은 적어도 하나의 AlN/AlxGa1 - xN 초격자(SL:SuperLattice) 단위층을 갖는다. 여기서, AlN/AlxGa1 - xN 초격자 단위층은 AlN 초격자층과 AlxGa1 - xN 초격자층으로 이루어진 이중층(bi-layer) 구조일 수 있다. 여기서, 0 < x < 1 이다. AlN/AlxGa1 - xN 초격자 단위층에서, AlN 초격자층 및 AlxGa1-xN 초격자층의 상대적인 위치는 제한이 없다. 예를 들면, AlN 초격자층은 버텀층(bottom layer)이고 AlxGa1 - xN 초격자층은 AlN 초격자층 상에 적층된 탑층(top layer)일 수 있다. 또는, AlN/AlxGa1 - xN 초격자 단위층에서, AlxGa1 - xN 초격자층은 버텀층이고 AlN 초격자층은 AlxGa1 - xN 초격자층 상에 적층되는 탑층일 수도 있다.
예를 들어 중간층(130)이 복수의 AlN/AlxGa1 - xN 초격자 단위층을 포함할 때, 중간층(130)은 버퍼층(120)으로부터의 거리에 따라 Al 및 Ga의 농도 구배를 가질 수 있다. AlN 초격자층과 AlxGa1 - xN 초격자층으로 이루어지는 초격자 단위층은 버퍼층(120)으로부터 멀어질수록, AlxGa1 - xN 초격자 단위층의 Al의 함량비(x)가 점차 작아질 수 있다. 즉, 버퍼층(120)으로부터 AlN/AlxGa1 - xN 초격자 단위층의 위치가 멀어질수록 Al의 함량은 작아지고 Ga의 함량은 커진다.
또한, 중간층(130)을 이루는 복수의 AlN/AlxGa1 - xN 초격자 단위층은 각각 서로 다르거나 또는 동일한 두께를 가질 수 있다.
또한, 중간층(130)은 복수의 AlN/AlxGa1 - xN 초격자 단위층 중 이웃하는 2개의 초격자 단위층 사이에 개재된 AlN 박막을 더 포함할 수 있다. AlN 박막은 AlN/AlcGa1-cN 초격자 단위층과 AlN/AldGa1 - dN 초격자 단위층의 사이에 개재되어 배치될 수 있다.
다른 실시 예에 의하면, 중간층(130)은 버퍼층(120) 상에 형성된 복수의 초격자 단위층 그룹을 포함할 수 있다. 복수의 초격자 단위층 그룹 중 적어도 하나의 그룹은 동일한 조성을 갖는 적어도 하나의 AlN/AlxGa1 - xN 초격자 단위층이 소정 횟수 만큼 연속적으로 반복되는 구조를 가질 수 있다. 예를 들어, 소정 횟수는 5 내지 15일 수 있다. 또한, 복수의 초격자 단위층 그룹은 서로 다른 x 값을 가질 수 있다.
또한, 초격자 단위층 그룹이 버퍼층(120)으로부터 멀어질수록 동일한 조성을 갖는 AlN/AlxGa1 - xN 초격자 단위층이 반복적으로 적층되는 반복 횟수가 점차 작아질 수 있다. 즉, 버퍼층(120)과 가까운 초격자 단위층 그룹에서 AlN/AlxGa1 - xN 초격자 단위층이 반복되는 제1 소정 횟수는 버퍼층(120)과 먼 초격자 단위층 그룹에서 AlN/AlxGa1-xN 초격자 단위층이 반복되는 제2 소정 횟수보다 클 수 있다.
또 다른 실시 예에 의하면, 중간층(130)은 하나 또는 복수의 AlGaN 층을 포함할 수 있다. 여기서, AlGaN 층은 초격자층일 수 있다. 중간층(130)에 포함된 복수의 AlGaN 층은 서로 동일한 조성을 가질 수도 있다.
또는, 중간층(130)에 포함된 복수의 AlGaN 층은 서로 다른 조성을 가질 수도 있다. 이 경우, 중간층(130)에 포함되는 복수의 AlGaN 층은 버퍼층(120)으로부터의 거리에 따라 Al 또는 Ga 중 적어도 하나의 농도 구배를 갖는다. 중간층(130)에서, 복수의 AlGaN 층의 Al 함량비는 버퍼층(120)으로부터 멀어질수록 점차 작아질 수 있다.
또한, 중간층(130)은 복수의 AlGaN 층 중 이웃하는 2개의 AlGaN 층 사이에 개재된 AlN 박막을 더 포함할 수도 있다.
또 다른 실시 예에 의하면, 중간층(130)은 버퍼층(120) 상에 배치된 AlGaN 층 및 AlGaN 층 상에 배치된 GaN 층을 갖는 단위층을 적어도 하나 포함할 수 있다. 경우에 따라, 각 단위층은 AlGaN 층과 GaN 층 사이에 개재된 AlN 박막을 더 포함할 수 있다.
전술한 바와 같이 다양한 형태로 구현될 수 있는 중간층(130)은 버퍼층(120)으로부터 제1 반도체층(140)까지 격자 상수가 완만하게 전이되도록 유도하며, 점차적으로 증가되는 압축 응력을 제1 반도체층(140)에 부여할 수 있다. 따라서, 기판(110)이 실리콘 기판인 경우, 열 팽창 계수의 차이로 인해 실리콘 기판(110)으로부터 야기되는 인장 응력이 효과적으로 보상되어 제1 반도체층(140)에서의 크랙(crack) 발생 가능성이 제거된다. 게다가, 중간층(130)이 버퍼층(120)과 제1 반도체층(140) 사이에 개재됨으로써, 비교적 큰 두께를 갖는 제1 반도체층(140)을 형성할 수 있다. 또한, 피트(pit)를 효과적으로 융합(merge)시킬 수 있고, 쓰레딩 전위(TD:Threading Dislocation)를 감소시켜 제1 반도체층(140)의 표면 모폴로지(surface morphology)를 개선시킬 수 있으며, 전위를 벤딩(bending)하여 감소시키므로, 전력 반도체 소자(100A)는 버퍼층(120)으로부터 제1 반도체층(140)에 이르기까지 향상된 결정성을 가지는 구조를 가질 수 있다.
또한, 크랙은 트랩(trap)의 역할을 하고, 캐리어(carrier)들은 트랩에 의해 쉽게 포획되는 점을 고려할 때, 크랙 발생 가능성을 제거할 수 있으므로, 전자의 이동도를 증가시킬 수도 있다.
또한, 중간층(130)의 두께는 웨이퍼의 휨(bow) 현상을 방지하기에 충분한 정도로 선택될 수 있다.
실시 예는 제1 반도체층(140)과 기판(110) 사이에 배치되는 버퍼층(120)과 중간층(130)의 구조에 국한되지 않는다.
한편, 제1 반도체층(140)은 중간층(130) 위에 배치되며, 질화물 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(140)은 전자의 이동도를 향상시키기 위해 언도프된(undoped) 층일 수 있다.
실시 예에 의하면, 제1 반도체층(140)은 적어도 하나의 AlGaN 층을 포함하고, 중간층(130)에 포함된 Al의 제1 함량비보다 더 작은 제2 함량비의 Al을 포함할 수 있다.
예를 들어, 중간층(130)에 포함된 복수의 AlN/AlxGa1 - xN 초격자 단위층 중 버퍼층(120)과 가장 가까운 AlN/AlxGa1 - xN 초격자 단위층의 Al 함량비는 0.7 ≤ x < 1이고, 버퍼층(120)과의 거리가 가장 먼 AlN/AlxGa1 - xN 초격자 단위층의 Al 함량비는 0.5 ≤ x < 0.7이고, 제1 반도체층(40)의 제2 함량비는 0 < x < 0.5일 수 있다.
또한, 중간층(130)에 포함된 복수의 초격자 단위층 그룹 중 버퍼층(120)과 가장 가까운 초격자 단위층 그룹의 Al 함량비는 0.7 ≤ x < 1이고, 버퍼층(120)과 가장 먼 AlN/AlxGa1 - xN 초격자 단위층 그룹의 Al 함량비는 0.5 ≤ x < 0.7이고, 제1 반도체층(140)의 제2 함량비는 0 < x < 0.5일 수 있다.
한편, 제2 반도체층(또는, 배리어층)(160A)은 제1 반도체층(140) 위에 배치되며, 채널(142)의 형성에 도움을 주는 층으로서 밴드 갭 에너지를 휘게 하는 역할을 한다. 제2 반도체층(160A)은 채널(42)보다 밴드 폭이 큰 층으로서, 층 전체에서 균일한 분극 밀도를 가질 수 있다. 제2 반도체층(160A)은 제1 반도체층(140)보다 작은 격자 정수를 갖는다. 따라서, 제2 반도체층(160A)과 제1 반도체층(140)은 이종 접합(heterojunction) 계면(144)을 형성한다. 이와 같이, 격자 정수 차를 갖는 제1 및 제2 반도체층(140, 160A)이 이종 접합 계면(144)을 형성할 경우, 격자 정수 차에 의해 자발 분극(spontaneous polarization)과 피에조 분극(piezoelectric polarization)이 야기되어, 이종 접합 계면(144)에서 제1 반도체층(140) 측에 채널인 2차원 전자 가스(2-DEG:2-Dimensional Electron Gas)층(142)이 발생될 수 있다. 즉, 게이트 전극(182)에 게이트 바이어스를 인가할 때, 이종 접합 계면(144)에서 제1 반도체층(140) 측에 채널(142)이 형성된다. 이와 같이, 도 2를 참조하면, 제2 반도체층(160A)은 전자에 대해 배리어의 역할을 하므로, 이종 접합 계면(144)에서 제1 반도체층(140)에 2-DEG층(142)이 형성될 수 있다.
제2 반도체층(160A)은 은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 반도체층(160A)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN과 같은 질화물 반도체층 또는 AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제2 반도체층(160A)은 AlxGaN 또는 AlxInGaN을 포함할 수 있다. 여기서, 제2 반도체층(160A)에 포함된 알루미늄(Al)의 함량비(x)는 0.17 내지 0.27일 수 있다. 또한, 제2 반도체층(160A)은 전자의 이동도를 향상시키기 위해, 언도프된 층일 수 있다. 제2 반도체층(160A)의 두께는 20 ㎚ 이하일 수 있지만, 실시 예는 이에 국한되지 않는다.
전술한 바와 같이 중간층(130)이 버퍼층(120)과 제1 반도체층(140) 사이에 개재되어 있으므로, 전술한 압축 응력 완화 현상이나 웨이퍼 휨 현상에 따른 문제점을 제거하면서 제1 반도체층(140)의 두께를 더욱 증가시켜 소자 특성을 향상시킬 수 있다.
한편, n형 델타(delta) 도핑층(150A)은 이종 접합 계면(144)에서 제2 반도체층(160A) 측에 배치되어, 채널(142)에 전자를 공급하는 역할을 수행할 수 있다.
만일, 제2 반도체층(160A)에 포함된 알루미늄(Al)의 함량이 낮을 경우 2-DEG층(142)에서 전자 밀도가 낮아지고 2-DEG층(142)의 형성이 약화될 수 있다. 이때, 전자 밀도를 향상시키기 위해, 제2 반도체층(160A)에 포함된 Al의 함량을 높일 경우 게이트 전극의 에지에 전계가 집중되어 소자가 파괴될 수 있다.
따라서, 이를 방지하기 위해, 제2 반도체층(160A)에 포함된 Al의 함량을 높이지 않고서도 2-DEG층(142)의 전자 밀도를 높이기 위해, 실시 예에 의한 전력 반도체 소자(100A)는 n형 델타 도핑층(150A)를 마련하여 전자의 확산(diffusion) 또는 터널링(tunneling) 효과에 의해 2-DEG층(142)에 전자를 공급한다.
또한, 전자를 2-DEG층(142)에 공급하는 역할을 하는 n형 델타 도핑층(150A)은 Si(Silicon), Ge(Germanium), Sn(Tin), Se(Selenium), Pb(Lead), O(Oxygen), S(Sulphur) 또는 Te(Tellurium) 중 적어도 하나의 n형 도펀트에 의해 델타 도핑에 의해 형성되기 때문에, 전력 반도체 소자(100A)의 결정성이 유지될 수 있다. 여기서, 델타 도핑이란, 일시적으로 도펀트를 집중하여 많이 도핑하는 것을 의미한다.
만일, n형 델타 도핑층(150A)의 제1 두께(t1)가 2 ㎚보다 적을 경우 너무 작은 두께로 인해 n형 델타 도핑층(150A)의 형성이 어려울 수 있다.
또한, n형 델타 도핑층(150A)을 n형 도펀트에 의해 델타 도핑으로 형성하는 이유는 전력 반도체 소자(100A)의 결정성을 유지시키기 위함이다. 그러나, n형 델타 도핑층(150A)의 제1 두께(t1)가 3 ㎚ 보다 크게 두꺼워지면 이러한 전력 반도체 소자(100A)의 결정성이 악화될 수도 있다. 따라서, 제1 두께(t1)는 2 ㎚ 내지 3 ㎚일 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, n형 델타 도핑층(150A)에 도핑된 n형 도펀트의 도핑 농도는 채널(142)에 포함한 면 캐리어 밀도(SCD:Sheet Carrier Density) 이상일 수 있다. 여기서, 채널(142)에 포함된 면 캐리어 밀도는 예를 들어, 2xE18 원자수/㎠ 내지 5xE19 원자수/㎠일 수 있다. 여기서, E18은 1018을 나타내고, E19은 1019을 나타낸다. 따라서, n형 델타 도핑층(150A)에 도핑된 n형 도펀트의 도핑 농도는 예를 들어 3xE18 원자수/㎠ 내지 5xE19 원자수/㎠일 수 있지만, 실시 예는 이에 국한되지 않는다.
실시 예에 의하면, n형 델타 도핑층(150A)은 도 1에 예시된 바와 같이 제2 반도체층(160A)의 맨 아래 부분에 배치될 수 있다. 즉, n형 델타 도핑층(150A)은 제2 반도체층(160A)과 제1 반도체층(140) 사이에 배치될 수 있다.
도 3은 다른 실시 예에 의한 전력 반도체 소자(100B)의 단면도를 나타낸다.
도 4는 도 3에 예시된 전력 반도체 소자(100B)의 위치별 전도 대역 에너지(Ec)를 나타낸다. 여기서, 횡축은 전력 반도체 소자(100B)의 위치를 나타내고 종축은 Ec를 나타낸다.
다른 실시 예에 의하면, 도 3 및 도 4에 예시된 바와 같이, n형 델타 도핑층(150A)은 제2 반도체층(160B)의 중간 부분에 배치될 수 있다. 이 경우, 제2 반도체층(160B)은 제2-1 반도체층(162) 및 제2-2 반도체층(164)을 포함한다.
제2-1 반도체층(162)은 n형 델타 도핑층(150A) 위에 배치되고, 제2-2 반도체층(164)은 n형 델타 도핑층(150A)과 제1 반도체층(140) 사이에 배치된다. 이와 같이 n형 델타 도핑층(150A)의 위치가 다른 것을 제외하면, 도 3에 예시된 전력 반도체 소자(100B)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며, 도 1의 전력 반도체 소자(100A)와 중복되는 부분에 대해서는 상세한 설명을 생략한다.
제2-1 및 제2-1 반도체층(162, 164) 각각은 도 1에 예시된 제2 반도체층(160A)과 동일한 물질로 이루어질 수 있다. 또한, 제2-2 반도체층(164)은 2 ㎚ 내지 3 ㎚의 제2 두께(t2)를 가질 수 있다.
도 1 및 도 3에 예시된 전력 반도체 소자(100A, 100B)에서 제2 반도체층(160A, 160B)에 포함된 알루미늄(Al)의 함량비(x)는 0.17 내지 0.27일 수 있다.
도 1 및 도 3에 예시된 전력 반도체 소자(100A, 100B) 각각은 제2 반도체층(160A, 160B)에 포함된 알루미늄(Al)의 함량비(x)가 0.17 내지 0.27이며, 2-DEG층(142)에 포함된 전자 밀도가 5xE12 원자수/㎠ 이하로 낮을 경우에 적용될 수 있지만 실시예는 이에 국한되지 않는다.
도 5는 또 다른 실시 예에 의한 전력 반도체 소자(100C)의 단면도를 나타낸다.
도 6은 도 5에 예시된 전력 반도체 소자(100C)의 위치별 전도 대역 에너지(Ec)를 나타낸다. 여기서, 횡축은 전력 반도체 소자(100C)의 위치를 나타내고 종축은 Ec를 나타낸다.
만일, 제2 반도체층(160A, 160B)에 포함된 알루미늄(Al)의 함량비(x)가 낮으면, 예를 들어 함량비(x)가 0.2 이하이면, 2-DEG층(142)의 형성이 어려울 수 있다.
이를 개선하기 위해, 또 다른 실시 예에 의하면, 도 5 및 도 6에 예시된 전력 반도체 소자(100C)는 제3 반도체층(190)을 더 포함할 수 있다. 여기서, 제3 반도체층(190)은 n형 델타 도핑층(150A)과 제1 반도체층(140)의 채널(142) 사이에 배치되어, 채널(142)에 전자를 공급하여 2-DEG층(142)의 형성을 돕는 역할을 한다. 이를 제외하면, 도 5에 예시된 전력 반도체 소자(100C)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며, 도 1의 전력 반도체 소자(100A)와 중복되는 부분에 대해서는 상세한 설명을 생략한다.
그러나, 제3 반도체층(190)을 배치하여 2-DEG층(142)에 전자를 공급함에도 불구하고, 2-DEG층(142)에 전자 밀도가 높지 않을 경우 전력 반도체 소자(100C)는 n형 델타 도핑층(150A)에 의해 2-DEG층(142)으로 전자를 보충하여 공급하여 2-DEG층(142)의 형성을 용이하게 할 수 있다.
제3 반도체층(190)은 1 ㎚ 내지 2 ㎚의 제3 두께(t3)를 가질 수 있다. 제3 반도체층(190)은 질화물 반도체층을 포함할 수 있으며, 예를 들어, AlN을 포함할 수 있다.
한편, 도 1, 도 3 및 도 5에 예시된 전력 반도체 소자(100A, 100B, 100C) 각각에서, 게이트 전극(182)과 콘택 전극(184, 186)은 제2 반도체층(160A) 위에 서로 이격되어 배치된다.
게이트 전극(182)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(182)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(182)은 Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 게이트 전극(182)은 Ni/Au의 다층 구조 또는 Pt의 단층 구조를 가질 수 있다.
콘택 전극(184, 186)은 소스 콘택(184) 및 드레인 콘택(186)을 포함한다. 소스 콘택(184)은 게이트 전극(182)의 일측으로부터 이격되어 제2 반도체층(160A) 위에 배치된다. 드레인 콘택(186)은 게이트 전극(182)의 타측으로부터 이격되어 제2 반도체층(160A) 위에 배치된다.
소스 및 드레인 콘택(184, 186) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(184, 186) 각각은 게이트 전극(182)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 콘택(184, 186) 각각은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(184, 186) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(184, 186) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조를 가질 수 있다.
실시 예는 도 1, 도 3 및 도 5에 예시된 게이트 전극(182)과 콘택 전극(184, 186)의 형상과 구조에 의해 국한되지 않는다. 즉, 다른 실시 예에 의하면, 게이트 전극(182)과 제2 반도체층(160A) 사이에 게이트 절연층(미도시)이 더 배치될 수도 있다.
한편, 도 1, 도 3 및 도 5에 예시된 전력 반도체 소자(100A, 100B, 100C) 각각은 코팅층(170A)을 더 포함할 수 있다. 코팅층(170A)은 제2 반도체층(160A) 위에 배치되어, 제2 반도체층(160A)을 보호하는 역할을 한다. 코팅층(170A)은 GaN 또는 SiNy 중 적어도 하나를 포함할 수 있으며, 2 ㎚의 두께를 가질 수 있다. 여기서, y는 양의 자연수이다. 경우에 따라, 코팅층(170A)은 생략될 수도 있다.
도 7은 또 다른 실시 예에 의한 전력 반도체 소자(100D)의 단면도를 나타낸다.
도 7을 참조하면, 전력 반도체 소자(100D)의 코팅층(170B), n형 델타 도핑층(150B) 및 제2 반도체층(160C) 각각은 게이트 전극(182)의 하부와 콘택 전극(184, 186)의 하부에서 그루브(groove)(200, 202)에 의해 서로 이격되어 배치된다. 즉, n형 델타 도핑층(150B)은 세 개의 층(152, 154, 156)으로 분할되고, 제2 반도체층(160B)은 세 개의 층(166A, 166B, 166C)으로 분할되고, 코팅층(170B)은 세 개의 층(172, 174, 176)으로 분할될 수 있다. 소스 콘택(184) 아래에 배치된 세 개의 적층된 층(172, 166C, 152)과 게이트 전극(182) 아래에 배치된 세 개의 적층된 층(174, 166B, 154)은 그루브(200)에 의해 서로 이격된다. 또한, 드레인 콘택(186) 아래에 배치된 세 개의 적층된 층(176, 166A, 156)과 게이트 전극(182) 아래에 배치된 세 개의 적층된 층(174, 166B, 154)은 그루브(202)에 의해 서로 이격된다. 이를 제외하면, 도 7에 예시된 전력 반도체 소자(100D)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며, 도 1의 전력 반도체 소자(100A)와 중복되는 부분에 대해서는 상세한 설명을 생략한다.
또한, 전력 반도체 소자(100D)에서, 도 7에 예시된 바와 같이 그루브(200, 202)에 어떤 물질도 매립되지 않을 수 있지만, 실시 예는 이에 국한되지 않는다. 예를 들어, 도 7에 예시된 바와 달리, 그루브(200, 202)에 산화물이나 질화물 같은 절연물(미도시)이 매립될 수도 있다.
도 1, 도 3 및 도 5에 도시된 전력 반도체 소자(100A, 100B, 100C) 각각에서 제1 반도체층(140) 위에 배치된 n형 델타 도핑층(150A)을 통해 화살표 방향(210)으로 누설 전류가 흐를 수 있다. 따라서, 도 7에 예시된 바와 같이 그루브(200, 202)에 의해 n형 델타 도핑층(150B)을 세 개의 층(152, 154, 156)으로 분할하여 서로 이격시킬 경우, 누설 전류가 흐르는 경로가 차단될 수 있다.
전술한 실시 예에 의한 전력 반도체 소자(100A ~ 100D)는 노멀리 온(normally-on) 또는 노멀리 오프(normally-off) 모드로 동작할 수 있으며, 실시예는 이러한 동작 모드에 국한되지 않는다.
또한, 전술한 실시 예에 의한 전력 반도체 소자(100A ~ 100D)에서 제1 반도체층(140), 제2 반도체층(160A, 160B, 160C) 및 제3 반도체층(190) 각각은 단층으로 도시되어 있지만, 실시 예는 이에 국한되지 않으며, 복수의 반복 적층 구조를 가질 수도 있다.
전술한 실시 예에 의한 전력 반도체 소자(100A ~ 100D)에 의하면, 제2 반도체층(160A, 160B, 160C)에 포함된 알루미늄(Al)의 함량이 낮기 때문에, 게이트 전극(182)의 에지에서 전계가 집중되는 현상을 방지할 수 있어, 고 전류에 적합할 수 있다.
또한, 제2 반도체층(160A, 160B, 160C) 알루미늄(Al)의 함량이 낮기 때문에 낮은 전자 밀도를 갖는 2-DEG층(142)에 n형 델타 도핑층(150A, 150B)을 통해 전자를 보충하여 공급하기 때문에 2-DEG층(142)의 형성이 약화됨을 방지할 수 있다.
또한, n형 델타 도핑층(150A, 150B)이 배치됨으로 인해, 2-DEG층(142)의 저항(Ron)이 낮아질 수도 있다.
전술한 전력 반도체 소자(100A ~ 100D)는 다양한 반도체 소자 분야 예를 들면 광 검출기(photodetector), 게이트 바이폴라 접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated heterostructure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 등에도 적용될 수도 있다.
이하, 도 7에 예시된 전력 반도체 소자(100D)의 제조 방법에 대해 첨부된 도 8a 내지 도 8f를 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 7에 도시된 전력 반도체 소자(100D)는 다른 방법에 의해서도 제조될 수 있다. 또한, 이하에서 설명되는 제조 방법은 도 1, 도 3 또는 도 5에 예시된 전력 반도체 소자(100A, 100B, 100C)를 제조하기 위해 적용될 수 있음은 물론이다.
도 8a 내지 도 8f는 도 7에 예시된 전력 반도체 소자(100D)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a를 참조하면, 기판(110)을 준비한다. 여기서, 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.
만일, 기판(110)이 실리콘 기판인 경우 암모니아(NH3) 가스가 없는 상태에서 트리메틸 알루미늄(TMA:Trimethyl Aluminum) 가스에 15 초 동안 노출시켜 초(ultra) 알루미늄막을 증착시킴으로써, 실리콘 질화물이 실리콘 기판(110)의 표면상에 형성되는 것을 방지한다. 경우에 따라서는 실리콘 기판(110)을 예를 들면 약 900 ℃의 온도까지 급속 어닐링(rapid annealing)하여 실리콘 기판(110)상의 자연 산화막을 제거하는 공정이 부가적으로 더 수행될 수도 있다. 그러나, 이에 국한되지 않고 다양한 형태로 실리콘 기판(110)을 준비할 수 있다.
이후, 기판(110) 위에 버퍼층(120)을 형성한다. 버퍼층(120)은 AlN, AlAs, SiC 또는 AlGaN 중 적어도 하나를 포함할 수 있다.
만일, 기판(110)이 실리콘 기판인 경우 암모니아를 사용하면서 약 900 ℃의 온도에서 실리콘 기판(110) 상에 소정의 두께를 가지는 AlN 버퍼층(120)을 형성할 수 있다. 이때, AlN 버퍼층(120)의 두께가 결정 두께 이상으로 증가할 때, AlN 섬(island)의 융합에 의해 3차원 성장 모드로부터 2차원 성장 모드로 변한다. 이와 같이 융합된 AlN 섬은 실리콘 기판(110)을 완전히 덮을 수 있기 때문에, 실리콘 원자의 확산이 방지될 수 있다. 또는, 전술한 방법 이외의 다른 다양한 방법에 의해 AlN 버퍼층(120)이 실리콘 기판(110) 상에 형성될 수 있다.
버퍼층(120)은 제1 및 제2 반도체층(140, 160C)과 기판(110) 사이의 격자 정수 차에 따라 발생하는 변형을 완화시키고 기판(110)에 포함된 불순물의 영향을 방지하는 역할을 한다. 이를 위해, 버퍼층(120)은 AlN, AlAs, SiC 또는 AlGaN 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 수십 또는 수백 나노 미터의 두께 예를 들어 100 ㎚ 이상이고 300 ㎚ 보다 작은 두께로 형성될 수 있다.
이후, 버퍼층(120) 위에 중간층(130)을 형성한다. 전술한 바와 같이, 중간층(130)은 다양한 형태로 형성될 수 있다. 예를 들어, 중간층(130)은 AlN 또는 AlGaN 중 적어도 하나, 또는 AlN 초격자(SL) 또는 AlGaN 초격자 중 적어도 하나를 포함하는 단일층 또는 복수층의 형태로 형성할 수도 있다.
이후, 중간층(130) 위에 제1 반도체층(140)을 형성한다. 제1 반도체층(140)은 언도프된 질화물 반도체층 예를 들어, GaN으로 형성될 수 있다.
이후, 도 8b를 참조하면, 제1 반도체층(140) 위에 제3 반도체층(190)을 형성한다. 질화물 반도체층 예를 들어, AlN에 의해 1 ㎚ 내지 2 ㎚의 제3 두께(t3)로 제3 반도체층(190)이 형성될 수 있다.
이후, 도 8c를 참조하면, 제3 반도체층(190) 위에 Si, Ge, Sn, Se 또는 Te 등의 n형 도펀트를 델타 도핑(158)하여 n형 델타 도핑층(150B)을 형성한다. 예를 들어, 2 ㎚ 내지 3 ㎚의 제1 두께(t1)로 n형 델타 도핑층(150B)을 형성할 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, n형 델타 도핑층(150B)이 채널(142)에 포함한 면 캐리어 밀도(SCD) 예를 들어, 2xE18 원자수/㎠ 내지 5xE19 원자수/㎠ 이상의 도핑 농도 예를 들어 3xE18 원자수/㎠ 내지 5xE19 원자수/㎠의 농도를 갖도록, n형 도펀트를 도핑시킬 수 있지만, 실시 예는 이에 국한되지 않는다.
이후, 도 8d를 참조하면, n형 델타 도핑층(150B) 위에 제2 반도체층(160C)을 형성한다. 채널(42)보다 밴드 폭이 크고 제1 반도체층(140)보다 작은 격자 정수를 갖는 물질에 의해 제2 반도체층(160C)을 형성할 수 있다.
실시 예에 의하면, 3족-5족 또는 2족-6족 등의 화합물 반도체 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 제2 반도체층(160C)을 형성할 수 있다. 제2 반도체층(160C)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN과 같은 질화물 반도체층 또는 AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나에 의해 20 ㎚ 이하의 두께로 형성될 수 있지만, 실시 예는 이에 국한되지 않는다.
전술한 버퍼층(120), 중간층(130), 제1 내지 제3 반도체층(140, 160C, 190)은 예를 들어 Ga, Al 및 N을 금속유기화학기상증착(MOCVD:Metal Organic Chemical Vapor Deposition)법, 유기금속기상성장(MOVPE:Metal Organic Vapor Phase Epitaxy)법, 분자선에피택시(MBE:Molecular Beam Epitaxy)법 또는 수소화기상증착에피택시(HVPE:Hydride Vapor Phase Epitaxy)법 등에 의해 성장시킬 수 있다. 예를 들어, 트리메틸 갈륨(TMG:Trimethyl Gallium), TMA 및 NH3를 포함하는 전구체 물질을 이용하여, MOCVD법으로 Ga, Al 및 N을 포함하는 제1 내지 제3 반도체층(140, 160C, 190)이 형성될 수 있다.
이후, 제2 반도체층(160B) 위에 코팅층(170B)을 형성할 수 있다. 코팅층(170B)은 GaN 또는 SiNy 중 적어도 하나에 의해 2 ㎚의 두께로 형성될 수 있다.
이후, 도 8e를 참조하면, 코팅층(170B), 제2 반도체층(160C) 및 n형 델타 도핑층(150B)을 식각하여 제3 반도체층(190)을 노출시키는 그루브(200, 202)를 형성한다. 따라서, 소스 콘택(184)이 위에 형성될 코팅층(172), 제2 반도체층(166C) 및 n형 델타 도핑층(152)과 게이트 전극(182)이 위에 형성될 코팅층(174), 제2 반도체층(166B) 및 n형 델타 도핑층(154)은 그루부(200)에 의해 서로 분리된다. 또한, 드레인 콘택(186)이 위에 형성될 코팅층(176), 제2 반도체층(166A) 및 n형 델타 도핑층(156)과 게이트 전극(182)이 위에 형성될 코팅층(174), 제2 반도체층(166B) 및 n형 델타 도핑층(154)은 그루부(202)에 의해 서로 분리된다.
이후, 도 8f를 참조하면, 코팅층(172, 174, 176) 위에 소스 콘택(184), 게이트 전극(182) 및 드레인 콘택(186)을 각각 형성하여, 도 7에 예시된 전력 반도체 소자(100D)를 완성한다. 이들(182, 184, 186)은 스퍼터링법, 증착법 또는 화학기상증착(CVD:Chemical Vapor Deposition)법 등을 이용하여 형성될 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 100C, 100D: 전력 반도체 소자
110: 기판 120: 버퍼층
130: 중간층 140: 제1 반도체층
142: 2-DEG층 144: 이종 접합 계면
150A, 150B, 152, 154, 156: n형 델타 도핑층
160A, 160B, 160C, 166A, 166B, 166C: 제2 반도체층
170A, 170B, 172, 174, 176: 코팅층
182: 게이트 전극 184: 소스 콘택
186: 드레인 콘택 190: 제3 반도체층
200, 202: 그루브

Claims (10)

  1. 기판;
    상기 기판 위에 배치된 제1 반도체층;
    상기 제1 반도체층 위에 배치되며, 상기 제1 반도체층보다 작은 격자 정수를 갖고 상기 제1 반도체층과 이종 접합 계면을 형성하는 제2 반도체층;
    상기 제2 반도체층 위에 서로 이격되어 배치된 게이트 전극과 콘택 전극; 및
    상기 이종 접합 계면에서 상기 제2 반도체층 측에 형성되어, 상기 이종 접합 계면에서 상기 제1 반도체층 측에 형성된 채널에 전자를 공급하는 n형 델타 도핑층을 포함하고,
    상기 n형 델타 도핑층 및 제2 반도체층은 상기 게이트 전극의 하부와 상기 콘택 전극의 하부에서 그루브(groove)에 의해 서로 이격되어 배치된 전력 반도체 소자.
  2. 제1 항에 있어서, 상기 n형 델타 도핑층은 상기 제2 반도체층의 하부에서 맨 아래 부분에 배치된 전력 반도체 소자.
  3. 제1 항에 있어서, 상기 제2 반도체층은
    상기 n형 델타 도핑층 위에 배치된 제2-1 반도체층; 및
    상기 n형 델타 도핑층과 상기 제1 반도체층 사이에 배치된 제2-2 반도체층을 포함하는 전력 반도체 소자.
  4. 제1 항에 있어서, 상기 n형 델타 도핑층은 2 ㎚ 내지 3 ㎚의 두께를 갖고,
    상기 n형 델타 도핑층과 상기 제1 반도체층의 상기 채널 사이에 배치되어, 상기 채널에 전자를 공급하며, AlN을 포함하는 제3 반도체층을 포함하고,
    상기 제1 반도체층은 GaN을 포함하고, 상기 제2 반도체층은 AlxGaN 또는 AlxInGaN을 포함하고,
    상기 n형 델타 도핑층에 도핑된 n형 도펀트의 도핑 농도는 상기 채널에 포함한 면 캐리어 밀도 이상인 전력 반도체 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1 항에 있어서, 상기 그루브에 매립되어 배치된 절연물을 더 포함하는 전력 반도체 소자.
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