KR101559753B1 - 질화물 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

질화물 반도체 소자가 개시된다. 본 질화물 반도체 소자는, 기판 상에 배치되며, GaN 층과 AlGaN 층이 교번적으로 적층된 소스 구조, 기판 상에서 소스 구조와 거리를 두고 배치되며, GaN 층과 AlGaN 층이 교번적으로 적층된 드레인 구조, 소스 구조의 GaN 층과 드레인 구조의 GaN 층을 연결하는 복수의 GaN 채널 구조 및 복수 개의 GaN 채널 구조를 둘러싸는 게이트 전극을 포함하는 질화물 반도체 소자.

Description

질화물 반도체 소자 및 그 제조방법{NITRIDE BASED SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 복수의 채널구조 및 복수의 2DEG층을 이용하여 전류특성을 향상시킬 수 있는 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 엄격해지고 있었다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되었는데, 트랜지스터의 채널 길이 감소는 이른바 단 채널 효과(short channel effect)를 유발시켰다.
단 채널 효과란, 드레인 전위의 효과로 인해 트랜지스터의 유효 채널 길이가 감소하여 항복전압(threshold voltage)이 감소하는 것을 말한다. 이러한 단 채널 효과로 인하여, 소자에 대한 제어가 어려워지고 더불어 소자의 오프 전류(off current)가 증가하는 경향을 보였다. 그 결과, 트랜지스터의 신뢰성이 나빠지며, 예컨대 메모리 소자의 리프레시(refresh) 특성이 나빠지는 것을 나타내었다.
최근에는 종래 평면형 트랜지스터에서 문제가 되는 단채널 효과를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른바 핀-펫(Fin-FET)을 이용한 반도체 소자가 연구되고 있었다.
특히, 전류 특성을 향상시키기 위해 복수의 핀 형태 채널을 이용하는 소자가 등장하기도 하였다. 하지만 이러한 복수의 핀 구조를 제작하는데에는 고도의 정밀 기술이 필요하고, 또한 제조 시간이 오래 걸림에 따라, 제조 단가가 높아지는 단점이 있었다.
일본공개특허공보 특개2008-311355호
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 복수의 채널구조 및 2DEG(two-dimensional electron gas)층을 이용하여 전류특성을 향상시킬 수 있는 질화물 반도체 소자 및 그 제조방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 질화물 반도체 소자는, 기판 상에 배치되며, GaN 층과 AlGaN 층이 교번적으로 적층된 소스 구조, 상기 기판 상에서 상기 소스 구조와 거리를 두고 배치되며, GaN 층과 AlGaN 층이 교번적으로 적층된 드레인 구조, 상기 소스 구조의 GaN 층과 상기 드레인 구조의 GaN 층을 연결하는 복수의 GaN 채널 구조 및 상기 복수 개의 GaN 채널 구조를 둘러싸는 게이트 전극을 포함한다.
이 경우, 상기 게이트 전극은, 상기 복수 개의 GaN 채널 구조의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치될 수 있다.
한편, 상기 교번적으로 적층된 GaN 층과 AlGaN 층 중 적어도 하나는, n-타입 도펀트로 도핑된층일 수 있다.
한편, 본 실시 예에 따른 질화물 반도체 소자는, 상기 기판과 '상기 소스 구조 및 상기 드레인 구조' 사이에 배치된 고저항성 질화물층을 더 포함할 수 있다.
한편, 상기 소스 구조 및 상기 드레인 구조는, 제1 GaN 층, 제1 AlGaN 층 및 제2 GaN층이 순차적으로 적층된 구조를 포함할 수 있다.
이 경우, 상기 복수 개의 GaN 채널 구조는, 상기 소스 구조의 제1 GaN 층과 상기 드레인 구조의 제1 GaN층을 연결하는 복수 개의 제1 GaN 채널 구조와, 상기 소스 구조의 제2 GaN 층과 상기 드레인 구조의 제2 GaN층을 연결하는 복수 개의 제2 GaN 채널 구조를 포함할 수 있다.
한편, 본 실시 예에 따른 질화물 반도체 소자는, 상기 복수의 GaN 채널 구조와 상기 게이트 전극 사이에 배치된 복수의 게이트 절연막을 더 포함할 수 있다.
한편, 본 발명의 일 실시 예에 따른 질화물 반도체 소자의 제조방법은, 기판상에 GaN층 및 AlGaN층을 교번적으로 적층하는 단계, 기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 상기 GaN층 및 상기 AlGaN층이 교번적으로 적층된 구조를 식각하는 단계, 상기 채널 구조 내의 복수의 GaN층 사이에 배치된 AlGAN 층을 제거하는 단계, 상기 채널 구조 내의 복수의 GaN층을 둘러싸는 형태로 절연막을 형성하는 단계 및 상기 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
이 경우, 상기 AlGaN 층을 제거하는 단계는, AlGaN만을 선택적으로 산화시키는 온도로 가열하는 단계, 산화된 상기 AlGaN 층을 에칭 용액을 이용하여 제거하는 단계를 포함한다.
이 경우, 상기 온도는 590℃ 내지 640℃ 사이일 수 있다.
한편, 상기 에칭 용액은 KOH(potassium hydroxide) 용액 또는 TMAH(tetramethyl armmonium hydroxide) 용액일 수 있다.
한편, 상기 기판상에 GaN층 및 AlGaN층을 교번적으로 적층하는 단계는, 제1 GaN 층을 성장시키는 단계, 상기 제1 GaN 층 상에 제1 AlGaN 층을 성장시키는 단계 및 상기 제1 AlGaN 층 상에 제2 GaN층을 성장시키는 단계를 포함할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 설명하기 위한 도면, 그리고
도 2 내지 도 6은 본 발명의 일 실시 예에 따른 질화물 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
이하에서는 도면을 참조하여 본 발명에 대해 더욱 상세히 설명하도록 한다. 다만, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 설명하기 위한 도면이다.
질화물 반도체는 III-V족 반도체에 속하며, V족 원소로 질소를 이용한 반도체이다. 질화 갈륨(GaN), 질화 알루미늄(AIN), 질화 인듐(InN)이 대표적이다. 기존의 반도체에 비해 밴드갭이 큰 와이드갭 반도체이며, 또한 갈륨, 인듐, 알루미늄의 농도를 변화시켜서, 밴드갭을 크게 변화시킬 수 있다.
본 질화물 반도체 소자(1000)는 이러한 질화물을 이용한 것으로, 트랜지스터, 다이오드 등 다양하게 구현될 수 있다. 이하에선 설명의 편의를 위해 질화물 반도체 소자(1000)가 트랜지스터인 것으로 가정하여 설명하도록 한다.
도 1을 참고하면, 본 발명의 일 실시 예에 따른 질화물 반도체 소자(1000)는 기판(100), 소스 구조(300), 드레인 구조(400), 복수의 GaN 채널 구조(510, 520, 530, 540) 및 게이트 전극(600)을 포함한다.
기판(100)은, 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다.특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등을 기판 물질로 이용할 수 있다.
한편, 도 1에 도시하진 않았으나, 기판(100)의 바로 윗면에는 버퍼층이 배치될 수 있다. 버퍼층은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다.
예를 들어, 버퍼층은 AlN층, GaN층, AlGaN층, AlN/GaN multi-layer 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다.
또는, 기판(100)의 바로 윗면에는 고저항성 질화물층이 배치될 수 있다. 고저항성 질화물층은 기판(100)과 소스 구조(300) 및 드레인 구조(400) 사이에 배치될 수 있다. 이러한 고저항성 질화물층이 배치됨으로써, 적절한 드레인-소스 전류 포화 상태를 얻을 수 있고, 완벽한 핀치 오프(pinch-off)를 얻을 수 있으며 또한 고 주파에서도 적은 손실을 기대할 수 있으며, 인접한 디바이스들 사이에서 크로스토크(cross-talk)현상을 최소화할 수 있으며, 특히 전류붕괴(current collapse) 현상을 줄일 수 있다. 예를 들어, 이러한 고저항성 질화물층은 GaN에 고농도로 p형 도펀트로 도핑한 층일 수 있다. p형 도펀트로는 예를 들어, 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등을 이용할 수 있다.
소스 구조(300)는, 기판(100) 상에 배치되며, 질화물 반도체 소자(1000)에 캐리어(전자 또는 정공)를 공급하는 역할을 하는 구성이다. 특히 소스 구조(300)는 GaN 층과 AlGaN 층이 교번적으로 적층된 구조일 수 있다.
구체적으로, 도 1에 도시된 바와 같이, 소스 구조의 제1 GaN층(310), 소스 구조의 제1 AlGaN층(320) 및 소스 구조의 제2 GaN층(330)이 교번적으로 배치될 수 있으며, 도 1에 도시되진 않았지만, 소스 구조의 제2 GaN층(330) 위에 소스 구조의 제2 AlGaN층, 그 위에 소스 구조의 제3 GaN층 등이 차례로 배치될 수 있다. 복수의 채널 구조의 개수를 몇 개로 할지에 따라, 소스 구조(300)의 GaN 층과 AlGaN 층이 교번적으로 배치되는 횟수는 결정될 수 있다. 복수의 채널 구조에 대해선 이하에서 더 자세히 설명하도록 하겠다.
한편, 도 1에선 소스 구조(300)에서 GaN층이 가장 아래에 배치되는 것으로 도시하였으나, AlGaN층이 가장 아래에 배치되어 그 위로 GaN층, AlGaN층 등이 교번적으로 배치될 수도 있다.
소스 구조(300)의 GaN층과 AlGaN층의 경계면에선 2DEG(고농도의 2차원 전자가스, two-dimensional electron gas)층이 형성된다. 2DEG층은 2차원적으로 자유롭게 이동할 수 있는 전자들로 이루어진 가스로 이루어진다. 여기에선 높은 농도의 전자가 유기될 수 있어서 전자 이동도를 더욱 높일 수 있으므로, 질화물 반도체 소자(1000)를 고전력 소자로서 응용할 수 있다.
본 소스 구조(300)는 GaN층, AlGaN층이 교번적으로 배치됨으로써 복수의 2DEG층을 가지므로, 전자 이동도가 증가될 수 있다. 다시 말해, 저항을 낮출 수 있다.
또 다른 실시 예에 따르면, 소스 구조(300)의 GaN층, AlGaN층을 n형 도펀트로 도핑하여, 저항을 낮출 수 있다. n형 도펀트에는 예를 들어, Si, Ge, Sn, Se, Te 등이 있다.
한편, 본 실시 예에선 GaN과 AlGaN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에서 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 즉, 또 다른 실시 예에선, 소스 구조(300)는 'GaN계 물질을 포함하는 층'과 'Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 층'이 교번적으로 적층된 구조를 포함할 수 있다.
또한, 도 1에는 도시하지 않았으나, 소스 구조(300)의 상면에는 소스 전극이 배치될 수 있다. 소스 전극은 외부 소자와 소스 구조(300)를 전기적으로 접속시킬 수 있는 구성이다. 소스 전극은 예를 들어 소스 구조(300)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
드레인 구조(400)는, 기판(100) 상에서 소스 구조(300)와 거리를 두고 배치되며, 소스 구조(300)에서 공급된 캐리어가 외부 소자로 나갈 수 있도록 통로로서 동작하여 드레인 전류를 발생시키는 구성이다. 특히, 드레인 구조(400)는 소스 구조(300)와 대응되게 GaN 층과 AlGaN 층이 교번적으로 적층된 구조이다.
구체적으로, 도 1에 도시된 바와 같이, 드레인 구조의 제1 GaN층(410), 드레인 구조의 제1 AlGaN층(420) 및 드레인 구조의 제2 GaN층(430)이 교번적으로 배치될 수 있으며, 도 1에 도시되진 않았지만, 드레인 구조의 제2 GaN층(430) 위에 드레인 구조의 제2 AlGaN층, 그 위에 드레인 구조의 제3 GaN층 등이 배치될 수 있다. 이하 후술할 복수의 채널 구조의 개수를 몇 개로 할지에 따라, 드레인 구조(400)의 GaN 층과 AlGaN 층이 교번적으로 배치되는 횟수는 결정될 수 있다.
한편, 도 1에선 드레인 구조(400)에서 GaN층이 가장 아래에 배치되는 것으로 도시하였으나, AlGaN층이 가장 아래에 배치되어 그 위로 GaN층, AlGaN층 등이 교번적으로 배치될 수도 있다.
드레인 구조(400)의 GaN층과 AlGaN층의 경계면에선 2DEG(고농도의 2차원 전자가스, two-dimensional electron gas)층이 형성된다. 2DEG층은 2차원적으로 자유롭게 이동할 수 있는 전자들로 이루어진 가스로 이루어진다. 따라서 높은 농도의 전자가 유기될 수 있어서 질화물 반도체 소자(1000)의 전자 이동도를 더욱 높일 수 있으므로 고전력 소자로의 응용이 가능하다.
본 드레인 구조(400)는 GaN층, AlGaN층이 교번적으로 배치됨으로써 복수의 2DEG층을 가지므로, 전자 이동도가 더욱 향상될 수 있다. 다시 말해, 저항을 낮출 수 있다.
또 다른 실시 예에 따르면, 드레인 구조(400)의 GaN층, AlGaN층을 n형 도펀트로 도핑하여, 저항을 낮출 수 있다. n형 도펀트에는 예를 들어, Si, Ge, Sn, Se, Te 등이 있다.
한편, 본 실시 예에선 GaN과 AlGaN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에서 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 즉, 드레인 구조(300)는 'GaN계 물질을 포함하는 층'과 'Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 층'이 교번적으로 적층된 구조를 포함하는 것으로 설명될 수 있다.
또한, 또한, 도 1에는 도시하지 않았으나, 드레인 구조(400)의 상면에는 드레인 전극이 배치될 수 있다. 드레인 전극은 외부 소자와 드레인 구조(400)를 전기적으로 접속시킬 수 있는 구성이다. 드레인 전극은 예를 들어 드레인 구조(400)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다.
복수 개의 GaN 채널 구조(510, 520, 530, 540)는 질화물 반도체 소자(1000)가 온(on) 상태일 때에는 전자가 이동할 수 있는 통로로서 동작하고, 반대로 질화물 반도체 소자(1000)가 오프(off) 상태일 때는 전류의 누설을 막기 위해 전하의 이동을 막을 수 있도록 동작하는 구성이다.
특히, 복수 개의 GaN 채널 구조(510, 520, 530, 540)는 소스 구조(300)의 GaN 층과 드레인 구조의 GaN 층을 연결한다.
예를 들어, 복수 개의 GaN 채널 구조는, 소스 구조의 제1 GaN 층(310)과 드레인 구조의 제1 GaN층(410)을 연결하는 복수 개의 제1 GaN 채널 구조와, 소스 구조의 제2 GaN 층(330)과 드레인 구조의 제2 GaN층(430)을 연결하는 복수 개의 제2 GaN 채널 구조를 포함할 수 있다.
한편, 다른 구조에 가려져 도 1에선 보이지 않지만, 도시되어 있지 않은 다른 GaN 채널 구조들도 있다는 점이 이해될 수 있을 것이다. 또한, GaN 채널 구조의 개수가 도 1에 도시된 개수에 한정되는 것은 아니다.
복수 개의 GaN 채널 구조(510, 520, 530, 540)는 소스 구조(300)의 GaN층과 드레인 구조(400)의 GaN층과 동일한 물질로 구성되는 것이 바람직하다. 질화물 반도체 소자(1000) 제조 방법 부분에서 후술하겠지만, 복수 개의 GaN 채널 구조(510, 520, 530, 540), 소스 구조(300)의 GaN층 및 드레인 구조(400)의 GaN층은 제조 방법적 측면에서 동일 구조물로부터 유래된 것일 수 있다.
하지만 이것은 제조 방법적인 편의를 위한 것이고, 복수 개의 GaN 채널 구조(510, 520, 530, 540), 소스 구조(300)의 GaN층 및 드레인 구조(400)의 GaN층은 서로 다른 물질로 구성된 것일 수 있거나, 서로 다른 도펀트로 도핑된 층일 수 있다. 예를 들어, 전자 이동도를 높이기 위해 채널 구조에만 n형 도펀트가 도핑될 수 있다.
또한, 도 1에선 복수 개의 GaN 채널 구조(510, 520, 530, 540)가 각각 사각기둥형태인 것으로 도시하였으나, 이에 한정되는 것은 아니고 예컨대 원형의 나노 와이어 형상일 수 있다.
채널 구조의 폭을 좁힐수록, 전자 이동면적은 줄어드나, Off 상태시 완전 공핍될 가능성은 높아지므로, 노멀리 오프(Normally off) 동작 구현에 용이하다. 반대로, 채널 구조의 폭이 넓어질수록 전자 이동면적은 넓어지나, 노멀리 오프 동작 구현에 불리할 수 있다. 따라서 이러한 점들을 종합적으로 고려하여 채널 구조의 폭이 결정될 수 있다. 예를 들어 폭은 나노 사이즈로, 500nm 정도일 수 있다.
이상과 같이 복수 개의 GaN 채널 구조를 이용함에 따라, 본 질화물 반도체 소자(1000)의 전류 특성이 크게 향상될 수 있다.
게이트 전극(600)은 본 질화물 반도체 소자(1000)의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 특히, 본 게이트 전극(600)은 복수 개의 GaN 채널 구조를 둘러싸는 형태이다. 이러한 형태를 일반적으로 게이트 올 어라운드 구조(Gate-all-around)라고 말한다.
게이트 전극(600)은 구체적으로, 복수 개의 GaN 채널 구조의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치된다. 즉, 게이트 전극(600)은 소스 구조(300)와 드레인 구조(400)와는 접하지 않으면서, 도 1에 도시된 것과 같이 GaN 채널 구조의 일부를 둘러싸는 형태로 배치될 수 있다.
게이트 전극(600)이 GaN 채널 구조의 노출된 면을 모두 둘러싸는 형태이므로, 전자 이동 면적이 넓어질 수 있다. 따라서 전류 이동도를 향상시킬 수 있다.
한편, 도 1에 도시되진 않았지만, 게이트 전극(600)과 복수의 GaN채널 구조 사이엔 복수의 게이트 절연막이 배치될 수 있다.
게이트 절연막은 게이트 전극(600)과 복수의 GaN 채널 구조를 전기적으로 절연시키기 위한 구성으로, 옥사이드 물질로 이루어질 수 있다. 예를 들어, Al2O3, SiO2, Si3N4, HfO2 또는 이들의 조합으로 이루어진 옥사이들 물질로 이루어질 수 있다.
한편, 이상과 같은 구조를 가진 질화물 반도체 소자는 GaN/AlGaN/GaN의 적층구조를 이용하므로 복수의 2DEG 층이 형성될 수 있다. 따라서 소스 구조 및 드레인 구조에서의 저항을 낮출 수 있다. 또한 복수 개의 GaN 채널 구조를 가지므로 전류 이동량이 증가될 수 있으며, 게이트 전극이 GaN 채널 구조들을 둘러싸며 배치되는바, 전류 이동 면적이 더욱 증가될 수 있다는 장점이 있다.
이하에선 본 질화물 반도체 소자(1000)의 제조방법에 대해 살펴보기로 한다.
이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.
도 2를 참고하면, 먼저 기판(100) 상부에 GaN층 및 AlGaN층을 교번적으로 적층한다. 구체적으로, 기판(100) 상부에 제1 GaN층(10), 제1 AlGaN층(20)를 증착하거나, 또 다른 실시 예에선 제2 GaN층(30)을 추가로 증착할 수도 있다. 또 다른 실시예에 따르면, 제2 GaN층(30) 상부에 제2 AlGaN층, 제3 GaN층, 제3 AlGaN층 등을 순차적으로 적층시킬 수 있다. 즉, GaN층 및 AlGaN층의 적층 횟수에는 제한이 없다.
또 다른 실시 예에 따르면, GaN층 및 AlGaN층을 교번적으로 성장할 시, 낮은 저항을 얻기 위해 n형 도펀트로 도핑할 수 있다. n형 도펀트에는 예를 들어, Si, Ge, Sn, Se, Te 등이 있다.
한편, 상술한바 있듯이, 본 질화물 반도체 소자(1000)는 기판(100) 상에 형성된 고 저항성 질화물층을 추가로 포함할 수 있다. 이에 대해선 도 3을 참고하여 설명하기로 한다.
도 3을 참고하면, 도 2와는 달리 고저항성 질화물층(200)이 추가적으로 삽입된 것을 확인할 수 있다. 이와 같은 고저항성 질화물층(200)을 추가로 포함함으로써, 적절한 드레인-소스 전류 포화 상태를 얻을 수 있고, 완벽한 핀치 오프(pinch-off)를 얻을 수 있으며 또한 고 주파에서도 적은 손실을 기대할 수 있으며, 인접한 디바이스들 사이에서 크로스토크(cross-talk)현상을 최소화할 수 있으며, 특히 전류붕괴(current collapse) 현상을 줄일 수 있다. 예를 들어, 이러한 고저항성 질화물층(200)은 GaN에 고농도로 p형 도펀트로 도핑한 층일 수 있다. p형 도펀트로는 예를 들어, 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등을 이용할 수 있다.
이후 설명할 부분에선, 고저항성 질화물층(200)이 포함된 실시 예로 본 질화물 반도체 소자 제조방법을 설명하도록 하겠다. 하지만, 본 질화물 반도체 소자에서 고저항성 질화물층(200)은 선택적인 구성이라는 점이 이해되어야할 것이다.
도 4를 참고하면, GaN 층과 AlGaN층을 교번적으로 성장시킨 후, 기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, GaN층 및 AlGaN층이 교번적으로 적층된 구조를 식각한다.
특히, 기 설정된 간격을 가지고 배치된 복수의 채널 구조가 형성될 수 있도록, GaN층 및 AlGaN층이 교번적으로 적층된 구조의 일부 영역(40)을 식각한다. 여역(40)은 단일 영역이거나, 도 4에서와 같이 복수의 영역일 수 있다. 즉, 얻고자 하는 채널 구조의 개수에 따라 식각할 영역(40)의 개수를 결정할 수 있다.
영역(40)의 식각을 위하여 구체적으로 도 3에 도시된 제2 GaN층(30) 상부에 마스크를 형성할 수 있다. 마스크가 형성되지 않은 영역을 식각하면, 도 4에 도시된 것과 같은 구조를 얻을 수 있다.
그리고나서, 도 5에 도시된 것과 같이 채널 구조 내의 복수의 GaN층 사이에 배치된 AlGAN 층을 제거하여, 복수의 GaN 채널 구조(510, 520, 530, 540)를 형성한다.
채널 구조 내에서 AlGaN층만 선택적으로 제거하기 위해, AlGaN만을 선택적으로 산화시키는 온도로 가열하고, 산화된 AlGaN 층을 에칭 용액을 이용하여 제거한다. 이때, 소스 구조 및 드레인 구조의 AlGaN층은 산화되지 않도록, 마스킹을 해둘 수 있다.
구체적으로, 채널 구조 내의 AlGaN층을 가열하는 온도는 590℃ 내지 640℃ 사이이고, 이러한 온도 조건에서 AlGaN과 O2가 반응하여 Al2O3 및 Ga2O3가 형성될 수 있다. 한편, 상술한 온도 조건은 바람직한 예시이고, GaN은 산화되지 않으면서 AlGaN만 산화될 수 있는 온도가 선택될 수 있다.
이상과 같은 열처리 이후, 산화된 물질을 KOA(potassium hydroxide) 용액 또는 TMAH(tetramethyl armmonium hydroxide) 에칭 용액을 이용하여 선택적으로 에칭할 수 있다.
결과적으로, 소스 구조 및 드레인 구조 내의 AlGaN층은 제거되지 않은 채, 도 5에 도시된 것처럼 소스 구조의 AlGaN층(320), 드레인 구조의 AlGaN층(420)으로 남을 수 있다.
한편, 앞서 언급하였듯이, 설명의 편의를 위해 GaN/AlGaN 헤테로 구조를 이용하는 것으로 설명하고 있지만, 2DEG를 형성할 수 있는 어떠한 헤테로 구조라도 본 발명의 실시 예로서 이해될 수 있다. 특히, AlGaN 이외에도, Al을 포함한 다른 질화물질이 이용될 수 있고, 예를 들어 AlN가 이용되는 경우에도 상술한 선택적 에칭 공정이 적용될 수 있다.
그 다음으로, 도 6에 도시된 바와 같이, 게이트 전극(600)을 형성한다.
이 경우, 게이트 전극(600) 형성 전에, 채널 구조 내의 복수의 GaN 채널 구조(510, 520, 530, 540)을 둘러싸는 형태로 절연막을 먼저 형성할 수 있다. 절연막은 게이트 전극(600)과 복수의 GaN 채널 구조를 전기적으로 절연시키기 위한 구성으로, 옥사이드 물질로 이루어질 수 있다. 예를 들어, Al2O3, SiO2, Si3N4, HfO2 또는 이들의 조합으로 이루어진 옥사이들 물질로 이루어질 수 있다.
그리고 절연막 상에 게이트 전극(600)을 형성한다.
게이트 전극(600)은 도 6에 도시된 것과 같이 복수의 GaN 채널 구조(510, 520, 530, 540)의 노출된 면 중 기 설정된 영역 모두를 둘러싸는 형태로 형성될 수 있다. 구체적으로, 원자 단위의 제어가 가능한 ALD 증착 공정을 이용함으로써, 복수의 GaN 채널 구조(510, 520, 530, 540) 사이로 정밀하게 절연막과 게이트 전극(600)을 형성할 수 있다.
한편, 도 2 내지 도 6에는 도시하지 않았으나, 소스 구조의 상면에는 소스 전극이 배치되고, 드레인 구조의 상면엔 드레인 전극이 배치된다. 소스 전극 및 드레인 전극은 예를 들어 소스 구조와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다.
예를 들어, 소스 전극과 드레인 전극을 형성하기 위해, 리프트 오프 공정이 이용될 수 있다. 구체적으로, 소스 전극과 드레인 전극이 형성될 영역만을 제외하고 소자 전체에 마스크를 형성하고, 형성된 마스크 상에 전극으로 사용될 금속을 증착한 뒤, 마스크를 들어내면, 원하는 영역에만 소스 전극 및 드레인 전극이 형성될 수 있다.
상술한 질화물 반도체 소자의 제조방법에 의하면, 식각 공정만으로 복수의 채널 구조를 쉽게 얻을 수 있다. 즉, GaN층과 AlGaN층을 교대로 적층하는 단계에서 적층 횟수를 증가시킴으로써 채널 구조의 개수를 증가시킬 수 있고, 또한 채널 구조에 대한 식각 단계(도 4 참조)에서 식각 영역(40)의 개수를 증가시킴으로써 채널 구조의 개수를 증가시킬 수 있다.
그리고, 본 제조 방법에선, 채널 구조 내에서 AlGaN층 만을 선택적으로 식각하는 것만으로도 복수의 GaN 채널 구조가 얻어질 수 있으므로, 복수의 GaN 채널 구조 각각을 정밀하게 형성하지 않아도 된다. 따라서 복수의 채널 구조를 만들기 위해 종래에 시도되던 방법과 비교하여 공정 단순화 및 비용절감을 달성할 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1000: 질화물 반도체 소자 100: 기판
200: 고저항성 질화물층 300: 소스 구조
400: 드레인 구조 510, 520, 530, 540: GaN 채널구조
600: 게이트 전극

Claims (12)

  1. 질화물 반도체 소자에 있어서,
    기판 상에 배치되며, GaN 층과 AlGaN 층이 교번적으로 적층된 소스 구조;
    상기 기판 상에서 상기 소스 구조와 거리를 두고 배치되며, GaN 층과 AlGaN 층이 교번적으로 적층된 드레인 구조;
    상기 소스 구조의 GaN 층과 상기 드레인 구조의 GaN 층을 연결하는 복수의 GaN 채널 구조; 및
    상기 복수 개의 GaN 채널 구조를 둘러싸는 게이트 전극;을 포함하며,
    상기 소스 구조 및 상기 드레인 구조는,
    제1 GaN 층, 제1 AlGaN 층 및 제2 GaN층이 순차적으로 적층된 구조를 포함하고,
    상기 복수의 GaN 채널 구조는,
    상기 소스 구조의 제1 GaN 층과 상기 드레인 구조의 제1 GaN층을 연결하는 복수 개의 제1 GaN 채널 구조와, 상기 소스 구조의 제2 GaN 층과 상기 드레인 구조의 제2 GaN층을 연결하는 복수 개의 제2 GaN 채널 구조를 포함하며,
    상기 게이트 전극은,
    상기 복수 개의 제2 GaN 채널 구조 각각의 노출된 4면의 기 설정된 영역 모두를 둘러싸도록 배치된 것인, 질화물 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 전극은,
    상기 복수 개의 제1 GaN 채널 구조 및 상기 복수 개의 제2 GaN 채널 구조의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치된 것을 특징으로 하는 질화물 반도체 소자.
  3. 제1항에 있어서,
    상기 교번적으로 적층된 GaN 층과 AlGaN 층 중 적어도 하나는,
    n-타입 도펀트로 도핑된층인 것을 특징으로 하는 질화물 반도체 소자.
  4. 제1항에 있어서,
    상기 기판과 '상기 소스 구조 및 상기 드레인 구조' 사이에 배치된 고저항성 질화물층;을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 복수의 GaN 채널 구조와 상기 게이트 전극 사이에 배치된 복수의 게이트 절연막;을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  8. 질화물 반도체 소자의 제조방법에 있어서,
    기판상에 GaN층 및 AlGaN층을 교번적으로 적층하는 단계;
    기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 상기 GaN층 및 상기 AlGaN층이 교번적으로 적층된 구조를 식각하는 단계;
    상기 채널 구조 내의 복수의 GaN층 사이에 배치된 AlGAN 층을 제거하는 단계;
    상기 채널 구조 내의 복수의 GaN층을 둘러싸는 형태로 절연막을 형성하는 단계; 및
    상기 절연막 상에 게이트 전극을 형성하는 단계;를 포함하는 질화물 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 AlGaN 층을 제거하는 단계는,
    AlGaN만을 선택적으로 산화시키는 온도로 가열하는 단계;
    산화된 상기 AlGaN 층을 에칭 용액을 이용하여 제거하는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 온도는 590℃ 내지 640℃ 사이인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 에칭 용액은 KOH(potassium hydroxide) 용액 또는 TMAH(tetramethyl armmonium hydroxide) 용액인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  12. 제8항에 있어서,
    상기 기판상에 GaN층 및 AlGaN층을 교번적으로 적층하는 단계는,
    제1 GaN 층을 성장시키는 단계;
    상기 제1 GaN 층 상에 제1 AlGaN 층을 성장시키는 단계; 및
    상기 제1 AlGaN 층 상에 제2 GaN층을 성장시키는 단계;를 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.




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