JP5991000B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、窒化物半導体系の半導体装置およびその製造方法に関するものであり、詳しくは、高耐圧化、高電流化を可能とする窒化物半導体系のヘテロ接合を有する半導体装置およびその製造方法に関するものである。

窒化物半導体は、他のＳｉやＧａＡｓ等の半導体に比べてバンドギャップが大きく、高い絶縁破壊電圧を有することから高出力半導体装置への応用が期待されている。一方、ヘテロ接合を有する半導体装置では、半導体ヘテロ接合に誘起された高移動度の二次元電子ガス（２ＤＥＧ）を有するため高電流特性を得ることができる。

つまり、窒化物半導体を用いたヘテロ接合を有する半導体装置では、高耐圧を得るためには、トランジスタＯＦＦ時に電界が集中するゲート電極とドレイン電極との間の２ＤＥＧ濃度を低くして抵抗値を高くすることが必要である。また、高電流を得るためにはトランジスタＯＮ時に電流が流れるソース電極とドレイン電極との間では、２ＤＥＧ濃度を高くして抵抗を低くすることが必要である。したがって高耐圧化、高電流化を同時に満たすためには、ゲート電極とドレイン電極の間の電界集中部分の抵抗を高め、ソース電極とドレイン電極の間の抵抗を低くすることが必要であり、半導体装置内の２ＤＥＧの分布を調整することが必要である。

この課題に対して、トランジスタＯＦＦ時に大きな電界が印加されるゲート電極とドレイン電極の間の電子供給層の厚みを薄くして電子走行層と電子供給層の間の格子歪に起因するピエゾ分極により電子走行層への電子の供給を減少させて抵抗値を高くして、耐圧を高くすることが提案されている（例えは特許文献１）。

また、別の窒化物半導体を用いたヘテロ接合を有する半導体装置では、外的影響からトランジスタを保護し装置の特性を安定化させるキャップ層として、ｎ型半導体層を形成している。このｎ型半導体層の膜厚はゲート電極近傍において薄くし、ゲート電極から離れた少なくともドレイン電極側では厚くする構造が提案されている（例えば特許文献２）。

特開２００６−２８６７４０号公報 特開２０１１−１４６４４６号公報

しかしながら、特許文献１では、電子供給層の厚みに起因するピエゾ電界の影響によりゲート電極とドレイン電極間の２ＤＥＧ濃度を低くすることができ、高耐圧化することはできるが、ゲート電極直下の２ＤＥＧ濃度が最も低くなり高電流化することはできない。また特許文献２では、キャップ層の存在によりピエゾ電界が緩和されゲート電極とドレイン電極の間の２ＤＥＧ濃度を低下させることができるが、ピエゾ電界の影響以上にｎ型不純物を含むキャップ層により電子走行層のバンドポテンシャルが下げられてヘテロ接合により誘起される電子の量が大きく影響し、キャップ層が形成されたゲート電極とドレイン電極の間では２ＤＥＧ濃度が高くなり、高耐圧化できないという問題がある。

本発明はこのような課題を解決するためになされたものであり、窒化物半導体系のヘテロ接合を有する半導体装置において、高耐圧化と高電流化を両立できる半導体装置を得ることを目的とする。

本発明の半導体装置は、２ＤＥＧを有する、ＧａＮからなる電子走行層と、電子走行層上に設けられ、２ＤＥＧに電子を供給する、ＡｌＧａＮからなる電子供給層と、電子供給層上に設けられ、ゲート電極を囲むように開口した開口部を有する、アンドープのＧａＮからなる第一のキャップ層と、第一のキャップ層上のみに設けられ、２ＤＥＧの電子の走行方向において少なくともゲート電極よりも下流側で開口し、２ＤＥＧの電子の走行方向において第一のキャップ層の開口部よりも開口幅が大きい開口部を有する、ｎ型のＧａＮからなる第二のキャップ層と、を備えたものである。

本発明の半導体装置は、２ＤＥＧの電子の走行方向においてゲート電極の下流側の電子走行層の２ＤＥＧ濃度を低くすることで抵抗を高くし、全体的な電子走行層の２ＤＥＧ濃度を高くすることで抵抗を低くしたので、高耐圧化と高電流化を両立した半導体装置を得ることができる。

本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置の２ＤＥＧ濃度分布を示す図である。 本発明の実施の形態１に係る半導体装置の２ＤＥＧ濃度分布を示す図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置の２ＤＥＧ濃度分布を示す図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。

実施の形態の説明及び各図において、同一の符号を付した部分は、同一又は相当する部分を示すものである。

実施の形態１．
＜ヘテロ接合電界効果型トランジスタの構造＞
図１は、本発明の実施の形態１に係る窒化物半導体系のヘテロ接合電界効果型トランジスタの構造を示す断面図である。

炭化珪素からなる基板１の（０００１）面上にＡｌＮからなるバッファ層２を介してＧａＮからなる電子走行層３とＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）からなる電子供給層４が形成されている。さらにアンドープのＧａＮからなる第一のキャップ層５、ｎ型不純物（Ｓｉ）をドープしたｎ型のＧａＮからなる第２のキャップ層６が形成され、その上層にソース電極９、ドレイン電極１０がＴｉ／Ａｌで、ゲート電極１１がＮｉ／Ａｕで形成され、素子の周辺部分にイオン注入法を用いて素子分離領域１２を形成した。

ＡｌＮとＧａＮの格子定数を比較するとＧａＮの方が格子定数が大きく、電子供給層を構成するＡｌＧａＮの格子定数より電子走行層３を構成するＧａＮの格子定数の方が大きいため、電子供給層（ＡｌＧａＮ）には引っ張り歪が生じ、ピエゾ分極が発生する。これと窒化物半導体の自発分極とが合わさり、ＧａＮとＡｌＧａＮとのヘテロ界面近傍であってＧａＮ側に２次元電子ガス（2-Dimensional Electron Gas:２ＤＥＧ）と呼ばれる高濃度のキャリア（電子）が発生する。

第一のキャップ層５と第二のキャップ層６には、その中央付近にそれぞれ開口部がゲート電極１１を囲むように形成されており、第一のキャップ層５の開口部よりも第二のキャップ層６の開口部の方が２ＤＥＧのキャリアが移動する方向に開口幅が大きく、かつ第二のキャップ層６のみが形成されている部分がない（すなわち、第二のキャップ層６の下層には必ず第一のキャップ層５が存在する）ようにそれぞれの開口部が形成されている。つまり図１に示すように、第一のキャップ層５の開口部が形成され、その第一のキャップ層５の開口部により電子供給層４の一部が平坦部分７として露出している。さらに、第二のキャップ層６の開口部で第一のキャップ層５の一部が階段部分８として表面に露出しており、この平坦部分７および階段部分８と接するようにゲート電極１１が形成されている。

本実施の形態においてヘテロ接合電界効果型トランジスタを構成する各層の厚みに関する構成は、基板１は３００μｍ、バッファ層２は５００ｎｍ、電子走行層２μｍ、電子供給層３０ｎｍ、第一のキャップ層５と第二のキャップ層６はそれぞれ１０ｎｍとした。また第一のキャップ層５、第二のキャップ層６の開口部の大きさは、第一のキャップ層５の開口部の幅が１μｍ、第二のキャップ層６の開口部の幅が２μｍであるので、第一のキャップ層５の開口部が形成され、電子供給層上に直接ゲート電極１１が形成された平坦部分７は幅１μｍ、第二のキャップ層の開口部で、第一のキャップ層５上にゲート電極１１が形成された階段部分８の幅は各０．５μｍとした。

ヘテロ接合電界効果型トランジスタの構成は、ここに示した層構成、各層の厚みに限定するものではなく、各層の膜厚、開口部の大きさは、各膜の特性等を考慮した上で変更して用いることができるものである。

＜ヘテロ接合電界効果型トランジスタの製造方法＞
本実施の形態のヘテロ接合電界効果型トランジスタの製造方法を、一例として示す。

基板１上にＭＯＣＶＤ（有機金属気相成長）法によりエピタキシャル成長させることで、バッファ層２、ＧａＮからなる電子走行層３、ＡｌＧａＮからなる電子供給層４、第一および第二のキャップ層５，６を順に成膜する。次にいずれもＴｉ／Ａｌからなるソース電極９、ドレイン電極１０をスパッタ法により成膜し、リフトオフ法によりパターニングした。

イオン注入法を用いて素子分離領域１２を形成した後、レジストパターンをマスクとしてＣｌ_２を用いたドライエッチングにより第二のキャップ層６に開口部を形成し、続いて同様にレジストパターンをマスクにしてＣｌ_２を用いたドライエッチングにより、第一のキャップ層５に開口部を形成する。第一のキャップ層５をエッチングする際には、Ｃｌ_２等の塩素系のガスに加えて酸素やＳＦ_６等のフッ素系ガスを用いることでエッチング速度が低下させることができ、選択的なエッチングが可能となり、エッチング深さの制御性が向上する。最後にＮｉ／Auからなるゲート電極１１をスパッタ法で成膜し、リフトオフによりパターニングしてヘテロ接合電界効果型トランジスタを得ることができる。

本実施の形態におけるヘテロ接合電界効果型トランジスタの製造方法は、ここに示した方法に限定するものではなく、成膜方法、パターニング方法等、他の方法を選択しても同様の構造を得ることができるものであれば用いることができる。また、製造する順序もこの方法に限定するものではなく、例えば、第一のキャップ層５、第二のキャップ層６を両者を成膜した後にエッチングするのではなく、１層ごとにエッチングしても同様の構造を得ることができるものであれば用いることができる。

＜ヘテロ接合電界効果型トランジスタの特性＞
本実施の形態のヘテロ接合電界効果型トランジスタの２ＤＥＧ濃度分布について図１〜図３を用いて説明する。電子供給層４は、その上面で、アンドープのＧａＮである第一のキャップ層５と接しており、中央部分には第一のキャップ層５の開口部が形成されている。この電子供給層４と第一のキャップ層５が接する開口部以外の領域では、第一のキャップ層５の上面がピニング効果によりバンドポテンシャルが下げられ、電子供給層４の下面はピニング効果の影響から離れてバンドポテンシャルが高くなる。ピニング効果で下げられていた電子供給層４のバンドポテンシャルが高くなるとバンドポテンシャルの障壁間に集められていた電子は減少して第一のキャップ層５が形成された領域の２ＤＥＧ濃度は低下する。

またＡｌＧａＮ（電子供給層４）とアンドープのＧａＮ（第一のキャップ層）との自発分極差により、電子供給層４と電子走行層３層間に生じているピエゾ効果を弱める電界が生じることも第一のキャップ層５が存在する部分で、２ＤＥＧ濃度が低くなる方向に働く。

続いて、第二のキャップ層６がｎ型不純物を含むＧａＮ層であるため、第二のキャップ層６が形成されていない開口部に比べ、第二のキャップ層６が形成された領域では、バンドポテンシャルが下げられ、ヘテロ界面に誘起される電子の量が増加する。そのため第二のキャップ層６が形成された領域では２ＤＥＧ濃度が高くなる。

以上の２ＤＥＧ濃度への影響を整理すると、第一のキャップ層５が形成された部分では、２ＤＥＧ濃度は低下する。つまり、第一のキャップ層５の開口部にゲート電極が形成された平坦部分７以外の部分で２ＤＥＧ濃度が低下する。次にｎ型不純物をドープした第二のキャップ層６が形成された部分、つまり第一のキャップ層５上にゲート電極１１が形成された階段部分８よりも外側の部分では２ＤＥＧ濃度が高くなる。

これらの２つの影響の程度により２ＤＥＧ濃度分布は図２または図３に示したようになる。図２、図３は本発明の実施の形態１に係る半導体装置の２ＤＥＧ濃度分布を示す図であり、図２、図３の縦軸は２ＤＥＧ濃度、横軸は半導体装置内の電子の走行方向の位置を示しており、中央がゲート電極部分を、図の左側がソース電極、図の右側がドレイン電極の位置を示している。

まず、第一のキャップ層５の開口部にゲート電極１１が形成された平坦部分に対応する部分１５以外の領域の２ＤＥＧ濃度が低下し、次に第二のキャップ層６の開口部であって、第一のキャップ層上にゲート配線１１が形成された階段部分に対応する部分１６の外側で２ＤＥＧ濃度が高くなるため、階段部分に対応した部分１６の２ＤＥＧ濃度が低下した図２、図３に示した形状の濃度分布となる。前者の第一のキャップ層５の影響が小さく、後者の第二のキャップ層６の影響が大きい場合、図２に示す平坦部分に対応する部分１５がやや低い濃度分布に、反対に前者の第一のキャップ層５の影響が後者の第二のキャップ層の影響よりも大きい時は図３に示す平坦部分に対応する部分１５が高い濃度分布となる。

以上のように、本実施の形態の２ＤＥＧ濃度の分布は、全体的に比較的２ＤＥＧ濃度が高いため、抵抗が低く、高電流特性を得ることができ、また、ゲート電極とドレイン電極との間（階段部分に対応する部分１６のうち右側の方）に２ＤＥＧ濃度が低く、抵抗の高い部分を有するため高耐圧特性を得ることができる。したがって本実施の形態のヘテロ接合電界効果型トランジスタは高電流化と高耐圧化とを両立する優れた特性を得ることができた。

本実施の形態においては、第一のキャップ層５の上にゲート電極１１を形成した階段部分８をゲート電極の左右に形成したため、図２、図３に示したように平坦部分に対応した部分１５の左右に２ＤＥＧ濃度が低く、抵抗が高い領域を有した。しかし、トランジスタＯＦＦ時に高い抵抗値が求められるのは、階段部分に対応した部分１６のうち右側の方のゲート電極１１とドレイン電極１０の間の部分（電子の走行方向においてゲート電極１１の下流側）である。そこで、図１に示した半導体装置の一部の構成を変更し、電子の走行方向の上流側であるゲート電極１１の左側の階段部分８を無くすことにより、２ＤＥＧ濃度が低い部分が階段部分に対応した部分１６のうち右側の方のみとする場合を検討する。

図４は本発明の実施の形態１に係る別の半導体装置の構造を示す図であり、図５は本発明の実施の形態１に係る別の半導体装置の２ＤＥＧ濃度分布を示す図である。本実施の形態に係る別の半導体装置は、ソース電極９側、つまり２ＤＥＧの電子の走行方向の上流側の階段部分８がないため、２ＤＥＧ濃度分布には、電子の走行方向の下流側であるゲート電極１１の右側にのみ濃度分布の低下した階段部分に対応した部分１６が見られ、ゲート電極１１の左側には２ＤＥＧ濃度の低下した部分は見られない。したがってこのヘテロ接合電界効果型トランジスタは、全体的に２ＤＥＧ濃度が高いため、抵抗が低く高電流特性を得ることができ、ゲート電極１１とドレイン電極１０の間に２ＤＥＧ濃度が低く抵抗の高い部分を有するため、高耐圧特性を得ることができる。つまり高耐圧化と高電流化を両立することができる優れた特性のヘテロ接合電界効果型トランジスタを得ることができる。

本実施の形態においては、第一のキャップ層５は、アンドープのＧａＮ層を用いたが、電子供給層４よりもＡｌ組成が小さく、格子定数が大きなＡｌＧａＮ層を用いることもできる。この場合、第二のキャップ層６のＡｌ組成は、第一のキャップ層５のＡｌ組成に応じて調節することが必要である。

また、ゲート電極の形状は、図１や図４に示した形状に限定されるものではなく、図6及び図7に示すように、第1のキャップ層5、第2のキャップ層6に接していなくてもよい。また、平坦部分７のエッチング底面は図示した電子供給層４、第1のキャップ層5、第2のキャップ層6のそれぞれ界面に限定する必要はなく、エッチングする各層が多少残ったり、下の層までエッチングが進んだりしても、２ＤＥＧ濃度に変化が得られるだけのエッチング量であれば本発明の効果を得ることができる。また、ソース電極９、ドレイン電極１０、ゲート電極１１、素子分離領域１２の形成プロセスの順序を入れ替えても良い。例えば、ソース/ドレイン電極９、１０を形成する前に、素子分離領域１２を形成しても目的とする構成を得ることができれば、高電流特性と高耐圧特性とを両立することができ、優れた特性のヘテロ接合電界効果型トランジスタを得ることができる。

実施の形態２．
実施の形態１においては、第二のキャップ層６は、ｎ型不純物をドープしたＡｌＧａＮを用いたが、本実施の形態においては、Ｉｎ_ｙAl_ｚＧａ_{（１−（ｙ＋ｚ））}Ｎ（０＜ｙ≦１，０＜ｚ≦１）を用いた。なお、その他の層については、実施の形態１と同じであるので説明を省略する。ここで、例えばｙ＝０．１８、ｚ＝０．８２とし、第二にキャップ層６をＩｎ_０．１８Ａｌ_０．８２Ｎとした場合、第一のキャップ層５であるアンドープのＧａＮと格子整合するため、ピエゾ効果は生じないが、自発分極が大きいため、２ＤＥＧ濃度を高める効果は大きい。

したがってソース電極９からドレイン電極１０までの２ＤＥＧ濃度を高くすることができるため、抵抗が低く、高電流特性を得ることができる。さらに、ゲート電極１１とドレイン電極との間の抵抗を高くすることができるため、高耐圧特性も同時に得ることができ、高電流化と高耐圧化を両立した優れた特性のヘテロ接合電界効果型トランジスタを得ることができる。

実施の形態３．
図８に沿って、本発明の実施の形態３に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタを説明する。図８は本発明の実施の形態３に係る半導体装置の構造を示す図である。

窒化物半導体は電子に対するポテンシャルバリアが高いため、金属製の電極とオーミックコンタクトを得ることが困難である。本実施の形態においては、金属電極と窒化物半導体のコンタクト抵抗を低減するための構造を説明するものであり、実施の形態１または２と共通するヘテロ接合電界効果型トランジスタの構造についての説明は省略する。

実施の形態１においては、ソース電極９、ドレイン電極１０は、ｎ型不純物をドープしたｎ型のＧａＮである第二のキャップ層６上に形成していたが、本実施の形態においては、ソース電極９とドレイン電極１０の下の領域に、レジストパターンをマスクとして、高濃度のｎ型不純物をドーパントとして選択的にイオン注入した構造としている。

レジストパターンをマスクとして、ソース電極９とドレイン電極１０を形成する領域に、Ｓｉをドーズ量 １×１０^１３〜１×１０^１７（ｃｍ^−２）、エネルギー１０〜１０００（ｋｅＶ）でイオン注入し、注入したＳｉを活性化するために９００〜１２００℃の温度で熱処理を行った。この構造により、第二のキャップ層６を構成するｎ型のＧａＮよりも高濃度のｎ^＋型ドーパント注入領域１３にはキャリアとして多数の電子が存在し、低抵抗化が可能となりコンタクト抵抗が低減した。

本実施の形態に示した構成のヘテロ接合電界効果型トランジスタは、高電流化と高耐圧化を両立し、優れた特性のヘテロ接合電界効果型トランジスタを得ることができた。

実施の形態４．
図９に沿って、本発明の実施の形態４に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタを説明する。図９は本発明の実施の形態４に係る半導体装置の構造を示す図である。

窒化物半導体は電子に対するポテンシャルバリアが高いため、金属製の電極と低抵抗のオーミックコンタクトを得ることが容易ではない。本実施の形態においては、金属電極と窒化物半導体のコンタクト抵抗を低減するための構造を説明するものであり、実施の形態１または２と共通するヘテロ接合電界効果型トランジスタの構造についての説明は省略する。

実施の形態１においては、ソース電極９、ドレイン電極１０は、ｎ型不純物をドープしたＧａＮである第二のキャップ層６上に形成していたが、本実施の形態においては、ソース電極９とドレイン電極１０の下の第一のキャップ層５と第二のキャップ層６は選択的にエッチングし、電子供給層４面にソース電極９とドレイン電極１０を形成している。

レジストパターンをマスクとして、Ｃｌ_２を用いたドライエッチング法を用いて、第一のキャップ層５と第二のキャップ層６をエッチングし、ソース電極９とドレイン電極１０を形成する。この構造によって、ポテンシャルバリア厚も薄くなるためコンタクト抵抗が低減する。

本実施の形態に示した構成のヘテロ接合電界効果型トランジスタは、高電流化と高耐圧化を両立し、優れた特性のヘテロ接合電界効果型トランジスタを得ることができた。

実施の形態５．
図１０を用いて、本発明の実施の形態５のヘテロ接合電界効果型トランジスタの構成を説明する。図１０は、本発明の実施の形態５に係る半導体装置の構造を示す図である。なお、本実施の形態においては、金属電極と窒化物半導体のコンタクト抵抗を低減するための構造を説明するものであり、実施の形態１または２と共通するヘテロ接合電界効果型トランジスタの構造についての説明は省略する。

ゲート電極１１と半導体層とはショットキー接合されることによりゲート電流を制御しているが、ショットキー界面のポテンシャルが界面準位などでピニングされた場合には十分な高さのポテンシャルバリアを得ることができず、大きなゲートリーク電流が流れる。図１０に示すように、ゲート電極１１と半導体層の間に誘電体１４が形成された構造によってゲートリーク電流は低減できる。図１０では、電子供給層４、第一のキャップ層５、第二のキャップ層６とゲート電極１１との間のすべての領域において誘電体膜１４が形成されているが、ポテンシャルバリアの高い層である第二のキャップ層６の一部についてはゲート電極１１と接してもリーク電流を低減する効果は得られる。誘電体膜はＣＶＤ法、スパッタ法などにより形成されたＳｉ，Ａｌ、Ｈｆ、Ｚｒ、Ｔａ，Ｎｂなどの酸化膜、窒化膜、酸窒化膜などを用いることができる。

本実施の形態に示した構成のヘテロ接合電界効果型トランジスタは、高電流化と高耐圧化を両立し、優れた特性のヘテロ接合電界効果型トランジスタを得ることができた。

なお、以上では、炭化珪素からなる基板を用いた場合を一例に説明したが、炭化珪素からなる基板に代えて、サファイヤからなる基板を用いても同様の効果が得られることは言うまでもない。さらに、以上では、窒化物半導体系のヘテロ接合電界効果型トランジスタを例に本発明を説明したが、窒化物半導体系のヘテロ接合を有する半導体装置において、電子供給層の上にアンドープ半導体からなる第一のキャップ層を設け、さらに第一のキャップ層の上にｎ型不純物を含んだ第二のキャップ層を設け、第二のキャップ層は第一のキャップ層の開口分より大きい開口部を有するようにして２ＤＥＧ濃度を調節するところに特徴があり、特に電界効果型トランジスタに限定されるものではなく、前述した特徴を用いた半導体装置であれば、同様の効果が得られることは言うまでもない。

１ 基板、２ バッファ層、３ 電子走行層、４ 電子供給層、５ 第一のキャップ層、６ 第二のキャップ層、７ 開口部、８ 階段部、９ ソース配線、１０ ドレイン配線、 １１ ゲート配線、１２ 素子分離領域、１３ ｎ^＋型ドーパント注入領域、１４ 誘電体膜、１５ 平坦部分に対応した部分、１６ 階段部分に対応した部分。

Claims (7)

1. ２ＤＥＧを有する、ＧａＮからなる電子走行層と、
   前記電子走行層上に設けられ、前記２ＤＥＧに電子を供給する、ＡｌＧａＮからなる電子供給層と、
   前記電子供給層上に設けられ、ゲート電極を囲むように開口した開口部を有する、アンドープのＧａＮからなる第一のキャップ層と、
   前記第一のキャップ層上のみに設けられ、前記２ＤＥＧの電子の走行方向において少なくとも前記ゲート電極よりも下流側で開口し、前記２ＤＥＧの電子の走行方向において前記第一のキャップ層の開口部よりも開口幅が大きい開口部を有する、ｎ型のＧａＮからなる第二のキャップ層と、
   を備えた半導体装置。
2. 前記電子走行層中の前記２ＤＥＧのキャリア濃度が、前記第一のキャップ層と前記第二のキャップ層とのいずれをも前記電子走行層の上層側に有する前記２ＤＥＧの部分が最も高く、前記第一のキャップ層と前記第二のキャップ層とのいずれをも前記上層側に有さない前記２ＤＥＧの部分、前記第一のキャップ層のみを前記上層側に有する前記２ＤＥＧの部分の順に前記キャリア濃度が低くなることを特徴とする請求項１に記載の半導体装置。
3. 前記電子走行層中の前記２ＤＥＧのキャリア濃度が、前記第一のキャップ層と前記第二のキャップ層とのいずれをも前記電子走行層の上層側に有さない前記２ＤＥＧの部分が最も高く、前記第一のキャップ層と前記第二のキャップ層とのいずれをも前記上層側に有する前記２ＤＥＧの部分、前記第一のキャップ層のみを前記上層側に有する前記２ＤＥＧの部分、の順に前記キャリア濃度が低くなることを特徴とする請求項１に記載の半導体装置。
4. 前記電子供給層および前記第一のキャップ層と、前記ゲート電極との間に、誘電体膜を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記電子走行層よりも上層に、それぞれ離間し、前記ゲート電極を介して対向する位置にソース電極、ドレイン電極が形成され、前記ソース電極および前記ドレイン電極の下面に接して前記第二のキャップ層よりも高濃度のｎ^＋型ドーパント注入領域が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記電子走行層よりも上層に、それぞれ離間し、前記ゲート電極を介して対向する位置にソース電極、ドレイン電極が形成され、前記ソース電極および前記ドレイン電極は、前記電子供給層の上面に接して形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
7. ＧａＮからなる前記電子走行層と、ＡｌＧａＮからなる前記電子供給層と、
   前記第一のキャップ層と、
   前記第二のキャップ層と、を連続したエピタキシャル成長工程により生成する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。

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