JP2015008244A - ヘテロ接合電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】本発明は、電気特性の変動を抑制するとともにアクセス領域の抵抗を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。【解決手段】本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性ＳｉＣ基板１上に形成されたチャネル層３と、チャネル層３上に形成された第１の電子供給層４と、第１の電子供給層４上の予め定められた領域に形成されたゲート電極１０と、第１の電子供給層４上であって、ゲート電極１０の一方側と他方側とに各々形成されたソース電極８およびドレイン電極９と、第１の電子供給層４上であって、ゲート電極１０、ソース電極８、およびドレイン電極９が形成された領域以外の領域に、ソース電極８およびドレイン電極９と接さず、かつ第１の電子供給層４と接するように形成された第２の電子供給層５とを備える。【選択図】図１

Description

本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関する。

従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、ノーマリーオフ動作を実現するエンハンスメント型デバイスを作製する際に採用される構造の一つとしてリセスゲート構造が挙げられる。

リセスゲート構造は、埋め込みゲート構造とも呼ばれており、ゲート電極直下に存在する電子供給層の厚さ（以下、膜厚という）を薄くすることによってゲート電極直下の領域における２次元電子ガスの発生を抑制し、ノーマリーオフ動作を実現している。このとき、ゲート電極直下以外の領域についてはできる限り低抵抗であることが望ましく、一定量以上の２次元電子ガスを誘起するためにはゲート電極直下の領域よりも厚い電子供給層が形成される。従って、外見上、ゲート電極が電子供給層に埋め込まれたような構造となる。

上記のリセスゲート構造を実現するために、従来では、エピタキシャル成長法によって厚い電子供給層を形成した後、当該電子供給層のゲート電極直下に対応する領域のみをドライエッチング等によって加工し薄層化（薄膜化）するといった技術が一般的に採用されていた（例えば、特許文献１参照）。

しかしながら、特許文献１では、トランジスタの閾値電圧がゲート電極直下の電子供給層の膜厚に対して非常に敏感に（反応よく）変化するため、電子供給層をエッチングするときの加工誤差がトランジスタの閾値電圧に大きな影響を及ぼしてしまう。また、構成上、高選択比を利用したエッチストップ層を導入する手法を採用することができず、加工時間のみで電子供給層の膜厚を制御せざるを得ないため、トランジスタの素子ごとに閾値電圧が変動することは大きな問題であった。

上記の問題に対して、高濃度のキャリアを誘起しないように、エピタキシャル成長法によって薄い電子供給層を形成しておき、ゲート電極を形成する領域をマスクパターンによって被覆した状態で、他の領域に対して選択再成長を行うことによって当該他の領域における電子供給層を厚膜化させる技術が開示されている（例えば、特許文献２，３参照）。

特開２００８−１４１０４０号公報 特開２００８−１２４２６２号公報 特開２０１１−９４９３号公報

窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、ノーマリーオフ動作を実現するために埋め込みゲート構造を採用する場合において、ドライエッチングによるリセス加工を適用するとゲート電極直下に形成される電子供給層の膜厚を高精度に制御することが困難となる。従って、電子供給層の膜厚のバラツキに起因するトランジスタの電気特性の変動が顕著となる他、加工損傷によるトランジスタの特性劣化も起こり得る。

また、選択再成長によるゲート電極領域の埋め込みを行えば上記の問題は解決されるが、特許文献１〜３のいずれの場合においても、ソース・ドレイン電極直下には厚い電子供給層が存在するため、ソース・ドレイン電極から２次元電子ガスにアクセスする領域（以下、アクセス領域という）の抵抗が高くなってしまうという問題がある。

本発明は、これらの問題を解決するためになされたものであり、電気特性の変動を抑制するとともに、アクセス領域の抵抗を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。

上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上に形成された第１の電子供給層と、第１の電子供給層上の予め定められた領域に形成されたゲート電極と、第１の電子供給層上であって、ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、第１の電子供給層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に、ソース電極およびドレイン電極と接さず、かつ第１の電子供給層と接するように形成された第２の電子供給層とを備える。

また、ヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にチャネル層および第１の電子供給層を順次形成する工程と、（ｂ）第１の電子供給層上であって、ゲート電極、ソース電極、およびドレイン電極を形成すべき領域以外の領域に、第１の電子供給層と接するように第２の電子供給層を形成する工程と、（ｃ）第１の電子供給層上であって、ソース電極およびドレイン電極を形成すべき領域に、ソース電極およびドレイン電極を形成する工程と、（ｄ）第１の電子供給層上であって、ゲート電極を形成すべき領域に、ゲート電極を形成する工程とを備え、工程（ｃ）は、ソース電極およびドレイン電極が、ゲート電極を形成すべき領域の一方側と他方側とに各々形成され、かつ第２の電子供給層と接しないように形成されることを特徴とする。

本発明によると、ヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成されたチャネル層と、チャネル層上に形成された第１の電子供給層と、第１の電子供給層上の予め定められた領域に形成されたゲート電極と、第１の電子供給層上であって、ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、第１の電子供給層上であって、ゲート電極、ソース電極、およびドレイン電極が形成された領域以外の領域に、ソース電極およびドレイン電極と接さず、かつ第１の電子供給層と接するように形成された第２の電子供給層とを備えるため、電気特性の変動を抑制するとともに、アクセス領域の抵抗を低減することが可能となる。

また、ヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にチャネル層および第１の電子供給層を順次形成する工程と、（ｂ）第１の電子供給層上であって、ゲート電極、ソース電極、およびドレイン電極を形成すべき領域以外の領域に、第１の電子供給層と接するように第２の電子供給層を形成する工程と、（ｃ）第１の電子供給層上であって、ソース電極およびドレイン電極を形成すべき領域に、ソース電極およびドレイン電極を形成する工程と、（ｄ）第１の電子供給層上であって、ゲート電極を形成すべき領域に、ゲート電極を形成する工程とを備え、工程（ｃ）は、ソース電極およびドレイン電極が、ゲート電極を形成すべき領域の一方側と他方側とに各々形成され、かつ第２の電子供給層と接しないように形成されることを特徴とするため、電気特性の変動を抑制するとともに、アクセス領域の抵抗を低減することが可能となる。

本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。 本発明の実施の形態によるチャネル層と第１の電子供給層との界面に誘起される電子濃度を示す図である。 本発明の実施の形態によるチャネル層と第１の電子供給層との界面に誘起される電子濃度を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。 本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。

本発明の実施の形態について、図面に基づいて以下に説明する。

＜実施の形態＞
＜構成＞
まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。

＜構造１＞
図１は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。

図１に示すように、本実施の形態によるヘテロ接合電界効果型トランジスタは、半絶縁性ＳｉＣ基板１と、半絶縁性ＳｉＣ基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮからなるチャネル層３と、チャネル層３上に形成されたＡｌ_０．２８Ｇａ_０．７２Ｎからなる膜厚３ｎｍの第１の電子供給層４とを備えている。

また、第１の電子供給層４上には、Ａｌ_０．２８Ｇａ_０．７２Ｎからなる第２の電子供給層５と、Ｔｉ／Ｎｂ／Ｐｔからなるソース電極８およびドレイン電極９と、Ｎｉ／Ａｕからなるゲート電極１０とを備えている。

第２の電子供給層５は、第１の電子供給層４上であって、ソース電極８、ドレイン電極９、およびゲート電極１０が形成されるべき領域以外の領域に形成されている。

ソース電極８およびドレイン電極９が形成された領域下には、オーミックコンタクトを得るために、ｎ型不純物としてＳｉがドーピングされたＳｉ注入領域６，７（ｎ型不純物領域）が各々形成されている。すなわち、Ｓｉ注入領域６，７は、第１の電子供給層４のソース電極８およびドレイン電極９が形成された領域下を含み、ソース電極８およびドレイン電極９の各々と第１の電子供給層４との接合界面からチャネル層３の一部に渡って形成されている。

第２の電子供給層５のうち、ソース電極８、ドレイン電極９、およびゲート電極１０が形成されるべき領域は、選択再成長によってリセス開口部が形成されている。

ソース電極８およびドレイン電極９の各々は、Ｓｉ注入領域６，７と接するように、かつ第２の電子供給層５と接しないように形成されている。

ゲート電極１０は、当該ゲート電極１０が形成されるべき領域の上記のリセス開口部に対して、ソース電極８方向およびドレイン電極９方向に延伸し、第２の電子供給層５の表面の一部を被覆するように形成されている。

上記より、本実施の形態によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性ＳｉＣ基板１上に形成されたチャネル層３と、チャネル層３上に形成された第１の電子供給層４と、第１の電子供給層４上の予め定められた領域に形成されたゲート電極１０と、第１の電子供給層４上であって、ゲート電極１０の一方側と他方側とに各々形成されたソース電極８およびドレイン電極９と、第１の電子供給層４上であって、ゲート電極１０、ソース電極８、およびドレイン電極９が形成された領域以外の領域に、ソース電極８およびドレイン電極９と接さず、かつ第１の電子供給層４と接するように形成された第２の電子供給層５とを備える。

このような構造とすることによって、埋め込まれたゲート電極１０直下に存在する第１の電子供給層４の膜厚を高精度に制御することができため、トランジスタの閾値電圧の変動を抑制することができる。また、ソース電極８およびドレイン電極９の各々から２次元電子ガス１１に至るまでの距離が短く、かつソース電極８およびドレイン電極９の各々と２次元電子ガス１１との間に高濃度のＳｉ注入領域６，７がドーピングされているため、アクセス領域の抵抗を低減することができオン抵抗が小さくなる。さらに、ゲート電極１０の一部をドレイン電極９側に延伸して形成することによって、ゲート電極１０・ドレイン電極９間に印加される電界を２系統（２箇所のゲート電極１０端）に分散することによって電界集中を防ぐためピーク電界強度が弱くなり、耐圧に優れ、電流コラプスを低減することができ、窒化物半導体からなるヘテロ接合電界効果型トランジスタの電気的特性を顕著に改善することが可能となる。

＜構造２＞
図２は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。

図２に示すヘテロ接合電界効果型トランジスタは、ゲート電極１０と、第１の電子供給層４および第２の電子供給層５との間に誘電膜１２（絶縁体薄膜）を備えることを特徴としている。その他の構成は、図１と同様であるため、ここでは説明を省略する。

図２に示すように、第２の電子供給層５のうち、ソース電極８、ドレイン電極９、およびゲート電極１０が形成されるべき領域は、選択再成長によってリセス開口部が形成されている。

リセス開口部のうちのゲート電極１０が形成されるべき領域に形成されたリセス開口部の底面および側壁から、第２の電子供給層５の表面に渡って誘電膜１２が形成（被覆）されている。

ゲート電極１０は、当該ゲート電極１０が形成されるべき領域の上記のリセス開口部の、誘電膜１２を形成した影響で狭くなった開口幅に対して、ソース電極８方向およびドレイン電極９方向に延伸し、第２の電子供給層５の表面の一部を被覆するように形成されている。

このような構造とすることによって、図１に示す構造に加えて、ゲート電極１０直下に存在する誘電膜１２の膜厚を制御することによって、トランジスタの閾値電圧の絶対値を大きくすることができる。また、ＭＩＳ（Metal-Insulator-semiconductor）ゲート構造として、リセス開口部の底面および側面において、ゲート電極１０と第１の電子供給層４および第２の電子供給層５との間に誘電膜１２を形成することによる絶縁効果によって、ゲートリーク電流を低減することができる。従って、図２に示す構造は、図１に示す構造に加えて、所望の電圧の閾値を調整することができ、ゲートリーク電流が少ない窒化物半導体からなるヘテロ接合電界効果型トランジスタを実現することが可能となる。

＜変形例＞
なお、上記では、本実施の形態によるヘテロ接合電界効果型トランジスタの代表的な構造（図１，２参照）について説明したが、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。なお、図３〜５は図１（構造１）の変形例を、図６〜１０は図２（構造２）の変形例を示している。

＜変形例１＞
図１，２において、ゲート電極１０は、第２の電子供給層５の上面の一部を覆うようにソース電極８側およびドレイン電極９側に延伸して形成されているが、これに限るものではない。すなわち、図３，６に示すように、ゲート電極１０をソース電極８側およびドレイン電極９側のいずれにも延伸して形成せず、第２の電子供給層５の上面と接しない構造としてもよい。ただし、電界のピーク強度を緩和する効果が得られなくなる点を考慮すれば、電流コラプスの増大は避けられない。従って、図３，６に示す構造は最良の形態とはいえないが、一定の効果を得ることができる。その他、図４，７に示すように、ゲート電極１０をドレイン電極９側にのみ延伸して形成する構造としてもよい。このような構造であれば、最も大きな電界が発生するゲート電極１０・ドレイン電極９間において電界緩和の効果が得られるため、図１に示す構造と同様、電流コラプスを低減することが可能となる。すなわち、ゲート電極１０は、第２の電子供給層５における第１の電子供給層４とは反対側の面上の一部を覆い、かつ少なくともドレイン電極９側に延伸して形成するようにしてもよい。

＜変形例２＞
また、図１〜１０におけるチャネル層３、第１の電子供給層４、および第２の電子供給層５のバンドギャップの大きさを各々Ｅ_３，Ｅ_４，Ｅ_５とした場合において、これらがＥ_３＜Ｅ_４≦Ｅ_５という関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分である。従って、必ずしも図１，２で示したようにチャネル層３をＧａＮ、第１の電子供給層４をＡｌ_０．２８Ｇａ_０．７２Ｎ、第２の電子供給層５をＡｌ_０．２８Ｇａ_０．７２Ｎとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類の元素からなる化合物で構成されていればよく、例えば、チャネル層３、第１の電子供給層４、および第２の電子供給層５を構成する化合物半導体を各々Ａｌ_ｘＧａ_１−ｘＮ、Ａｌ_ｙＧａ_１−ｙＮ、Ａｌ_ｚＧａ_１−ｚＮとすると、０≦ｘ＜１、０＜ｙ＜１、０＜ｚ＜１、ｘ＜ｙ≦ｚという関係を満足する化合物半導体で構成されていればよい。また、必ずしもＡｌ，Ｇａ，Ｎの３元素のうちＮを含む少なくとも２元素からなる化合物半導体で構成される必要もなく、例えばＩｎを加えたＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類の元素からなる化合物半導体で構成されていてもよい。

＜変形例３＞
また、図１〜１０において、第１の電子供給層４は、Ａｌの混晶比（Ａｌ組成）が０．２８で膜厚が３ｎｍであるとしているが、これらの値に限定されるものではなく、チャネル層３上に第１の電子供給層４のみが存在する状況において、チャネル層３と第１の電子供給層４との界面に誘起される電子濃度が十分に低ければよい。図１１，１２は、チャネル層３がＧａＮである場合における、第１の電子供給層４のＡｌ混晶比および膜厚の変化によって界面に誘起される電子濃度を示している。図１２において、斜線部分は電子濃度が３×１０^１１（ｃｍ^−２）未満の領域を示している。図１１，１２に示すように、例えば電子濃度が３×１０^１１（ｃｍ^−２）未満となる程度に抑えればよく、Ａｌ混晶比が０．１６で膜厚が５ｎｍであっても満足することが分かる。

＜変形例４＞
図２において、誘電膜１２は、リセス開口部の底面、側面、および第２の電子供給層５の上面に渡って全てを被覆するように形成されているが、これに限るものではない。例えば、図９に示すように、リセス開口部の底面にのみ誘電膜１２を被覆し、ゲート電極１０をリセス開口部の側面との間に空隙を有するように形成するような構造としても同様の効果が得られる。他に、図１０に示すように、リセス開口部の底面にのみを被覆しないように誘電膜１２を形成した後にゲート電極１０を埋め込んで形成するような構造としてもよい。ただし、この場合は、図２の構造によって得られる効果のうちの「ゲート電極１０直下に存在する誘電膜１２の膜厚を制御することによって、トランジスタの閾値電圧の絶対値を大きくする」という効果を発揮することができず、また、「絶縁効果によって、ゲートリーク電流を低減する」という効果についてもリセス開口部の側面に対する絶縁効果によるもののみであるため、最良の形態とはいえない。このように、誘電膜１２は、ゲート電極１０と、第１の電子供給層４および第２の電子供給層５のうちの少なくとも一方との間に形成されるようにしてもよい。

＜変形例５＞
また、図１〜１０に示す構造において、チャネル層３、第１の電子供給層４、および第２の電子供給層５がＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素からなる化合物半導体で構成される場合は、第１の電子供給層４および第２の電子供給層５に大きな分極効果が発生するため、チャネル層３の第１の電子供給層４側に高濃度の２次元電子ガス１１を発生させることができる。従って、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。

＜変形例６＞
また、ヘテロ接合電界効果型トランジスタは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。Ａｌ_ｘＧａ_１−ｘＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、チャネル層３をＡｌ_ｘＧａ_１−ｘＮで構成する場合は、よりＡｌ組成が高い（ｘが１に近い）方が好ましい。また、第１の電子供給層４および第２の電子供給層５に用いる半導体材料のバンドギャップが大きいほど、第１の電子供給層４および第２の電子供給層５を介してゲート電極１０からヘテロ界面へ流れるゲートリーク電流が抑制されるため、第１の電子供給層４として用いるＡｌ_ｙＧａ_１−ｙＮ、および第２の電子供給層５として用いるＡｌ_ｚＧａ_１−ｚＮも同様に、Ａｌ組成がより高い方が好ましい。

＜変形例７＞
図１〜１０において、チャネル層３、第１の電子供給層４、および第２の電子供給層５は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップの大きさについての条件を満たせば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していてもよく、これらが異なる数層からなる多層膜でもよい。また、これらの層には、上記の窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。

＜変形例８＞
また、図１〜１０において、半絶縁性ＳｉＣ基板１は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ等であってもよい。また、例えば基板１としてＧａＮを使用した場合には、基板１上にバッファ層２を形成することなく、基板１上にチャネル層３、第１の電子供給層４等を形成することができる。従って、基板１上には必ずしもバッファ層２を形成する必要はなく、形成しなくてもよい。

＜変形例９＞
また、図１〜４，６，７，９，１０において、ソース電極８およびドレイン電極９は、チャネル層３の第１の電子供給層４側に発生する２次元電子ガス１１とオーミックコンタクトが形成されていれば、必ずしもソース電極８およびドレイン電極９の各々の下にＳｉ注入領域６，７を形成する必要はない。例えば、図５，８に示すようなソース電極８およびドレイン電極９の各々が第１の電子供給層４の表面と接触した構造であってもよい。ただし、ソース電極８およびドレイン電極９の各々の下にＳｉ注入領域６，７が形成されていた方が、チャネル層３の第１の電子供給層４側に発生する２次元電子ガス１１とソース電極８・ドレイン電極９間の抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利であり、より好ましい構造といえる。なお、Ｓｉ注入領域６，７には必ずしもＳｉを注入する必要はなく、ｎ型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でｎ型の不純物準位を形成する材料（Ｏ，Ｃ，Ｎ，空孔等）がドーピングされていればよい。

＜変形例１０＞
また、図１〜１０において、ソース電極８およびドレイン電極９は、必ずしもＴｉ／Ｎｂ／Ｐｔである必要はなく、オーミック特性が得られれば、Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていてもよい。

＜変形例１１＞
また、図１〜１０において、ゲート電極１０は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ_２等のシリサイドや、ＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていてもよい。

＜変形例１２＞
なお、上述した変形例の構成は全て個々に採用する必要はなく、それぞれを組み合わせた構造としてもよい。

以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態によるヘテロ接合電界効果型トランジスタは、最終的には配線、バイアホール等が形成された構造においてデバイスとして用いられる。

＜製造工程＞
次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程について説明する。

図１３〜１８は、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。なお、これらの図において、図１〜１０と同一の符号を付した構成要素は同一または対応する構成要素を示すものとする。

まず、図１３に示すように、半絶縁性ＳｉＣ基板１上にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を適用することによって、バッファ層２、ＧａＮからなるチャネル層３、Ａｌ_０．２８Ｇａ_０．７２Ｎからなる第１の電子供給層４を各々下から順にエピタキシャル成長させる。

次に、図１４に示すように、エピタキシャル成長装置から取り出した基板（図１３に示す構造を有する基板）に対して、フォトリソグラフィ等を利用し、第１の電子供給層４上であって、後にソース電極８、ドレイン電極９、およびゲート電極１０を形成すべき領域に、例えばＳｉＯｘ等の絶縁膜からなるマスク１３のパターンを形成する。

次に、図１５に示すように、マスク１３のパターンを形成した状態で、ソース電極８、ドレイン電極９、およびゲート電極１０を形成すべき領域以外の領域に対して、選択再成長法によって、第１の電子供給層４の表面上であって、かつ当該第１の電子供給層４と接するように第２の電子供給層５を成長させる（形成する）。

次に、図１６に示すように、絶縁膜からなるマスク１３を除去した後、レジストパターン等をマスク１４として、ソース電極８およびドレイン電極９を形成すべき領域に対して、例えばイオン注入法等を用いて、注入ドーズ量１×１０^１３〜１×１０^１７（ｃｍ^−２）、注入エネルギー１０〜１０００（ｋｅＶ）の条件でＳｉを導入してＳｉ注入領域６，７を形成する。なお、ここで注入するものは窒化物半導体においてｎ型の不純物であればよく、Ｓｉ以外であってもよい。すなわち、第１の電子供給層４のソース電極８およびドレイン電極９を形成すべき領域下を含み、ソース電極８およびドレイン電極９の各々と第１の電子供給層４との接合界面となるべき箇所からチャネル層３の一部に渡ってＳｉ注入領域６，７（ｎ型不純物領域）を形成する。

次に、図１７に示すように、マスク１４を除去した後、例えばＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜からなるソース電極８およびドレイン電極９を、蒸着法やスパッタリング法を用いて堆積し、リフトオフ法などにより形成する。

次に、図１８に示すように、例えばフォトリソグラフィ法などを用いてゲート電極１０を形成すべき領域以外の領域にマスクのパターンを形成した後、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ_２等のシリサイド、あるいはＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極１０を蒸着法により堆積し、リフトオフ法などにより形成する。なお、ゲート電極１０を形成する手法に関しては、蒸着法に限定するものではなく、スパッタ法など他の手法を用いてもよい。

上記より、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）半絶縁性ＳｉＣ基板１上にチャネル層３および第１の電子供給層４を順次形成する工程と、（ｂ）第１の電子供給層４上であって、ゲート電極１０、ソース電極８、およびドレイン電極９を形成すべき領域以外の領域に、第１の電子供給層４と接するように第２の電子供給層５を形成する工程と、（ｃ）第１の電子供給層４上であって、ソース電極８およびドレイン電極９を形成すべき領域に、ソース電極８およびドレイン電極９を形成する工程と、（ｄ）第１の電子供給層４上であって、ゲート電極１０を形成すべき領域に、ゲート電極１０を形成する工程とを備え、工程（ｃ）は、ソース電極８およびドレイン電極９が、ゲート電極１０を形成すべき領域の一方側と他方側とに各々形成され、かつ第２の電子供給層５と接しないように形成されることを特徴としている。

上記の各工程を経て、図１に示す構造を有するヘテロ接合電界効果型トランジスタを作製することができる。また、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、選択再成長を利用してエンハンスメント型のヘテロ接合電界効果型トランジスタを作製する従来の製造工程に対して、図１４に示す工程においてマスク１３によるパターン領域が増え、また、図１５に示す工程が追加された程度であり、さほど大掛かりなプロセスの追加を必要とせずに、電気的特性が改善されたトランジスタを作製することが可能となる。

以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線やバイアホール等の形成プロセスを経てデバイスとして用いられる。

＜変形例＞
なお、上記では本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程における代表的な条件について説明したが、下記に示すような条件であっても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法の各変形例について説明する。

＜変形例１＞
図１５に示す工程以降、図１８に示す工程より前までの間において、マスクのパターンを利用して誘電膜１２を形成、あるいは誘電膜１２を全面に形成した後にマスクのパターンを形成して不要な領域を削除する加工を行う、すなわち、ゲート電極１０と、第１の電子供給層４および第２の電子供給層５のうちの少なくとも一方との間に誘電膜１２（絶縁体薄膜）を形成することによって、図２に示す構造を有する窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。

＜変形例２＞
また、図１３，１５に示す工程において、チャネル層３、第１の電子供給層４、および第２の電子供給層５を形成する際に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはｎ型ドーパントの原料ガスとなるシラン等の圧力、流量、温度、導入時間を調整し、チャネル層３、第１の電子供給層４、および第２の電子供給層５を所望の組成、膜厚、ドーピング濃度とすることによって、図１〜１０に示すような種々の窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。

＜変形例３＞
また、図１８に示す工程において、ゲート電極１０がドレイン電極９側にのみ延伸して形成されるようなマスクのパターンを形成することによって、図４，７に示すようなゲート電極１０の形状を有するヘテロ接合電界効果型トランジスタを作製することができる。すなわち、ゲート電極１０は、第２の電子供給層５における第１の電子供給層４とは反対側の面上の一部を覆い、かつ少なくともドレイン電極９側に延伸して形成するようにしてもよい。また、ゲート電極１０がソース電極８側およびドレイン電極９側のいずれにも延伸しないように形成されるようなマスクのパターンを形成することによって、図３，６に示すようなゲート電極１０の形状を有するヘテロ接合電界効果型トランジスタを作製することができる。

＜変形例４＞
また、上述した変形例のプロセス（製造工程）は全て個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

１ 半絶縁性ＳｉＣ基板、２ バッファ層、３ チャネル層、４ 第１の電子供給層、５ 第２の電子供給層、６ Ｓｉ注入領域、７ Ｓｉ注入領域、８ ソース電極、９ ドレイン電極、１０ ゲート電極、１１ ２次元電子ガス、１２ 誘電膜、１３ マスク、１４ マスク。

Claims (8)

1. 窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
   基板上に形成されたチャネル層と、
   前記チャネル層上に形成された第１の電子供給層と、
   前記第１の電子供給層上の予め定められた領域に形成されたゲート電極と、
   前記第１の電子供給層上であって、前記ゲート電極の一方側と他方側とに各々形成されたソース電極およびドレイン電極と、
   前記第１の電子供給層上であって、前記ゲート電極、前記ソース電極、および前記ドレイン電極が形成された領域以外の領域に、前記ソース電極および前記ドレイン電極と接さず、かつ前記第１の電子供給層と接するように形成された第２の電子供給層と、
   を備える、ヘテロ接合電界効果型トランジスタ。
2. 前記ゲート電極は、前記第２の電子供給層における前記第１の電子供給層とは反対側の面上の一部を覆い、かつ少なくとも前記ドレイン電極側に延伸して形成されることを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
3. 前記ゲート電極と、前記第１の電子供給層および前記第２の電子供給層のうちの少なくとも一方との間に形成された絶縁体薄膜をさらに備えることを特徴とする、請求項１または２に記載のヘテロ接合電界効果型トランジスタ。
4. 前記第１の電子供給層の前記ソース電極および前記ドレイン電極が形成された領域下を含み、前記ソース電極および前記ドレイン電極の各々と前記第１の電子供給層との接合界面から前記チャネル層の一部に渡って形成されたｎ型不純物領域をさらに備えることを特徴とする、請求項１ないし３のいずれかに記載のヘテロ接合電界効果型トランジスタ。
5. 窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
   （ａ）基板上にチャネル層および第１の電子供給層を順次形成する工程と、
   （ｂ）前記第１の電子供給層上であって、ゲート電極、ソース電極、およびドレイン電極を形成すべき領域以外の領域に、前記第１の電子供給層と接するように第２の電子供給層を形成する工程と、
   （ｃ）前記第１の電子供給層上であって、前記ソース電極および前記ドレイン電極を形成すべき領域に、前記ソース電極および前記ドレイン電極を形成する工程と、
   （ｄ）前記第１の電子供給層上であって、前記ゲート電極を形成すべき領域に、前記ゲート電極を形成する工程と、
   を備え、
   前記工程（ｃ）は、前記ソース電極および前記ドレイン電極が、前記ゲート電極を形成すべき領域の一方側と他方側とに各々形成され、かつ前記第２の電子供給層と接しないように形成されることを特徴とする、ヘテロ接合電界効果型トランジスタの製造方法。
6. 前記工程（ｄ）において、
   前記ゲート電極は、前記第２の電子供給層における前記第１の電子供給層とは反対側の面上の一部を覆い、かつ少なくとも前記ドレイン電極側に延伸して形成されることを特徴とする、請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法。
7. 前記工程（ｂ）と前記工程（ｃ）との間、または、前記工程（ｃ）と前記工程（ｄ）との間において、
   （ｅ）前記ゲート電極と、前記第１の電子供給層および前記第２の電子供給層のうちの少なくとも一方との間に絶縁体薄膜を形成する工程
   をさらに備えることを特徴とする、請求項５または６に記載のヘテロ接合電界効果型トランジスタの製造方法。
8. 前記工程（ｂ）と前記工程（ｃ）との間において、
   （ｆ）前記第１の電子供給層の前記ソース電極および前記ドレイン電極を形成すべき領域下を含み、前記ソース電極および前記ドレイン電極の各々と前記第１の電子供給層との接合界面となるべき箇所から前記チャネル層の一部に渡ってｎ型不純物領域を形成する工程
   をさらに備えることを特徴とする、請求項５ないし７のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。