JP5093991B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置、特に、ＧａＮ系半導体装置に関する。
ＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor：HEMT）等のＦＥＴが知られている。
ＧａＮ系半導体を用いたＦＥＴ、例えばHEMT（ＧａＮ系ＨＥＭＴ）においては、より高周波数動作、高出力動作を実現するための技術開発が進められている。そのため、相互コンダクタンスおよびドレイン耐圧を高くすることが求められている。特許文献１の図８にはＡｌＧａＮ電子供給層にリセス部を形成し、ゲート電極をリセス部のソース電極側に接し形成したＧａＮ系半導体ＨＥＭＴ(従来技術)が開示されている。
特開２００２−１６２４５号公報
しかしながら、従来技術においては、リセス部底面にゲート電極が形成されている。このため、ドレイン耐圧を高くすると、閾値電圧が浅いＨＥＭＴでは相互コンダクタンス（ｇｍ）が低くなってしまう。これでは、高出力動作は可能であるが高周波数動作には相応しくない。
本発明は、上記課題に鑑み、高出力動作可能であり高周波数動作可能な半導体装置を提供することを目的とする。
本発明は、基板と、該基板上に電子走行層と電子供給層とが順に形成されたＧａＮ系半導体層と、前記電子供給層に形成されたゲート埋込部に埋め込まれ形成されたゲート電極と、該ゲート電極の両側に形成されたソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極の間の前記電子供給層に形成された第１のリセス部と、前記ゲート電極と前記ドレイン電極の間の前記電子供給層に形成された第２のリセス部と、を具備し、前記第１のリセス部の深さが、前記第２のリセス部の深さよりも浅く、前記ゲート電極が埋め込まれた前記ゲート埋込部の深さは、前記第１のリセス部および前記第２のリセス部の深さよりも深く、前記ゲート電極は、前記第１のリセス部、前記第２のリセス部および前記ゲート埋込部それぞれの表面に接して設けられていることを特徴とする半導体装置である。本発明によれば、第２のリセス部の２ＤＥＧ濃度を低くすることで、ドレイン耐圧を向上させることができる。第１のリセス部下の２ＤＥＧ濃度を高くすることで、ソース抵抗を低減し、その結果相互コンダクタンスを高くすることができる。さらに、ゲート埋込部にゲート電極が埋め込まれていることで、閾値電圧が浅いＨＥＭＴにおいても相互コンダクタンス（ｇｍ）を高くすることができる。これらにより、高出力動作可能であり高周波数動作可能な半導体装置を提供することができる。
本発明は、前記ＧａＮ系半導体層は、前記基板の（０００１）面に形成された半導体装置とすることができる。本発明によれば、リセス部の深さをより２ＤＥＧ濃度に反映することができ、より高出力動作可能であり高周波数動作可能な半導体装置を提供することができる。
本発明は、前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を含む層である半導体装置とすることができる。さらに、前記ＧａＮ系半導体層は、ＧａＮ電子走行層とＡｌＧａＮ電子供給層を含む半導体装置とすることができる。本発明によれば、リセス部の深さをより２ＤＥＧ濃度に反映することができ、より高出力動作可能であり高周波数動作可能な半導体装置を提供することができる。
本発明は、前記第２のリセス部と前記ドレイン電極の間に前記ＧａＮ系半導体層の凹部を具備する半導体装置とすることができる。本発明によれば、第２リセス部とドレイン電極の間の電界ピーク高さを低くし、よりドレイン耐圧を向上できる。これにより、より高出力動作可能な半導体装置を提供できる。
本発明によれば、高出力動作可能であり高周波数動作可能な半導体装置を提供することができる。
ＧａＮ系ＨＥＭＴの２ＤＥＧ（２次元電子ガス）濃度は電子走行層と電子供給層の分極の差により増減することが知られている。分極はＧａＮ系半導体結晶を形成する原子の電気陰性度の違いに起因する自発分極と、格子定数の違いによる半導体膜中の応力に起因するピエゾ分極がある。
図１はＧａＮ系ＨＥＭＴを例に分極に起因した２ＤＥＧ濃度の増減を説明するための図である。図１（ａ）において、基板の（０００１）面上にＧａＮ電子走行層１２およびＡｌＧａＮ電子供給層１４が形成された場合、ＧａＮ電子走行層１２中の自発分極はＡｌＧａＮ電子供給層１４中の自発分極より小さい。さらに、ＡｌＧａＮ電子供給層１４中の格子定数の違いによる応力に起因したピエゾ分極が自発分極と同じ向きに発生する。このため、ＧａＮ電子走行層１２のＡｌＧａＮ電子供給層１４界面の２ＤＥＧ濃度はＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４の分極の差に相当する電荷の２ＤＥＧ濃度が増加する。
ＡｌＧａＮ電子供給層１４に凹部２８が形成された場合、凹部２８でのＡｌＧａＮ電子供給層１４中の自発分極は凹部２８以外と同じである。一方、凹部２８でのＡｌＧａＮ電子供給層１４中に発生するピエゾ分極は、凹部２８では格子定数の違いによる応力は小さくなるため、小さくなる。図１（ｂ）は横軸が図１（ａ）の横方向の位置を示し、縦軸は２ＤＥＧの電子濃度を示している。この図のように、凹部２８下の２ＤＥＧ濃度は凹部２８下以外より小さくなる。
以下、前述の分極を応用し、相互コンダクタンスおよびドレイン耐圧が高く、高周波数動作および高出力動作が可能なＧａＮ系ＨＥＭＴの実施例を説明する。
図２から図５は実施例１に係るＧａＮ系ＨＥＭＴおよびその製造方法を示す断面図である。図２を参照に、例えば、サファイア基板１０の（０００１）面上に、ＧａＮ系半導体層１６として、膜厚２μｍの不純物を添加しないＧａＮ電子走行層１２、膜厚２５ｎｍの不純物を添加しないＡｌＧａＮ電子供給層１４を例えばＭＯＣＶＤ法を用いエピタキシャル成長する（形成する）。所定領域のＡｌＧａＮ電子供給層１４をエッチングにより除去し素子分離を行う。
図３を参照に、開口部を有するフォトレジスト３０を通常の露光法を用い形成する。反応性イオンエッチング（ＲＩＥ）によりＡｌＧａＮ電子供給層１４を例えば５ｎｍエッチングし第１の開口部３１を形成する。
図４を参照に、フォトレジスト３０を除去後、第１の開口部３１に０．３μｍ重なった開口部を有するフォトレジスト３２を通常の露光法を用い形成する。反応性イオンエッチング（ＲＩＥ）によりＡｌＧａＮ電子供給層１４を，例えば１０ｎｍエッチングし第２の開口部３３を形成する。このとき第１の開口部３１のエッチング深さより深いエッチングを行う。これにより、第１の開口部３１のみエッチングされた第１のリセス部３４、第１の開口部３１と第２の開口部３３の重なり部であるゲート埋込部３６、第２の開口部３３のみでエッチングされた第２のリセス部３８が形成される。
図５を参照に、第１の開口部３１と第２の開口部３３の重なり部であるゲート埋込部３６に、ゲート電極１８として、例えば蒸着法およびリフトオフ法を用い、Ｎｉ／Ａｕを形成する。さらに、ＡｌＧａＮソース電極２０およびドレイン電極２２として、例えば蒸着法およびリフトオフ法を用い、Ｔｉ／Ａｌを形成する。
以上のように製造されたＧａＮ系ＨＥＭＴは、基板１０上に形成されたＧａＮ系半導体層１６と、ＧａＮ系半導体層１６上に埋め込まれ形成されたゲート電極１８と、ゲート電極１８の両側に形成されたソース電極２０およびドレイン電極２２と、ゲート電極１８とソース電極２０の間に形成された第１のリセス部３４と、ゲート電極１８とドレイン電極２２の間に形成された第２のリセス部３８と、を具備する。第１のリセス部３４の深さは約５ｎｍ，第２のリセス部３８の深さは約１０ｎｍ、ゲート埋込部３６の深さは約１５ｎｍとなる。
図６は２ＤＥＧ濃度を示した図である。横軸はソース電極２０からドレイン電極２２に至る位置を示している。縦軸は２ＤＥＧ濃度を示している。前述のようにＡｌＧａＮ電子供給層１４の厚さに応じ、２ＤＥＧ濃度が変化している。すなわち、リセス部のない電子供給層１４下で２ＤＥＧ濃度は最も高く、第１のリセス部３４下、第２のリセス部３８下、ゲート埋込部３６下の順に２ＤＥＧ濃度が低くなる。
第２のリセス部３８下の２ＤＥＧ濃度を低くすることで、ドレイン耐圧を向上させることができる。第１のリセス部３４下の２ＤＥＧ濃度を高くすることで、ソース抵抗を低減し、その結果相互コンダクタンスを高くすることができる。さらに、ゲート埋込部３６にゲート電極１８が埋め込まれていることで、閾値電圧が浅いＨＥＭＴにおいても相互コンダクタンス（ｇｍ）を高くすることができる。ドレイン耐圧を向上させることにより、高耐圧動作が可能となり、相互コンダクタンスを高くすることで高周波数動作が可能となる。
さらに、第１の開口部３１と第２の開口部３３の重なり寸法である０．３μｍがゲート埋込部３６の寸法となり、これがゲート長となる。このため、露光装置のアライメント精度でゲート長の最小寸法が決定される。実施例１においては、露光の最小寸法が０．５μｍ程度の安価な露光装置を使用したとしても、０．３μｍのゲート長が得られた。さらに、電子線露光装置のような高価な露光装置を必要とせず、例えば０．１μｍといった微細なゲート長を有するＨＥＭＴを製造することも可能である。ゲート長を短くできれば、相互コンダクタンスの向上やゲート容量の低減ができ、高周波動作が可能となる。よって、安価な設備により高周波動作が可能となる。
以上のように、実施例１においては、第１のリセス部３４の深さを第２リセス部３８の深さより浅くすることにより、高耐圧動作で高周波数動作が可能となる。さらに、第１の開口部３１と第２の開口部３３の重なり部をゲート埋込部３６とすることにより、安価な設備を用い高周波動作が可能となる。
図７は実施例２に係るＨＥＭＴの断面図である。基板１０上にＧａＮ系半導体層１６としてＧａＮ電子走行層１２(図示せず)および電子供給層１４（図示せず）が形成され、ＧａＮ系半導体層１６に第１のリセス部３４、第２のリセス部３８、ゲート埋込部３６が形成されている。ゲート電極１８はゲート埋込部３６に埋め込まれ形成されている。ＧａＮ系半導体層１６上にソース電極２０およびドレイン電極２２が形成されている。上記製造方法は実施例１と同じである。さらに第２のリセス部２８とドレイン電極２２の間に凹部４０が形成されている。
図８は、ドレイン電極２２に電圧が印加されたときの第２のリセス部３８とドレイン電極２２間の電界を示した図である。横軸は第２のリセス部３８からドレイン電極２２に至る位置、縦軸は電界Ｅを示している。凹部４０のない実施例１の電界を実線、凹部４０のある実施例２の電界を破線で示している。凹部４０を有することにより電界のピーク高さが低くなっている。電界ピーク高さが高い箇所では耐圧破壊が発生しやすい。よって、実施例２では電界ピーク高さが低いため、より高ドレイン耐圧を実現できる。このためより高出力動作が可能となる。
凹部４０は、実施例１の製造方法において第１の開口部３１の形成時または第２の開口部３３の形成時の少なくとも一方と同時に形成する。これにより実施例１に対し製造工程の付加なしに実施例２に係るＨＥＭＴを製造することができる。
図９は実施例２の変形例１に係るＨＥＭＴの断面図である。第２のリセス部３８とドレイン電極２２の間に２つの凹部４２および４４を有する。凹部４２および４４は、実施例１の製造方法において第１の開口部３１の形成時または第２の開口部３３の形成時の少なくとも一方と同時に形成する。これにより実施例１に対し製造工程の付加なしに変形例１に係るＨＥＭＴを製造することができる。凹部を２つ設けたことにより、第２のリセス部３８とドレイン電極２２の間の電界ピーク高さが実施例２よりさらに低くなる。このため、より高ドレイン耐圧を実現し、よって、より高出力動作が可能となる。
図１０は実施例２の変形例２に係るＨＥＭＴの断面図である。第２のリセス部３８とドレイン電極２２の間に凹部４６が傾斜している。凹部４６は、実施例１の製造方法において第１の開口部３１の形成時または第２の開口部３３の形成時の少なくとも一方と同時に形成した凹部を、例えばウェットエッチングすることで形成する。凹部４６の側面が傾斜していることにより、第２のリセス部３８とドレイン電極２２の間の電界ピーク高さが実施例２よりさらに低くなる。このため、より高ドレイン耐圧を実現し、よって、より高出力動作が可能となる。さらに、変形例２に比べ第２のリセス部３８とドレイン電極２２間距離を小さくできる。
図１１は実施例２の変形例３に係るＨＥＭＴの上視図である。図１２および図１３はそれぞれ図１１のＡ−Ａ断面図およびＢ−Ｂ断面図である。第２のリセス部３８とドレイン電極２２の間に凹部４８と凹部４８内にさらに凹部５０が形成されている。凹部５０は図１２では形成されているが、図１３では形成されていない。凹部５０を不連続に配置しているのは凹部５０を連続して形成すると、第２リセス部３８とドレイン電極２２間の抵抗が高くなり相互コンダクタンスが低下するためである。
凹部４８は、実施例１の製造方法において第１の開口部３１の形成時または第２の開口部３３の形成時に同時に形成し、凹部５０は第１の開口部３１の形成時および第２の開口部３３の形成時に同時に形成する。これにより実施例１に対し製造工程の付加なしに変形例３に係るＨＥＭＴを製造することができる。凹部が２段になっていることにより第２のリセス部３８とドレイン電極２２の間の電界ピーク高さが実施例２よりさらに低くなる。このため、より高ドレイン耐圧を実現し、よって、より高出力動作が可能となる。
実施例１および２においては、ＧａＮ系半導体層１６として、ＧａＮ電子走行層１２およびＡｌＧａＮ電子供給層１４を用いているが、その他のＧａＮ系半導体であっても、リセス部の深さによって、２ＤＥＧ濃度を変調できれば本発明を構成することができる。例えば、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層をＧａＮ系半導体層１６とすることにより、自発分極、ピエゾ分極を大きくすることができ、リセス部の深さをより２ＤＥＧ濃度に反映することができる。さらに、ＧａＮ電子走行層１２およびＡｌＧａＮ電子供給層１４を用いることで、さらに、リセス部の深さをより２ＤＥＧ濃度に反映することができる。また、ＧａＮ系半導体層１６を基板の（０００１）面上に形成することにより、自発分極、ピエゾ分極を大きくすることができ、リセス部の深さをより２ＤＥＧ濃度に反映することができる。
ＧａＮ系半導体層１６また、電子走行層１２と基板１０の間にバッファ層を形成することも可能であるし、電子供給層１４上に保護層を形成することもできる。また、基板１０としてサファイア基板を使用したが、ＳｉＣ基板やＧａＮ基板、その他の基板を用いることができる。さらにＧａＮ系ＨＥＭＴの例を示したが、ＭＥＳＦＥＴにも適用できる。これらの場合も、実施例１および実施例２と同様の効果を奏することができる。
図1は実施例１の原理を説明するための図である。 図２は実施例１に係るＨＥＭＴとその製造工程の断面図（その１）である。 図３は実施例１に係るＨＥＭＴとその製造工程の断面図（その２）である。 図４は実施例１に係るＨＥＭＴとその製造工程の断面図（その３）である。 図５は実施例１に係るＨＥＭＴとその製造工程の断面図（その４）である。 図６は実施例１に係るＨＥＭＴのソース電極とドレイン電極の間の２ＤＥＧ濃度を示した図である。 図７は実施例２に係るＨＥＭＴの断面図である。 図８は実施例２に係るＨＥＭＴの第２のリセス部とドレイン電極の間の電界を示した図である。 図９は実施例２の変形例１に係るＨＥＭＴの断面図である。 図１０は実施例２の変形例２に係るＨＥＭＴの断面図である。 図１１は実施例２の変形例３に係るＨＥＭＴの上視図である。 図１２は実施例２の変形例３に係るＨＥＭＴの断面図（その１）である。 図１３は実施例２の変形例３に係るＨＥＭＴの断面図（その２）である。
符号の説明
１０ 基板
１２ ＧａＮ電子走行層
１３ ２ＤＥＧ
１４ ＡｌＧａＮ電子供給層
１６ ＧａＮ系半導体層
１８ ゲート電極
２０ ソース電極
２２ ドレイン電極
２８ 凹部
３０、３２ フォトレジスト
３１ 第１の開口部
３３ 第２の開口部
３４ 第１のリセス部
３６ ゲート埋込部
３８ 第２のリセス部
４０、４２、４４、４６、４８，５０ 凹部

Claims (5)

  1. 基板と、
    該基板上に電子走行層と電子供給層とが順に形成されたＧａＮ系半導体層と、
    前記電子供給層に形成されたゲート埋込部に埋め込まれ形成されたゲート電極と、
    該ゲート電極の両側に形成されたソース電極およびドレイン電極と、
    前記ゲート電極と前記ソース電極の間の前記電子供給層に形成された第１のリセス部と、
    前記ゲート電極と前記ドレイン電極の間の前記電子供給層に形成された第２のリセス部と、を具備し、
    前記第１のリセス部の深さが、前記第２のリセス部の深さよりも浅く、前記ゲート電極が埋め込まれた前記ゲート埋込部の深さは、前記第１のリセス部および前記第２のリセス部の深さよりも深く、
    前記ゲート電極は、前記第１のリセス部、前記第２のリセス部および前記ゲート埋込部それぞれの表面に接して設けられていることを特徴とする半導体装置。
  2. 前記ＧａＮ系半導体層は、前記基板の（０００１）面に形成されたことを特徴とする請求項１記載の半導体装置。
  3. 前記ＧａＮ系半導体層は、ＧａＮ、ＡｌＮおよびＩｎＮの少なくとも１つからなる結晶層または混晶層を含む層であることを特徴とする請求項１または２記載の半導体装置。
  4. 前記ＧａＮ系半導体層は、ＧａＮ電子走行層とＡｌＧａＮ電子供給層を含むことを特徴とする請求項３記載の半導体装置。
  5. 前記第２のリセス部と前記ドレイン電極の間に前記ＧａＮ系半導体層の凹部を具備することを特徴とする請求項１から４のいずれか一項記載の半導体装置。
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