JP2615585B2 - 砒化ガリウムトランジスタ - Google Patents

砒化ガリウムトランジスタ

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JP2615585B2
JP2615585B2 JP62019847A JP1984787A JP2615585B2 JP 2615585 B2 JP2615585 B2 JP 2615585B2 JP 62019847 A JP62019847 A JP 62019847A JP 1984787 A JP1984787 A JP 1984787A JP 2615585 B2 JP2615585 B2 JP 2615585B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はGaAsFETの構造に関し、特に低いソース抵抗
と高いゲート・ドレイン間耐圧を得る構造に関する。
〔従来の技術〕
従来この種のGaAsFETは、第３図に示すようにゲート
・ソース間の活性層厚みとゲート・ドレイン間の活性層
厚みが同じ厚みとなっていた。又L1＝L2となっていた。
その改善のため最近の技術として第４図に示すようにL3
＜L4となるオフセットされた構造も提案されている。
L1,L2は通常0.1μｍ〜1.0μｍが通常でありL30.1〜0.5
μm,L4は0.3〜1.0μｍが通常である。
〔発明が解決しようとする問題点〕
上述した従来の技術はL1＝L2であり、又ゲート・ソー
ス間の活性層厚みとゲート・ドレイン間の活性層厚みが
等しいのでゲート・ソース間耐圧とゲート・ドレイン間
耐圧が等しい。又、ゲート・ソース間抵抗及びゲート・
ドレイン間の抵抗も等しい。
一般に高出力GaAsFETの出力、効率を向上させるため
には １）ゲート・ドレイン間耐圧を高くする ２）ゲート・ソース間抵抗を下げる という相矛盾した要求がある。実際、ゲートソース間の
抵抗はa3が大きく又L1が小さい方が小さくなるが、これ
はゲート・ドレイン間の耐圧を小さくすることになって
いる。従って、ゲート・ソース間の構造が対称となって
いる場合は、上記の１）,2）の要求からある妥協点をみ
いだしてデバイスを作成せざるを得ない。実際L1は0.2
〜0.3μｍ、L2は0.5〜１μｍ程度がよいがそのトレード
オフとして0.3〜0.5μｍ程度に設定することになる。
この改善策として第４図に示すようなオフセット方式
が提案されているが、L3は±0.05μｍと許容範囲が狭
く、EB,ステッパー等の装置を用いても均一な距離にデ
バイスを作成することはなかなか難しい。
〔問題点を解決するための手段〕
本発明のGaAsFETはゲートソース間の活性層厚みa1と
ゲート・ドレイン間の活性層厚みa2が異りa1＞a2となっ
ている。
〔実施例〕
第１図は本発明の一実施例の縦断面図である。
１はGaAs活性層、２はソース電極、３はゲート電極、
４はドレイン電極で〔ゲート・ソース間の活性層
（a1）〕＞〔ゲート・ドレイン間の活性層厚（a2）〕と
なっている。
〔ゲート・ドレイン間の距離（L1）〕＝〔ゲート・ソー
ス間の距離（L2）〕である。
次にその動作について説明する。数値については一例
として述べてある。a1は通常高出力GaAsFETではIDSSを
充分大きな値にとるため0.2〜0.3μｍにとる。L1は前述
したように抵抗と耐圧のトレードオフで決定されるが、
本発明の場合はゲートドレイン間耐圧を独立に決定でき
るので、充分小さく0.2μｍ程度にする。第１図に示す
構造では、通常使用される不純物濃度0.5〜２×1017cm
-3でゲート耐圧は15V以下しかとれないがa2〜0.1μｍと
することでゲート耐圧は20V以上とれ通常の使用状態で
は充分な耐圧が得られる、製造方法はゲートソース間の
活性層及び少くともゲートの一部をエッチングマスクで
カバーしてゲート・ドレイン間のみエッチングすること
で容易に作成できる。要求目合せ精度もゲート電極の上
にマスクの一端がのればよいので、Lg〜１μｍなので±
0.3μｍあれば充分であり前述のオフセットの±0.05μ
ｍと比べはるかにゆるやかである。
第２図は本発明の他の実施例の縦断面図である。５は
活性層、６はソース電極、７はドレイン電極、８はゲー
ト電極である。この実施例では活性層がゲート・ドレイ
ン間で薄くなっているため、リセス部（凹所）の形成は
容易にできるという利点がある。
〔発明の効果〕
以上説明したように、本発明はゲート・ドレイン間の
活性層厚みをゲート・ソース間の厚みより薄くすること
でソース抵抗が低くかつ、ゲート・ドレイン間耐圧の高
いデバイスをつくることができる。
【図面の簡単な説明】
第１図，第２図は夫々本発明の実施例を示す縦断面図、
第３図は従来のGaAsFETの断面図、第４図はオフセット
構造のGaAsFETの断面図を示す。 １……GaAs活性層、２……ソース電極、３……ゲート電
極、４……ドレイン電極、５……GaAs活性層、６……ソ
ース電極、７……ドレイン電極、８……ゲート電極、11
……GaAs活性層、12……ソース電極、13……ゲート電
極、14……ドレイン電極、15……GaAs活性層、16……ソ
ース電極、17……ドレイン電極、18……ゲート電極を示
す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上の一活性層上にソース電極、ドレイ
    ン電極及び単一のゲート電極を有する砒化ガリウムトラ
    ンジスタであって、前記ゲート・ソース電極間の活性層
    の厚みの方が、前記ゲート・ドレイン電極間の活性層の
    厚みよりも厚く、前記ゲート電極直下の活性層は実質的
    に均一な厚さとなっていることを特徴とする砒化ガリウ
    ムトランジスタ。
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