JPS63164477A - 自己整合ゲートを有する電界効果トランジスタの製造方法 - Google Patents
自己整合ゲートを有する電界効果トランジスタの製造方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66863—Lateral single gate transistors
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
［発明の属する技術分野］
本発明は電界効果トランジスタの製造方法、具体的には
非合金接触を有する電界効果トランジスタの製造方法に
関する。
非合金接触を有する電界効果トランジスタの製造方法に
関する。
［従来技術の説明］
従来の電界効果トランジスタは三つのマスクプロセスを
用いて製造される。第一のマスクはマスクおよび従来の
フォトリソグラフィー技術を用いて形成されるフォトレ
ジストカバーの外の材料をエツチングするとによって半
導体ウェーハ上に電界効果トランジスタ用の領域を決め
るのに用いられる。このエツチングによって形成される
メサはそれぞれの素子の活性領域を決め、隣のものから
電界効果トランジスタを分離する。そして第二のマスク
はソースとドレイン電極になるオーム性接触を決めるの
に用いられる。これらの接触を決めるための金属層をエ
ツチングした後、第二のマスク使って蒸着されたフォト
レジスト材料は除去されなければならない。これはフォ
トレジスト材料が接触部を形成する高温に耐えられない
からである。この温度は通常２００℃以上である。接触
部を形成した後、第三のマスクはソースとドレイン電極
の間に電界効果トランジスタのゲート）Ｒ造を提供する
領域を決めるのに用いられる。この第三のマスクは光学
的な手段でソースと下レイン電極に調節されるため、ゲ
ート構造とソースおよびドレイン電極の間には典型的に
１〜２μｍの間隔がある。ゲート構造とソースおよびド
レイン電極の間により少ない許容誤差が得られば高速の
電界効果トランジスタが実現できる。
用いて製造される。第一のマスクはマスクおよび従来の
フォトリソグラフィー技術を用いて形成されるフォトレ
ジストカバーの外の材料をエツチングするとによって半
導体ウェーハ上に電界効果トランジスタ用の領域を決め
るのに用いられる。このエツチングによって形成される
メサはそれぞれの素子の活性領域を決め、隣のものから
電界効果トランジスタを分離する。そして第二のマスク
はソースとドレイン電極になるオーム性接触を決めるの
に用いられる。これらの接触を決めるための金属層をエ
ツチングした後、第二のマスク使って蒸着されたフォト
レジスト材料は除去されなければならない。これはフォ
トレジスト材料が接触部を形成する高温に耐えられない
からである。この温度は通常２００℃以上である。接触
部を形成した後、第三のマスクはソースとドレイン電極
の間に電界効果トランジスタのゲート）Ｒ造を提供する
領域を決めるのに用いられる。この第三のマスクは光学
的な手段でソースと下レイン電極に調節されるため、ゲ
ート構造とソースおよびドレイン電極の間には典型的に
１〜２μｍの間隔がある。ゲート構造とソースおよびド
レイン電極の間により少ない許容誤差が得られば高速の
電界効果トランジスタが実現できる。
（発明の概要）
本発明では自己整合（Ｓｅｌｆ’ ＡＩＩｇｎ）された
ゲート構造を有する高速電界効果トランジスタが得られ
、電界効果トランジスタの製造の際に２つのマスクしか
用いない。第一のマスクは従来の技術と同じように、半
導体ウエーノ１上に電気的に絶縁されたマウントを構成
するメサを決めるのに用いられる。本プロセスで用いら
れるウェー７１では接触が非合金接触を通る電流チャネ
ルに提供される必要がある。第二のマスクはソースとド
レイン接触部の形成およびゲート構造の形成のためにフ
ォトレジスト材料を塗布するのに用いられる。本発明は
ソースおよびドレイン接触部が形成された後、フォトレ
ジスト材料の除去を必要としないことに基づく。そのか
わり金属材料が全つエーノ１に蒸着され、そして半導体
材料上にショットキーゲート接触（ＳｃｈｏｔＬｋｙ
ｇａｔｅ ｃｏｎｔａｃｔ ）形成するため、この金属
の蒸着は第二のマスクによってフォトレジスト材料のギ
ャップを通って行われる。その結果、完全に自己整合さ
れるゲート電極が提供され、電界効果トランジスタのソ
ース及びドレイン層とゲート構造の間の許容誤差が極め
て小さい。
ゲート構造を有する高速電界効果トランジスタが得られ
、電界効果トランジスタの製造の際に２つのマスクしか
用いない。第一のマスクは従来の技術と同じように、半
導体ウエーノ１上に電気的に絶縁されたマウントを構成
するメサを決めるのに用いられる。本プロセスで用いら
れるウェー７１では接触が非合金接触を通る電流チャネ
ルに提供される必要がある。第二のマスクはソースとド
レイン接触部の形成およびゲート構造の形成のためにフ
ォトレジスト材料を塗布するのに用いられる。本発明は
ソースおよびドレイン接触部が形成された後、フォトレ
ジスト材料の除去を必要としないことに基づく。そのか
わり金属材料が全つエーノ１に蒸着され、そして半導体
材料上にショットキーゲート接触（ＳｃｈｏｔＬｋｙ
ｇａｔｅ ｃｏｎｔａｃｔ ）形成するため、この金属
の蒸着は第二のマスクによってフォトレジスト材料のギ
ャップを通って行われる。その結果、完全に自己整合さ
れるゲート電極が提供され、電界効果トランジスタのソ
ース及びドレイン層とゲート構造の間の許容誤差が極め
て小さい。
（実施例の説明）
本発明の実施に利用できる半導体ウェー７１の断面図を
第１図に示す。図示されるように、エピタキシャル成長
構造はガリュームヒ索（ＧａＡｓ）基板ｌＯとＧａＡｓ
バッファ層１１およびその上の電子チャネル１２からな
る。製作されたウェー／％では電子チャネル１２は本発
明者らによる１９８６年６月６日に出願された名称“デ
ルタドープ型オーム性接触を存する電界効果トランジス
タ゛のアメリカ特許出願節８７１．２４９号に記述され
ているデルタドープ型電子チャネルである。第一１図に
示される電子チャネル１２と他の層は分子ビームエピタ
キシャル装置によって製作される。本発明を実施するた
めウェーハで必要な基本要素は最上層の（トップの）非
合金接触層１４のみである。このトップの非合金接触層
１４はいくつかの従来の手段によってできる。つ工−ハ
の製作では、層１４はイー・エフ・シュバート（Ｅ、
Ｆ、 ５ｃｈｕｂｃｒｔ）らによって１９８６年のア
ブライドフィジクスレターズ（ＡｐｐｌＩｅｄ Ｐｈｙ
ｓｉｃｓ Ｌｅｔｔｃｒｓ）第４９巻、２９２〜２９４
頁に記載されている“Ｎ型ＧａＡｓへのデルタドープ型
オーム性接触”という名称の文献に記述されているデル
タドープ型非合金オーム性接触である。層■４は狭ギヤ
ツプ半導体材料、例えば１９８１年のジェー・バック中
サイエンスーテクノロジ（Ｊ、Ｖａｃ、Ｓｃｉ、Ｔｅｃ
ｈｎｏｌｅ、 ）第１９巻第３号［ｉ２８〜６２７頁の
ジェー・エム・ウラドル（Ｊ、Ｍ、Ｗｏｏｄａｌｌ ）
らの“分子ビームエピタキシャルで成長されるＧａ、ｘ
ＩｎｘＡｓの平坦バンドギャップ層を用いたｎ−ＧａＡ
ｓへのオーム性接触”という文献に記述されるＧａＡｓ
の上のＩｎＡｓによって提供できる。
第１図に示す。図示されるように、エピタキシャル成長
構造はガリュームヒ索（ＧａＡｓ）基板ｌＯとＧａＡｓ
バッファ層１１およびその上の電子チャネル１２からな
る。製作されたウェー／％では電子チャネル１２は本発
明者らによる１９８６年６月６日に出願された名称“デ
ルタドープ型オーム性接触を存する電界効果トランジス
タ゛のアメリカ特許出願節８７１．２４９号に記述され
ているデルタドープ型電子チャネルである。第一１図に
示される電子チャネル１２と他の層は分子ビームエピタ
キシャル装置によって製作される。本発明を実施するた
めウェーハで必要な基本要素は最上層の（トップの）非
合金接触層１４のみである。このトップの非合金接触層
１４はいくつかの従来の手段によってできる。つ工−ハ
の製作では、層１４はイー・エフ・シュバート（Ｅ、
Ｆ、 ５ｃｈｕｂｃｒｔ）らによって１９８６年のア
ブライドフィジクスレターズ（ＡｐｐｌＩｅｄ Ｐｈｙ
ｓｉｃｓ Ｌｅｔｔｃｒｓ）第４９巻、２９２〜２９４
頁に記載されている“Ｎ型ＧａＡｓへのデルタドープ型
オーム性接触”という名称の文献に記述されているデル
タドープ型非合金オーム性接触である。層■４は狭ギヤ
ツプ半導体材料、例えば１９８１年のジェー・バック中
サイエンスーテクノロジ（Ｊ、Ｖａｃ、Ｓｃｉ、Ｔｅｃ
ｈｎｏｌｅ、 ）第１９巻第３号［ｉ２８〜６２７頁の
ジェー・エム・ウラドル（Ｊ、Ｍ、Ｗｏｏｄａｌｌ ）
らの“分子ビームエピタキシャルで成長されるＧａ、ｘ
ＩｎｘＡｓの平坦バンドギャップ層を用いたｎ−ＧａＡ
ｓへのオーム性接触”という文献に記述されるＧａＡｓ
の上のＩｎＡｓによって提供できる。
寄生抵抗の影響を減らすために電子チャネル１２と非合
金接触層１４の間にさらにドープ層１３が形成される。
金接触層１４の間にさらにドープ層１３が形成される。
このドープ層１３は均質ドープされた半導体あるいは本
実施例でのデルタドープ層１３からなる。しかし当業者
で理解されたいのはドープ層は電界効果トランジスタを
製作するのに絶対必要なものではないことである。
実施例でのデルタドープ層１３からなる。しかし当業者
で理解されたいのはドープ層は電界効果トランジスタを
製作するのに絶対必要なものではないことである。
第１図に示されるような半導体ウェーハが成長された後
、金属層２１が結晶成長の後ただ、ち、に蒸発によって
トップ表面に蒸着され、非合金接触層１４と金属層２１
の間に不必要な酸化層の形成を防ぐ。
、金属層２１が結晶成長の後ただ、ち、に蒸発によって
トップ表面に蒸着され、非合金接触層１４と金属層２１
の間に不必要な酸化層の形成を防ぐ。
層２Ｉに使われる金属は非合金接触層１４によく付着す
るものである必要がある。本実施例では層２１にチタン
（ＬＩＬａｎｌｕｍ）が用いられている。金属層によっ
てできるオーム性抵抗を減らすため、さらに金属層２１
の上に貴金属層２２が蒸むされる。製作されたウェーハ
では貴金属層２２に金（ｇｏｌｄ）が用いられている。
るものである必要がある。本実施例では層２１にチタン
（ＬＩＬａｎｌｕｍ）が用いられている。金属層によっ
てできるオーム性抵抗を減らすため、さらに金属層２１
の上に貴金属層２２が蒸むされる。製作されたウェーハ
では貴金属層２２に金（ｇｏｌｄ）が用いられている。
この貴金属はチタン層２１の上での酸化物の形成をも防
ぐ。
ぐ。
第一のマスクは従来のフォトリソグラフィによって金属
層２２の上にフォトレジスト層２３を形成するのに用い
られる。このフォトレジスト層２３は半導体ウェーへの
上に電界効果トランジスタの活性層に当る領域を決める
のに使われる。そして従来のエツチング液はフォトレジ
スト層２３に覆われていない金属層２１と２２および半
導体材料を除去するのに用いられる。この方法でウェー
ハ上の素子を隣の素子から分離するメサ構造が形成され
る。フォトレジスト層２３を溶かした後、それぞれの電
界効果トランジスタに残ったメサ構造を第３図に示す。
層２２の上にフォトレジスト層２３を形成するのに用い
られる。このフォトレジスト層２３は半導体ウェーへの
上に電界効果トランジスタの活性層に当る領域を決める
のに使われる。そして従来のエツチング液はフォトレジ
スト層２３に覆われていない金属層２１と２２および半
導体材料を除去するのに用いられる。この方法でウェー
ハ上の素子を隣の素子から分離するメサ構造が形成され
る。フォトレジスト層２３を溶かした後、それぞれの電
界効果トランジスタに残ったメサ構造を第３図に示す。
本発明では第１のマスクの使用は電界効果トラン、ジス
タの従来の製造方法での第１のマスクの使用と同じであ
る。
タの従来の製造方法での第１のマスクの使用と同じであ
る。
第４図に示されるように、第２のマスクは従来のフォト
リソグラフィ技術によって金属層２２のギャップを除く
全ウェーハにフォトレジスト層４１を形成するのに用い
られる。フォトレジスト層４１上のギャップは電界効果
トランジスタのソースとドレイン電極間に存在するギャ
ップに対応する位置に置かれる。そしてフォトレジスト
層４１のギャップの下にある金属層２１と２２をエツチ
ングするために、２５０ ミリリットルの水に１３ｇの
ヨウ化カリウム（ｐｏｔａｓｓｉｕｍ １ｏｄｉｄｅ）
と７ｇのヨウ素（ｉｏｄｉｄｅ）で構成される従来の金
属エツチング液が使われる。
リソグラフィ技術によって金属層２２のギャップを除く
全ウェーハにフォトレジスト層４１を形成するのに用い
られる。フォトレジスト層４１上のギャップは電界効果
トランジスタのソースとドレイン電極間に存在するギャ
ップに対応する位置に置かれる。そしてフォトレジスト
層４１のギャップの下にある金属層２１と２２をエツチ
ングするために、２５０ ミリリットルの水に１３ｇの
ヨウ化カリウム（ｐｏｔａｓｓｉｕｍ １ｏｄｉｄｅ）
と７ｇのヨウ素（ｉｏｄｉｄｅ）で構成される従来の金
属エツチング液が使われる。
この金属層のエツチングの間に、約０．０５〜０，２μ
ｍの小さい金属層のアンダーカットができる。第５図に
示されるように、かくして、それぞれの電界効果トラン
ジスタでは金属層２１と２２がソース電極５１とドレイ
ン電極５２に分離される。そして非合金接触層１４およ
びドープ層１３（このような層が存在する場合）にギャ
ップを作るために、フォトレジスト層４１のギャップの
下のＧａＡｓ材料がエツチングされる。この半導体エツ
チングプロセスで作られたギャップはソースとドレイン
電極の間の電気的接続が電子チャネル１２のみでなされ
、その上のいかなる層（これらの層がオーム性接触を提
供する）をも通らないようにする必要がある。そしてチ
タンからなる金属層６１が全ウェーハに蒸着され、厚さ
約５０ｎｍの層が得られる。次にチタン金属層６１の上
に金からなる金属層６２が蒸告され、約１５０ｎｍの層
が得られる。第６図上に示されるようにこの蒸着の間に
チタンや金の金属材料がフォトレジスト層４１のギャッ
プを通って蒸着され、半導体材料の上にショットキーゲ
ート電極６３を形成する。
ｍの小さい金属層のアンダーカットができる。第５図に
示されるように、かくして、それぞれの電界効果トラン
ジスタでは金属層２１と２２がソース電極５１とドレイ
ン電極５２に分離される。そして非合金接触層１４およ
びドープ層１３（このような層が存在する場合）にギャ
ップを作るために、フォトレジスト層４１のギャップの
下のＧａＡｓ材料がエツチングされる。この半導体エツ
チングプロセスで作られたギャップはソースとドレイン
電極の間の電気的接続が電子チャネル１２のみでなされ
、その上のいかなる層（これらの層がオーム性接触を提
供する）をも通らないようにする必要がある。そしてチ
タンからなる金属層６１が全ウェーハに蒸着され、厚さ
約５０ｎｍの層が得られる。次にチタン金属層６１の上
に金からなる金属層６２が蒸告され、約１５０ｎｍの層
が得られる。第６図上に示されるようにこの蒸着の間に
チタンや金の金属材料がフォトレジスト層４１のギャッ
プを通って蒸着され、半導体材料の上にショットキーゲ
ート電極６３を形成する。
フォトレジスト層４１のギャップを通って半導体材料の
上に蒸着されたものを除く全ての金属層６１と６２を除
去した後、フォトレジスト層４１が除去される。その結
果得られた電界効果トランジスタを第７図に示す。ゲー
ト電極６３がソースおよびドレイン電極を作るためのフ
ォトレジスト層４１のギャップを通って蒸着されされる
ため、ゲート電極とソースおよびドレイン層の間の横の
距離は前述のエツチング工程で、できたアンダーカット
のみに依存する。本実施例ではゲート電極とソースおよ
びドレイン層の間の横距離がわずか０６０５〜０．２μ
ｍとなるようにこのアンダーカットを作ることができる
。本発明ではソースとドレイン電極およびグー４構造を
形成するのに一つのマスクしか用いないため、このよう
な小さいゲート電極許容誤差か実現できる。ゲートは自
己整合され、そしてこの自己整合は許容誤差を小さくす
る。つまり寄生抵抗を小さくできる利点を持つ。
上に蒸着されたものを除く全ての金属層６１と６２を除
去した後、フォトレジスト層４１が除去される。その結
果得られた電界効果トランジスタを第７図に示す。ゲー
ト電極６３がソースおよびドレイン電極を作るためのフ
ォトレジスト層４１のギャップを通って蒸着されされる
ため、ゲート電極とソースおよびドレイン層の間の横の
距離は前述のエツチング工程で、できたアンダーカット
のみに依存する。本実施例ではゲート電極とソースおよ
びドレイン層の間の横距離がわずか０６０５〜０．２μ
ｍとなるようにこのアンダーカットを作ることができる
。本発明ではソースとドレイン電極およびグー４構造を
形成するのに一つのマスクしか用いないため、このよう
な小さいゲート電極許容誤差か実現できる。ゲートは自
己整合され、そしてこの自己整合は許容誤差を小さくす
る。つまり寄生抵抗を小さくできる利点を持つ。
第８図は自己整合電界効果トラレジスタの上面図である
。第８図に示されるように、ゲート電極への接続を簡単
にするために、ゲート電極６３は大きなバッド８１に接
続されている。
。第８図に示されるように、ゲート電極への接続を簡単
にするために、ゲート電極６３は大きなバッド８１に接
続されている。
ここで述べたのは本発明の実施例にすぎない。
本発明の精神や範囲から離れずに当業者によって多くの
考案ができる。例えばゲート電極を形成するために、チ
タン、白金と金からなる金属の結合が使用できる。同様
に電界効果トランジスタの製造では他の半導体材料も利
用できる。
考案ができる。例えばゲート電極を形成するために、チ
タン、白金と金からなる金属の結合が使用できる。同様
に電界効果トランジスタの製造では他の半導体材料も利
用できる。
第１図から第７図までは本発明を利用して電界効果トラ
ンジスタを製造するときの半導体ウェーハの断面図、 第８図は電界効果トランジスタの電極構造の上面図であ
る。 ｔｏ−ＩＧａＡｓ基板 ＩＩ・・・ＧａＡｓバッファ層 １２・・・電子チャネル １３・・・ドープ層 １４・・・非合金接触層 ２１．２２・・・金属層 ２３・・・フォトレジスト層 ４１・・・フォトレジスト層 ５１・・・ソース電極 ５２・・・ドレイン電極 ８１．８２・・・金属層 ６３・・・ゲート電極 ８１・・・パッド 出 願 人：アメリカン テレフォン アンドＦ／に、
７ Ｆ／６．２ Ｆ／に、、５ ＦＩｏ、７ ＦＩＧ、θ ８１ ハ一ノド
ンジスタを製造するときの半導体ウェーハの断面図、 第８図は電界効果トランジスタの電極構造の上面図であ
る。 ｔｏ−ＩＧａＡｓ基板 ＩＩ・・・ＧａＡｓバッファ層 １２・・・電子チャネル １３・・・ドープ層 １４・・・非合金接触層 ２１．２２・・・金属層 ２３・・・フォトレジスト層 ４１・・・フォトレジスト層 ５１・・・ソース電極 ５２・・・ドレイン電極 ８１．８２・・・金属層 ６３・・・ゲート電極 ８１・・・パッド 出 願 人：アメリカン テレフォン アンドＦ／に、
７ Ｆ／６．２ Ｆ／に、、５ ＦＩｏ、７ ＦＩＧ、θ ８１ ハ一ノド
Claims (3)
- （１）半導体ウェーハを形成するため、非合金接触を形
成する前に少なくとも一つの電流チャネルを含む半導体
基板上にエピタキシャル層を成長させるステップ、 非合金接触の上に金属層を蒸着するステップ、個々の電
界効果トランジスタに応じてフォトレジスト材料および
フォトリソグラフィー技術を使ってウェーハ上に領域を
マスキングするステップ、個々の電界効果トランジスタ
に応じてメサを形成するため、金属層およびエピタキシ
ャル成長層をエッチングするステップ、 メサ構造を決めるために、蒸着されたフォトレジスト材
料を溶かすステップ、 個々の電界効果トランジスタのゲート電極構造のための
メサのトップで残す金属層の領域を決めるため、フォト
リソグラフィーおよびフォトレジスト材料を用いてウェ
ーハをマスキングするステップ、 決められた領域で露光した金属層と非合金接触を除去す
るためエッチングをするステップ、決められた領域でゲ
ート構造を形成する領域を含む全ウェーハ上に金属層を
蒸着するステップ、および、 マスキング工程の間に蒸着されたフォトレジスト材料を
除去するステップ、 からなることを特徴とする自己整合ゲートを有する電界
効果トランジスタの製造方法。 - （２）非合金接触の上に金属層を蒸着するステップは、 不要な酸化層の形成を防ぐため、非合金接触に第一の金
属層を蒸着する工程、および、 この第一の金属層の上に貴金属からなる第二の金属層を
蒸着する工程からなる特許請求の範囲第１項記載の自己
整合ゲートを有する電界効果トランジスタの製造方法。 - （３）ゲート構造を形成するため金属層を蒸着するステ
ップは、 半導体材料によく付着する第一の金属層を蒸着する工程
、および 低いオーミック性抵抗を有する金属からなる第二の金属
層を蒸着する工程からなる特許請求の範囲第１項記載の
自己整合ゲートを有する電界効果トランジスタの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US944457 | 1986-12-19 | ||
| US06/944,457 US4784967A (en) | 1986-12-19 | 1986-12-19 | Method for fabricating a field-effect transistor with a self-aligned gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164477A true JPS63164477A (ja) | 1988-07-07 |
Family
ID=25481431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314332A Pending JPS63164477A (ja) | 1986-12-19 | 1987-12-14 | 自己整合ゲートを有する電界効果トランジスタの製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4784967A (ja) |
| EP (1) | EP0274866B1 (ja) |
| JP (1) | JPS63164477A (ja) |
| CA (1) | CA1271850A (ja) |
| DE (1) | DE3778861D1 (ja) |
| ES (1) | ES2030742T3 (ja) |
| HK (1) | HK108693A (ja) |
| SG (1) | SG123492G (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
| KR920009718B1 (ko) * | 1987-08-10 | 1992-10-22 | 스미도모덴기고오교오 가부시기가이샤 | 화합물반도체장치 및 그 제조방법 |
| US5013685A (en) * | 1989-11-02 | 1991-05-07 | At&T Bell Laboratories | Method of making a non-alloyed ohmic contact to III-V semiconductors-on-silicon |
| US6043143A (en) * | 1998-05-04 | 2000-03-28 | Motorola, Inc. | Ohmic contact and method of manufacture |
| US6258616B1 (en) * | 1998-05-22 | 2001-07-10 | Lucent Technologies Inc. | Method of making a semiconductor device having a non-alloyed ohmic contact to a buried doped layer |
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| US4197551A (en) * | 1977-09-14 | 1980-04-08 | Raytheon Company | Semiconductor device having improved Schottky-barrier junction |
| GB1601059A (en) * | 1978-05-31 | 1981-10-21 | Secr Defence | Fet devices and their fabrication |
| GB1602498A (en) * | 1978-05-31 | 1981-11-11 | Secr Defence | Fet devices and their fabrication |
| US4325181A (en) * | 1980-12-17 | 1982-04-20 | The United States Of America As Represented By The Secretary Of The Navy | Simplified fabrication method for high-performance FET |
| FR2496982A1 (fr) * | 1980-12-24 | 1982-06-25 | Labo Electronique Physique | Procede de fabrication de transistors a effet de champ, a grille auto-alignee, et transistors ainsi obtenus |
| FR2558647B1 (fr) * | 1984-01-23 | 1986-05-09 | Labo Electronique Physique | Transistor a effet de champ de type schottky pour applications hyperfrequences et procede de realisation permettant d'obtenir un tel transistor |
| GB8413170D0 (en) * | 1984-05-23 | 1984-06-27 | British Telecomm | Production of semiconductor devices |
| US4780748A (en) * | 1986-06-06 | 1988-10-25 | American Telephone & Telegraph Company, At&T Bell Laboratories | Field-effect transistor having a delta-doped ohmic contact |
-
1986
- 1986-12-19 US US06/944,457 patent/US4784967A/en not_active Expired - Lifetime
-
1987
- 1987-12-09 ES ES198787310792T patent/ES2030742T3/es not_active Expired - Lifetime
- 1987-12-09 DE DE8787310792T patent/DE3778861D1/de not_active Expired - Fee Related
- 1987-12-09 EP EP87310792A patent/EP0274866B1/en not_active Expired
- 1987-12-14 JP JP62314332A patent/JPS63164477A/ja active Pending
- 1987-12-16 CA CA000554501A patent/CA1271850A/en not_active Expired - Fee Related
-
1992
- 1992-12-09 SG SG1234/92A patent/SG123492G/en unknown
-
1993
- 1993-10-14 HK HK1086/93A patent/HK108693A/xx not_active IP Right Cessation
Patent Citations (3)
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| JPS5412573A (en) * | 1977-06-29 | 1979-01-30 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and production of the same |
| JPS6089979A (ja) * | 1983-10-24 | 1985-05-20 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| SG123492G (en) | 1993-02-19 |
| DE3778861D1 (de) | 1992-06-11 |
| CA1271850A (en) | 1990-07-17 |
| US4784967A (en) | 1988-11-15 |
| HK108693A (en) | 1993-10-22 |
| EP0274866A1 (en) | 1988-07-20 |
| EP0274866B1 (en) | 1992-05-06 |
| ES2030742T3 (es) | 1992-11-16 |
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