JPS6245078A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、微細構造の電界効果トランジスタ及びその製
造方法に関する。

〔発明の技術的背景とその問題点〕

半絶縁性ＧａＡｓ基板を用いたショットキーゲート型電
界効果トランジスタ（ＭＥＳＦＥＴ）及び接合型電界効
果トランジスタ（ＪＦＥＴ）は、ＧａＡＳのもつ高い電
子移動度のために、マイクロ波用素子として、またＳｉ
では得られない高速動作可能なＩＣの基本素子として注
目されている。

これらのＦＥＴの高性能化のためには、直列抵抗Ｒｓの
低減及びチャネル長の短縮が不可欠である。

このため従来より、ゲートＮ極に自己整合的にソース、
ドレイン高濃度層を形成する、いわゆるセルファライン
構造が用いられている。

第７図はその様なセルファライン型 ＭＥＳＦＥＴの一般的な構造を示す。図において、３１
は半絶縁性ＧａＡＳ基板であり、その表面部にｎ型動作
層３２が形成され、この動作層３２にショットキー１１
！ｉｉ！を形成するゲートＮ極３３が形成されている。

ｎ＋型のソース、ドレイン高濃度層３４．３５はゲート
電極３３をマスクとして不純物をイオン注入してゲート
電極３３に自己整合的に形成され、それぞれの表面にオ
ーミック電極３６．３７が形成されている。

この様なセルファライン型ＭＥＳＦＥＴは、ソース、ド
レイン高濃度層３４．３５がゲート電極３３に近接して
設けられるため、直列抵抗Ｒｓは小さくなる反面、耐圧
が著しく低下してしまうという欠点がある。

第８図はこの様な問題を解決するために考えられている
ＭＥＳＦＥ下構造で島構造第７図と異なる点は、ゲート
電極３３のｌ１ｌｌ壁部に薄い絶縁膜３８を形成して、
この状態で不純物のイオン注入を行なってソース、ドレ
イン高濃度層３４．３５を形成していることである。

、この構造では、第７図のものに比べて耐圧は大きくな
るが、直列抵抗Ｒ９の低減は十分でない。

従って耐圧と直列抵抗Ｒｓの最適値を得るためにプロセ
ス条件の最適化が必要であり、本質的なＭＥＳＦＥＴの
性能向上には限界がある。

一方、チャネル長を短くすることによるＦＥＴの高性能
化へのアプローチは、ゲート長を短くする方向で進んで
いる。しかし、ゲート電極加工時にＲＩＥなどのドライ
エツチングを採用する場合が多いため、基板の動作層及
びゲート電極周辺のダメージによるショットキー界面の
劣化を避けることが困難である。このため、ゲート電極
の微細加工の条件とＦＥＴの電気的特性との最適化が必
要となる。特にＭＥＳＦＥＴの性能は、直列抵抗Ｒ８の
他にショットキー・ゲート電極と動作層界面の特性に依
存することは、本発明者等が既に明らかにした通りであ
る（′８５年１月　信学技報５８Ｄ８４−１２７．ｐ４
３参照）。即ち、ＭＥＳＦＥＴでのゲート・バイアスに
対する相互コンダクタンスｇｍの変化率に値と界面の良
好さを表わす理想因子ｎ値とは次の関係をもっている。

１＋５ に−Ｋ１１　／　　（ｎ　　　　　＋ａＲｓ　　Ｋｎ　
　）ここで、Ｋ＋は真性のＫ１１ｌであり、この関係式
によりｎ値の劣化はＦＥＴ性能を示すに値を著しく低下
させる。

また、ゲート電極の微細化に応じて動作層を薄くし、か
つその濃度を高くするという、いわゆるスケーリング則
が提案されているが、このスケーリングに゛よりゲート
電極周辺の電界集中が大きくなる。これは、理想的なシ
ョットキー障壁であっても鏡像効果による実効バリア高
さの低下、理想因子ｎ値の低下を招くことになる。この
ため、ゲート電極をスケーリングにより微細化すること
にも限界が生じる。

以上のショットキー特性の劣化要因をまとめると、■ゲ
ート電極加工時に導入されるダメージによる界面の劣化
、■ゲート電極周辺の電界集中によってもたらされる鏡
像効果による劣化、があり、これらが直列抵抗Ｒｓ及び
耐圧と共にＦＥＴ特性の向上を妨げている。

更にＭＥＳＦＥＴのチャネル長の微細化が進むと、ソー
ス、ドレイン高濃度層が異常に接近し、チャネル領域で
ある動作層を流れる電流の他に基板を流れる電流が増大
する。この結果ゲート・バイアスでは制御しきれない電
流成分によりドレイン・コンダクタンスが増大し、また
相互コンダクタンスｇｍが低下する。これはいわゆる短
チヤネル効果として知られている。

以上をまとめると、従来構造のＭＥＳＦＥＴでより微細
化を図る場合に性能劣化をもたらす要因には、ショット
キー特性の劣化及び短チヤネル効果があり、これらが直
列抵抗Ｒｓ、耐圧と共に〜ＩＥＳＦＥＴの高性能化にと
って重要な問題となる。

〔発明の目的〕

本発明は上記したような短ゲート化に伴う特性劣化の問
題を解決して、高性能化を図ったＦＥＴ及びその製造方
法を提供することを目的とする。

（発明の概要） 本発明にがかるＦＥＴは、第１導電型のソース。

ドレイン高濃度層の少なくともチャネル領域側の部分を
基板表面の第１導電型の動作層下部に動作層に接する状
態で設け、ソース、ドレイン高濃度層に挟まれた領域の
前記動作層下部には動作層に接して第２導電型層を設け
、ゲート電極は動作層上にソース、ドレイン高濃度層間
隔より長いゲート長をもって、かつソース。ドレイン高
濃度層に接しない状態で形成する。つまり本発明のＦＥ
Ｔでは、チャネル長はソース。ドレイン高濃度層間隔で
決り、ゲート長はチャネル長より長くなる。

この様なＦＥＴを製造する本発明の方法は、先ず半導体
基板表面に第２導電型層を形成した後、この基板に不純
物を選択的にかつ高濃度にドープして所定間隔の第１導
電型のソース、ドレイン高濃度層を形成し、この後基板
上に動作層を形成して、その１ｌＪｆｌＩ：Ｍ表面にソ
ース、ドレイン高濃度層間隔より長いゲート長をもつゲ
ート電極を形成する。

〔発明の効果〕

本発明にかがるＦＥＴは、ゲート電極がソース。

ドレイン高１１度層間隔より長く、しかもソース。

ドレイン高濃度層に接しないように形成されているから
、ＦＥＴの特性を決定するチャネル長はゲート長に無関
係であり、ソース、ドレイン高濃度−間隔により決まる
。またソース、ドレイン高濃度層間の動作層下部には動
作層と逆の第２導電型層が設けられるため、この第２導
電型層と動作層間の接合電位により基板に流出する電流
は低減され、したがって短チヤネル効果が低減される。

以上の理由で本発明では、ゲート電極の微細加工を行な
う必要がなく、微細化に伴うショットキー特性等の劣化
及び短チヤネル効果は問題にならない。

また、ゲート電極をＲＩＥなどにより加工する場合もゲ
ート電極周辺部の動作層表面に導入されるダメージは、
ソース、ドレイン高濃度層間隔で決まるチャネル領域に
は影響を及ぼさないため、ゲートＮ極加工法の自由度が
大きい。つまり、ゲート電極加工時に導入されるダメー
ジにより界面特性が劣化しその結果ＦＥＴ特性が劣化す
る、という問題は回避できる。

更に本発明のＦＥＴでは、動作層がソース、ドレイン高
濃度層に接してその上部に形成されているため、次のよ
うな効果が得られる。ショットキー特性は前述のように
界面状態と鏡像効果によって劣化する。そして鏡像効果
はゲート電極周辺の電界集中度により決定されるため、
電位分布を緩和することにより改善することができる。

最大電界集中は電位分布の急峻な場所により決まり、こ
れは濃度勾配の急峻なところであることはいうまでもな
い。そうすると電界集中は、オーミック電極とソース、
ドレイン高濃度層の界面及び動作層とソース、ドレイン
高濃度層の接合部に起り、ショットキー特性はこれらの
部分とゲート電極の位置関係により決まるため、動作層
とソース、ドレイン高濃度層の接触面積が小さくかつソ
ース、ドレイン高濃度層がゲート電極に近接している従
来の例えば第７図の構造では、電界集中度が大きく、こ
れにより実効バリア高さが低下し、理想因子ｎ値が劣化
する。同じ理由により耐圧も低下する。

これに対して本発明の構造では、動作層とソース。

ドレイン高濃度層の接触面積が大きくとれるため電位分
布は緩和され、電界集中度は小さくなる。

またゲートｔｍに電圧が印加された時、ゲート電極面積
が大きいためにその周辺にかかる電界も緩和されるから
、鏡像効果によるショットキー特性の低下は本質的に改
善される。

更に、ゲート電極がソース、ドレイン高濃度層に接しな
いために耐圧が向上し、チャネル領域がソース、トレイ
ン高濁度層間隔で決まるために直列抵抗Ｒｓも十分に低
減される。

また本発明の製造方法では、半導体基板に先ず第２導電
型層を形成し、続いて第１導電型のソース、ドレイン高
濃度層を形成した後に例えば、エピタキシャル成長法等
により第１導電型の動作層を形成する。このため、動作
層を形成し、ゲート′ＦＲ極を形成した後ソース、ドレ
イン高ｉ！１度層を形成する従来の一般的な工程におけ
るような、イオン注入によるソース、ドレイン高濃度層
形成工程での界面特性の劣化がなく、これによりＦＥＴ
の高性能化を図ることができる。

（発明の実７７１例〕 以下本発明の詳細な説明する。

第１図は一実施例のＧａＡｓ−ＭＥＳＦＥＴを示す。１
１は例えば比抵抗１０７〜１０８Ωｃｍ程度の半絶縁性
ＧａＡｓＷ板であり、その表面部に所定間隔をもってｎ
１型のソース、ドレイン高濃度層１４．１５が形成され
、このソース、トレイン高濃度層１４．１５双方の一部
に接するよ、うにこれらの上部にｎ型動作層１２が形成
されている。

ソース、ドレイン高濃度１１１４．１５に挟まれた領域
の動作層１２下部には動作層１２に接してｐ型層１８が
形成されている。ショットキー・ゲート電極１３は動作
層１２表面にソース、ドレイン高濃度層１４．１５の間
隔より長いゲート長をもってソース、ドレイン高濃度層
１４．１５上にまたがり、かつこれらに接しない状態で
形成されている。ソース、ドレインのオーミック電極１
６゜１７はそれぞれソース、ドレイン高濃度層１４゜１
５の表面に接して形成されている。

第２図（ａ）〜（ｄ）はこの実施例のＭＥＳＦＥＴの製
造工程例を示す図である。先ず半絶縁性ＧａＡＳ基板１
１の表面にｐ型層１８を形成する（第２図（ａ））。こ
のｐ型層１８の形成はイオン注入でもエピタキシャル成
長を利用してもよい。

次にこの基板上に所定幅の５ｉＯ２１１！マスク１９ヲ
形成シ、Ｓ１＋を例えば１００Ｋｅｙ、１×１０１４／
ｃＩ１１の条件でイオン注入して、８００〜８５０℃で
熱処理してｎ＋型のソース。

ドレイン高濃度層１４．１５を形成する（第２図（ｂ）
）。Ｓ　ｉ　０２　！ｌマスク１９の幅を例えば１μｍ
に設定すれば、これが実効チャネル長を決めることにな
る。この後基板の動作層形成領域に窓を有するＳ　ｉ　
０２１！！マスク２０を形成し、ｎ型動作層１２を選択
的にエピタキシャル成長させる。

これにより動作層１２は、ｐ型層１８上からソース、ド
レイン高濃度層１４．１５の双方にまたがるように形成
される。（第２図（Ｃ））。ｎ型動作１１１２は例えば
Ｓｉを１　Ｘ　１０１７／ｒ：ｙｒ３程度ドープし、厚
さ０．１μｍ程度とする。次に基板全面にプラズマＣＶ
Ｄにより５ｉ３Ｎ４１１１を約５０００人程度堆積し、
これをＲＩＥなどの異方性ドライエツチングにより膜厚
相当分エツチングして５ｉ０２１１！マスク２０の側壁
部にのみＳｉ３Ｎ＋膜２１を残し、この５ｉｉＮ＋１Ｉ
２１で挟まれた領域の動作層１２表面にショットキー・
ゲート電極１３を形成する（第２図（ｄ））。

このゲート電極１３の形成は例えば、全面にＴｉ／Ｐｔ
／Ａｕｇ！を被着し、表面をレジストなどにより平坦化
した後エッチバックして、不要部分を除去する、という
工程で行なう。この後５ｉＯｚ膜マスク２０を除去して
ソース、ドレイン高濃度！１４，１５．を露出させ、こ
の露出したソース。

ドレイン高濃度層１４．１５にオーミック電極１６．１
７を形成する（第２図（ｅ））。このオーミック電極１
６．１７も例えばＡＵＧｅｌ！を全面に被着し、先のゲ
ート電極の場合と同様にエッチバックにより不要部分を
除去することで形成される。

第４図〜第６図はこの実施例による（３ａＡｓ−ＭＥＳ
ＦＥＴの特性を示した。第４図はしきい値電圧ｖｔｈの
チャネル長依存性、第５図はショットキー特性の良好さ
を表わす理想因子ｎ値のチャネル長依存性を示し、Ｍ６
図はチャネル幅１０μｍ当りのに値のチャネル長依存性
を示している。これらの図で、実線が実施例の場合であ
り、破線は第７図の従来構造の場合である。従来構造で
はチャネル長が短くなるとしきい値が負側に著しくシフ
トし、また理想因子ｎ値が増大し、Ｋ値はチャネル長１
μｍ当りから低下する、いわゆる短チヤネル効果が規わ
れている。これに対してこの実施例では、チャネル長０
．５μｍまではしきい値電圧のシフトはなく、またに値
もチャネル長に反比例して増加している。これは動作層
１２の下部にソース、ドレイン高濃度層１４．１５に挟
まれてｐ型層１８が設けられているため、このｐ型層１
８が電子に対するポテンシャル・バリアとして動き、基
板１１を通って流れる電流が抑制されるためである。ま
たＫｔａは短チヤネル効果のない長チャネル酒域でも向
上している。これはショットキー障壁の良好さを表わす
ｎ値が改善されたことと、ソース直列抵抗Ｒｓの低減に
よるものである。

この実施例では、ソース直列抵抗はソース、ドレイン高
濃度層のみによって決り、耐圧とは無関係に濃度を高め
ることができることが可能となっている。理想因子ｎ値
が改善されたのは、ｎ型動作層１２とソース、ドレイン
高濃度層の接触面積が大きく、またゲート艮がチャネル
長より良くなったため、ゲート電極周辺での電界集中度
が緩和され、鏡像効果の影響が小さくなったためである
。

第３図（ａ）〜（ｅ）は別の製造工程例である。

第２図と対応する部分には第２図と同一符号を付して詳
細な説明は省く。半絶縁性ＧａＡｓ基板１１にｐ型層１
８を形成しく第３図（ａ））、次いでソース、ドレイン
高濃度層１４．１５を形成する、（第３図（ｂ））まで
は先の製造工程と同じである。この後ｎ型動作層１２を
基板全面にエピタキシャル成長させる（第３図（Ｃ））
。そしてこのｎ型動作層１２上全面にショットキー・ゲ
ートとなる金属として例えばＷＮｌｉ！１３’　を３０
００人程度被着し、この上にゲート領域及びその周辺領
域を覆うＳｉＯ２膜マスク２２を形成する（第３図（ｄ
））。この後５ｉ０２膜マスク２２を用いてＷＮ膜１３
′をエツチングしてゲート電＃１１３を形成し、更にｎ
型動作層１２をエツチングしてソース、ドレイン高濃度
層１４．１５表面を露出させる。そしてＳ　ｉ　０２　
腋マスク２２とその下のパターニングされたゲート電極
１３及び動作層１２の側壁に、先の製造工程例と同様に
して選択的にＳｉ３Ｎ４膜２３を形成し、この後全面に
ＡｕＧｅ合金を被着してエッチバックすることによりソ
ース、ドレインのオーミックｔｔＵ１６．１７を形成す
る（第３図（ｅ））。

この製造工程例によっても先の製造工程例とほぼ同様の
効果が得られた。この製造工程では、ゲート電極のエツ
チング加工にＲｒＥを用いたが、加工時にダメージが導
入されるのは実効チャネル領域から離れた位置であり、
チャネル領域の影響を及ぼすことなく、従って浸れたシ
ョットキー特性を示すことが確認されている。

なお本発明は上記した実施例に限られるものではない。

例えば実施例ではｎチャネルの場合を説明したが、ｎチ
ャネルにも同様に適用することができる。またＭＥＳＦ
ＥＴの他、ｐｎ接合ゲート構造のいわゆるＪＦＥＴにも
本発明を適用することができる。第１導電型動作層の下
部に設ける第２導電型層は、基板として第２導電型基板
を用いれば格別に形成する必要はない。更にＧａＡｓ以
外の半導体基板を用いた場合にも本発明は有効である。

【図面の簡単な説明】

第１図は本発明の一実施例のＭＥＳＦＥＴを示す図、第
２図（ａ）〜（ｅ）はそのＭＥＳＦＥＴの製造工程例を
示す図、第３図（ａ）〜（ｅ）は他の製造工程例を示す
図、第４図〜第６図はこのＥＴを示す図である。 １１・・・半絶縁性ＧａＡＳ基板、１２・・・ｎ型動作
層、１３・・・ショットキー・ゲート電極、１４．１５
・・・ｎ＋型ソース、ドレイン高濃度層、１６．１７・
・・オーミック電極、１８・・・ｐ型層、１９．２０．
２２−８　ｉ０２　Ｍマスク、２１、．２３・・・Ｓｉ
３Ｎ４躾。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３ｖ！Ｊ

Claims (5)

【特許請求の範囲】
1. （１）半導体基板表面に第１導電型の動作層を有し、こ
   の動作層表面にゲート電極を有する電界効果トランジス
   タにおいて、第１導電型のソース、ドレイン高濃度層の
   少なくともチャネル領域側の一部が前記動作層の下部に
   動作層に接して設けられ、これらソース、ドレイン高濃
   度層に挟まれた領域の前記動作層下部に動作層に接して
   第２導電型層が設けられ、前記ゲート電極は前記ソース
   、ドレイン高濃度層間隔より長いゲート長をもち、かつ
   ソース、ドレイン高濃度層に接しないように形成されて
   いることを特徴とする電界効果トランジスタ。
2. （２）前記ゲート電極は前記動作層との間でショットキ
   ー障壁またはｐｎ接合を形成する特許請求の範囲第１項
   記載の電界効果トランジスタ。
3. （３）半導体基板表面に第２導電型層を形成する工程と
   、前記第２導電型層が形成された基板に不純物を高濃度
   にかつ選択的にドープして第１導電型のソース、ドレイ
   ン高濃度層を形成する工程と、これらソース、ドレイン
   高濃度層及び第２導電型層が形成された基板上に少なく
   とも前記ソース、ドレイン高濃度層の双方にまたがるよ
   うに第１導電型の動作層を形成する工程と、前記動作層
   表面に前記ソース、ドレイン高濃度層間隔より大なるゲ
   ート長のゲート電極を形成する工程とを備えたことを特
   徴とする電界効果トランジスタの製造方法。
4. （４）前記動作層は基板表面の前記ソース、ドレイン高
   濃度層双方の一部にまたがるように選択的にエピタキシ
   ャル成長させ、この動作層に自己整合的にゲート電極及
   びソース、ドレインのオーミック電極を形成するように
   した特許請求の範囲第３項記載の電界効果トランジスタ
   の製造方法。
5. （５）前記動作層は基板全面にエピタキシャル成長させ
   てその表面にゲート電極を形成した後、前記動作層を選
   択的にエッチング除去して前記ソース、ドレイン高濃度
   層表面を露出させ、露出したソース、ドレイン高濃度層
   表面にオーミック電極を形成するようにした特許請求の
   範囲第３項記載の電界効果トランジスタの製造方法。