JPH04305976A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04305976A JPH04305976A JP6996591A JP6996591A JPH04305976A JP H04305976 A JPH04305976 A JP H04305976A JP 6996591 A JP6996591 A JP 6996591A JP 6996591 A JP6996591 A JP 6996591A JP H04305976 A JPH04305976 A JP H04305976A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＭＯＳ型ＦＥＴ
（電界効果トランジスタ）等の半導体装置に関する。
（電界効果トランジスタ）等の半導体装置に関する。
【０００２】
【従来の技術】従来の例えばＮチャンネルＭＯＳ型ＦＥ
Ｔは、図５に示すように、例えばＰ型のシリコン基板２
１上に選択酸化によって形成されたフィールド絶縁層２
２を有し、該フィールド絶縁層２２によって囲まれた素
子活性領域２３内に夫々Ｎ型のドレイン領域２４及びソ
ース領域２５が形成され、これらドレイン領域２４及び
ソース領域２５間のチャンネル領域２６上にゲート絶縁
膜２７を介して例えば多結晶シリコン層によるゲート電
極２８が形成され、更に、フィールド絶縁層２２下にＰ
型のチャンネル・ストッパ領域２９が形成されて構成さ
れている。
Ｔは、図５に示すように、例えばＰ型のシリコン基板２
１上に選択酸化によって形成されたフィールド絶縁層２
２を有し、該フィールド絶縁層２２によって囲まれた素
子活性領域２３内に夫々Ｎ型のドレイン領域２４及びソ
ース領域２５が形成され、これらドレイン領域２４及び
ソース領域２５間のチャンネル領域２６上にゲート絶縁
膜２７を介して例えば多結晶シリコン層によるゲート電
極２８が形成され、更に、フィールド絶縁層２２下にＰ
型のチャンネル・ストッパ領域２９が形成されて構成さ
れている。
【０００３】次に、上記従来のＮチャンネルＭＯＳ型Ｆ
ＥＴの製法を図７及び図８に基いて説明すると、まず、
図７Ａに示すように、Ｐ型のシリコン基板２１上全面に
ＳｉＯ２ からなる熱酸化膜、即ちゲート絶縁膜２７を
形成したのち、該ゲート絶縁膜２７上にＳｉＮ膜（耐酸
化膜）３０を形成し、その後、該ＳｉＮ膜３０をパター
ニングして後に素子活性領域となる部分の上にＳｉＮ膜
３０を残す。
ＥＴの製法を図７及び図８に基いて説明すると、まず、
図７Ａに示すように、Ｐ型のシリコン基板２１上全面に
ＳｉＯ２ からなる熱酸化膜、即ちゲート絶縁膜２７を
形成したのち、該ゲート絶縁膜２７上にＳｉＮ膜（耐酸
化膜）３０を形成し、その後、該ＳｉＮ膜３０をパター
ニングして後に素子活性領域となる部分の上にＳｉＮ膜
３０を残す。
【０００４】次に、図７Ｂに示すように、上記ＳｉＮ膜
３０をマスクとしてＰ型の不純物をシリコン基板２１表
面にイオン注入してチャンネル・ストッパ領域２９を形
成する。
３０をマスクとしてＰ型の不純物をシリコン基板２１表
面にイオン注入してチャンネル・ストッパ領域２９を形
成する。
【０００５】次に、図７Ｃに示すように、全面に選択酸
化を行って、上記ＳｉＮ膜３０以外の部分に熱酸化によ
るフィールド絶縁層２２を形成する。このとき、該フィ
ールド絶縁層２２下に上記チャンネル・ストッパ領域２
９が形成された形になると共に、シリコン基板２１上に
フィールド絶縁層２２によって囲まれた素子活性領域２
３が形成される。また、ＳｉＮ膜３０上には薄い熱酸化
膜３１が形成される。
化を行って、上記ＳｉＮ膜３０以外の部分に熱酸化によ
るフィールド絶縁層２２を形成する。このとき、該フィ
ールド絶縁層２２下に上記チャンネル・ストッパ領域２
９が形成された形になると共に、シリコン基板２１上に
フィールド絶縁層２２によって囲まれた素子活性領域２
３が形成される。また、ＳｉＮ膜３０上には薄い熱酸化
膜３１が形成される。
【０００６】次に、図８Ａに示すように、上記熱酸化膜
３１及びＳｉＮ膜３０を剥離（エッチング除去）したの
ち、フィールド絶縁層２２上を含む全面に多結晶シリコ
ン層を形成し、その後、該多結晶シリコン層をパターニ
ングして素子活性領域２３上に多結晶シリコン層による
ゲート電極２８を形成する。その後、ゲート電極２８及
びフィールド絶縁層２２をマスクとしてＬＤＤ領域形成
用のＮ型不純物を素子活性領域２３表面にイオン注入し
て素子活性領域２３表面にＬＤＤ領域３２を形成する。
３１及びＳｉＮ膜３０を剥離（エッチング除去）したの
ち、フィールド絶縁層２２上を含む全面に多結晶シリコ
ン層を形成し、その後、該多結晶シリコン層をパターニ
ングして素子活性領域２３上に多結晶シリコン層による
ゲート電極２８を形成する。その後、ゲート電極２８及
びフィールド絶縁層２２をマスクとしてＬＤＤ領域形成
用のＮ型不純物を素子活性領域２３表面にイオン注入し
て素子活性領域２３表面にＬＤＤ領域３２を形成する。
【０００７】次に、図８Ｂに示すように、ゲート電極２
８を含む全面にＳｉＯ２ 膜を形成したのち、例えばＲ
ＩＥ（反応性イオンエッチング）にてエッチバックする
ことにより、ゲート電極２８の側壁にＳｉＯ２ 膜を残
す。 即ち、サイドウォール３３を形成する。その後、ゲート
電極２８、サイドウォール３３及びフィールド絶縁層２
２をマスクとしてソース、ドレイン領域形成用のＮ型不
純物を素子活性領域２３表面にイオン注入して素子活性
領域２３に夫々ソース領域２５及びドレイン領域２４を
形成することにより、図５で示すＮチャンネルＭＯＳ型
ＦＥＴを得る。
８を含む全面にＳｉＯ２ 膜を形成したのち、例えばＲ
ＩＥ（反応性イオンエッチング）にてエッチバックする
ことにより、ゲート電極２８の側壁にＳｉＯ２ 膜を残
す。 即ち、サイドウォール３３を形成する。その後、ゲート
電極２８、サイドウォール３３及びフィールド絶縁層２
２をマスクとしてソース、ドレイン領域形成用のＮ型不
純物を素子活性領域２３表面にイオン注入して素子活性
領域２３に夫々ソース領域２５及びドレイン領域２４を
形成することにより、図５で示すＮチャンネルＭＯＳ型
ＦＥＴを得る。
【０００８】
【発明が解決しようとする課題】一般に、半導体集積回
路が高集積化されるに従って、ウェハ上に形成される不
純物拡散領域の不純物濃度が上がることから、上記従来
のＮチャンネルＭＯＳ型ＦＥＴの場合、例えばドレイン
領域２４とチャンネル・ストッパ領域２９とが高濃度同
士で接合することになる。
路が高集積化されるに従って、ウェハ上に形成される不
純物拡散領域の不純物濃度が上がることから、上記従来
のＮチャンネルＭＯＳ型ＦＥＴの場合、例えばドレイン
領域２４とチャンネル・ストッパ領域２９とが高濃度同
士で接合することになる。
【０００９】その結果、図６に示すように、ゲート電極
２８下におけるドレイン領域２４とチャンネル・ストッ
パ領域２９との接合点Ｐ（ドレイン端）にて電界集中が
起こり、該ドレイン端Ｐでのホットキャリアの発生を引
き起こすという問題がある。即ち、ホットキャリアがゲ
ート絶縁膜２７中にトラップされることによって負電荷
として働き、これにより、しきい値電圧の変動やチャン
ネルコンダクタンスの低下を招来させ、ＮチャンネルＭ
ＯＳ型ＦＥＴの特性劣化をもたらすという不都合があり
、また、ドレイン耐圧の低下を引き起こすという不都合
もある。
２８下におけるドレイン領域２４とチャンネル・ストッ
パ領域２９との接合点Ｐ（ドレイン端）にて電界集中が
起こり、該ドレイン端Ｐでのホットキャリアの発生を引
き起こすという問題がある。即ち、ホットキャリアがゲ
ート絶縁膜２７中にトラップされることによって負電荷
として働き、これにより、しきい値電圧の変動やチャン
ネルコンダクタンスの低下を招来させ、ＮチャンネルＭ
ＯＳ型ＦＥＴの特性劣化をもたらすという不都合があり
、また、ドレイン耐圧の低下を引き起こすという不都合
もある。
【００１０】また、上記チャンネル・ストッパ領域２９
がＦＥＴの微細化に伴って高濃度になることから、チャ
ンネル・ストッパ領域２９の横方向への拡散が進行し、
チャンネル・ストッパ領域２９がフィールド絶縁層２２
のバーズビークよりも素子活性領域２３側へ回り込むこ
とになる。
がＦＥＴの微細化に伴って高濃度になることから、チャ
ンネル・ストッパ領域２９の横方向への拡散が進行し、
チャンネル・ストッパ領域２９がフィールド絶縁層２２
のバーズビークよりも素子活性領域２３側へ回り込むこ
とになる。
【００１１】従って、素子活性領域２３の幅に関する設
計値Ｗと実際値Ｗｅとの差ΔＷ（＝Ｗ−Ｗｅ）が大きく
なり（実際値が小さくなる）、設計値通りの幅を得るた
めには、予め素子活性領域２３の幅を大きく設定するこ
とが必要である。即ち、図７Ａで示す工程にてシリコン
基板２１上に残すＳｉＮ膜３０の面積を大きくする必要
があり、ＦＥＴの高集積化に限界が生じるという不都合
がある。しかも、チャンネル・ストッパ領域２９の拡散
にばらつきがあるため、ウェハ上に形成されるＦＥＴの
再現性が劣化するという問題もある。
計値Ｗと実際値Ｗｅとの差ΔＷ（＝Ｗ−Ｗｅ）が大きく
なり（実際値が小さくなる）、設計値通りの幅を得るた
めには、予め素子活性領域２３の幅を大きく設定するこ
とが必要である。即ち、図７Ａで示す工程にてシリコン
基板２１上に残すＳｉＮ膜３０の面積を大きくする必要
があり、ＦＥＴの高集積化に限界が生じるという不都合
がある。しかも、チャンネル・ストッパ領域２９の拡散
にばらつきがあるため、ウェハ上に形成されるＦＥＴの
再現性が劣化するという問題もある。
【００１２】本発明は、このような課題に鑑み成された
もので、その目的とするところは、ホットキャリア発生
の抑制及びドレイン耐圧の改善を図ることができ、ＭＯ
Ｓ型ＦＥＴの特性の向上を図ることができる半導体装置
を提供することにある。
もので、その目的とするところは、ホットキャリア発生
の抑制及びドレイン耐圧の改善を図ることができ、ＭＯ
Ｓ型ＦＥＴの特性の向上を図ることができる半導体装置
を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、基体（例えば
シリコン基板）２上にフィールド絶縁層３により囲まれ
た素子活性領域４を有し、該素子活性領域４にゲート電
極９、チャンネル領域７、ドレイン領域５及びソース領
域６からなる半導体素子が形成され、上記フィールド絶
縁層３下にチャンネル・ストッパ領域１０が形成されて
なる半導体装置１において、少なくともドレイン領域５
とチャンネル・ストッパ領域１０間に所定間隔のオフセ
ットＯＳを形成して構成する。
シリコン基板）２上にフィールド絶縁層３により囲まれ
た素子活性領域４を有し、該素子活性領域４にゲート電
極９、チャンネル領域７、ドレイン領域５及びソース領
域６からなる半導体素子が形成され、上記フィールド絶
縁層３下にチャンネル・ストッパ領域１０が形成されて
なる半導体装置１において、少なくともドレイン領域５
とチャンネル・ストッパ領域１０間に所定間隔のオフセ
ットＯＳを形成して構成する。
【００１４】
【作用】上述の本発明の構成によれば、ドレイン領域５
とチャンネル・ストッパ領域１０間に基板濃度レベルの
オフセットＯＳを形成するようにしたので、直接ドレイ
ン領域５とチャンネル・ストッパ領域１０とが接合する
ということがなくなり、両領域５及び１０間の接合濃度
を低減することができる。
とチャンネル・ストッパ領域１０間に基板濃度レベルの
オフセットＯＳを形成するようにしたので、直接ドレイ
ン領域５とチャンネル・ストッパ領域１０とが接合する
ということがなくなり、両領域５及び１０間の接合濃度
を低減することができる。
【００１５】その結果、ゲート電極９下におけるドレイ
ン端Ｐでの電界集中を防止することができ、該ドレイン
端Ｐでのホットキャリアの発生を抑制することができる
と共に、ドレイン耐圧の改善を図ることができる。また
、チャンネル・ストッパ領域１０の素子活性領域４への
拡散を抑えることができるため、素子活性領域４の幅に
関する設計値Ｗと実際値Ｗｅとの差ΔＷ（＝Ｗ−Ｗｅ）
が小さくなり、ほぼ設計通りに素子活性領域４を形成す
ることができる。このことは、ウェハ上に形成される半
導体装置１の再現性並びに高集積化の向上につながる。
ン端Ｐでの電界集中を防止することができ、該ドレイン
端Ｐでのホットキャリアの発生を抑制することができる
と共に、ドレイン耐圧の改善を図ることができる。また
、チャンネル・ストッパ領域１０の素子活性領域４への
拡散を抑えることができるため、素子活性領域４の幅に
関する設計値Ｗと実際値Ｗｅとの差ΔＷ（＝Ｗ−Ｗｅ）
が小さくなり、ほぼ設計通りに素子活性領域４を形成す
ることができる。このことは、ウェハ上に形成される半
導体装置１の再現性並びに高集積化の向上につながる。
【００１６】従って、本発明の半導体装置１によれば、
ウェハ上に形成される半導体素子の特性を向上させるこ
とができると共に、半導体装置１自体の高集積化を効率
よく図ることができる。
ウェハ上に形成される半導体素子の特性を向上させるこ
とができると共に、半導体装置１自体の高集積化を効率
よく図ることができる。
【００１７】
【実施例】以下、図１〜図４を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る半導体装置、
例えばＮチャンネルＭＯＳ型ＦＥＴ（以下、単にＦＥＴ
と記す）１を示す構成図、図２はその平面図である。
施例を説明する。図１は、本実施例に係る半導体装置、
例えばＮチャンネルＭＯＳ型ＦＥＴ（以下、単にＦＥＴ
と記す）１を示す構成図、図２はその平面図である。
【００１８】このＦＥＴ１は、図示する如く、例えばＰ
型のシリコン基板２上に選択酸化によって形成されたフ
ィールド絶縁層３を有し、該フィールド絶縁層３によっ
て囲まれた素子活性領域４内に夫々Ｎ型のドレイン領域
５及びソース領域６が形成され、これらドレイン領域５
及びソース領域６間のチャンネル領域７上にゲート絶縁
膜８を介して例えば多結晶シリコン層によるゲート電極
９が形成され、更に、フィールド絶縁層３下にＰ型のチ
ャンネル・ストッパ領域１０が形成されて構成されてい
る。尚、図において、１１はサイドウォール、１２はＬ
ＤＤ領域である。
型のシリコン基板２上に選択酸化によって形成されたフ
ィールド絶縁層３を有し、該フィールド絶縁層３によっ
て囲まれた素子活性領域４内に夫々Ｎ型のドレイン領域
５及びソース領域６が形成され、これらドレイン領域５
及びソース領域６間のチャンネル領域７上にゲート絶縁
膜８を介して例えば多結晶シリコン層によるゲート電極
９が形成され、更に、フィールド絶縁層３下にＰ型のチ
ャンネル・ストッパ領域１０が形成されて構成されてい
る。尚、図において、１１はサイドウォール、１２はＬ
ＤＤ領域である。
【００１９】しかして、本例においては、ドレイン領域
５とチャンネル・ストッパ領域１０並びにソース領域６
とチャンネル・ストッパ領域１０間に夫々０．１〜０．
２μｍ程度のオフセットＯＳが形成されて構成される。 従って、特にドレイン領域５とチャンネル・ストッパ領
域１０とは、上記オフセットＯＳを介して間接的に接合
された形となり、図２に示すように、ゲート電極９下の
ドレイン端（点Ｐで示す）における接合濃度は従来の場
合と比べ非常に低いものとなる。
５とチャンネル・ストッパ領域１０並びにソース領域６
とチャンネル・ストッパ領域１０間に夫々０．１〜０．
２μｍ程度のオフセットＯＳが形成されて構成される。 従って、特にドレイン領域５とチャンネル・ストッパ領
域１０とは、上記オフセットＯＳを介して間接的に接合
された形となり、図２に示すように、ゲート電極９下の
ドレイン端（点Ｐで示す）における接合濃度は従来の場
合と比べ非常に低いものとなる。
【００２０】次に、本例に係るＦＥＴ１の製法を図３及
び図４に基いて説明する。尚、図１と対応するものにつ
いては同符号を記す。
び図４に基いて説明する。尚、図１と対応するものにつ
いては同符号を記す。
【００２１】まず、図３Ａに示すように、Ｐ型のシリコ
ン基板２上全面にＳｉＯ２ からなる熱酸化膜、即ちゲ
ート絶縁膜８を形成したのち、該ゲート絶縁膜８上にＳ
ｉＮ膜（耐酸化膜）１３を形成し、その後、該ＳｉＮ膜
１３をパターニングして後に素子活性領域となる部分の
上にＳｉＮ膜１３を残す。
ン基板２上全面にＳｉＯ２ からなる熱酸化膜、即ちゲ
ート絶縁膜８を形成したのち、該ゲート絶縁膜８上にＳ
ｉＮ膜（耐酸化膜）１３を形成し、その後、該ＳｉＮ膜
１３をパターニングして後に素子活性領域となる部分の
上にＳｉＮ膜１３を残す。
【００２２】次に、図３Ｂに示すように、ＳｉＮ膜１３
を含む全面に厚み約１０００〜２０００ÅのＳｉＯ２
膜１４を例えばＣＶＤ（化学気相成長）法にて形成する
。
を含む全面に厚み約１０００〜２０００ÅのＳｉＯ２
膜１４を例えばＣＶＤ（化学気相成長）法にて形成する
。
【００２３】次に、図３Ｃに示すように、全面に対し、
ＲＩＥ（反応性イオンエッチング）によるエッチバック
を行って、ＳｉＮ膜１３の側壁に横方向の厚みが約０．
１〜０．２μｍ程度のＳｉＯ２ 膜、即ちサイドウォー
ル１５を形成する。
ＲＩＥ（反応性イオンエッチング）によるエッチバック
を行って、ＳｉＮ膜１３の側壁に横方向の厚みが約０．
１〜０．２μｍ程度のＳｉＯ２ 膜、即ちサイドウォー
ル１５を形成する。
【００２４】次に、図３Ｄに示すように、上記ＳｉＮ膜
１３及びサイドウォール１５をマスクとしてＰ型の不純
物、例えばボロン（Ｂ）をシリコン基板２表面にイオン
注入してチャンネル・ストッパ領域１０を形成する。こ
のとき、ＳｉＮ膜１３の両端部とチャンネル・ストッパ
領域１０の端部間に幅が約０．１〜０．２μｍ程度のオ
フセットＯＳが形成される。
１３及びサイドウォール１５をマスクとしてＰ型の不純
物、例えばボロン（Ｂ）をシリコン基板２表面にイオン
注入してチャンネル・ストッパ領域１０を形成する。こ
のとき、ＳｉＮ膜１３の両端部とチャンネル・ストッパ
領域１０の端部間に幅が約０．１〜０．２μｍ程度のオ
フセットＯＳが形成される。
【００２５】次に、図４Ａに示すように、全面に選択酸
化を行って、上記ＳｉＮ膜１３以外の部分に熱酸化によ
るフィールド絶縁層３を形成する。このとき、該フィー
ルド絶縁層３下に上記チャンネル・ストッパ領域１０が
形成された形になると共に、シリコン基板２上にフィー
ルド絶縁層３によって囲まれた素子活性領域４が形成さ
れる。また、ＳｉＮ膜１３上には薄い熱酸化膜１６が形
成される。
化を行って、上記ＳｉＮ膜１３以外の部分に熱酸化によ
るフィールド絶縁層３を形成する。このとき、該フィー
ルド絶縁層３下に上記チャンネル・ストッパ領域１０が
形成された形になると共に、シリコン基板２上にフィー
ルド絶縁層３によって囲まれた素子活性領域４が形成さ
れる。また、ＳｉＮ膜１３上には薄い熱酸化膜１６が形
成される。
【００２６】次に、図４Ｂに示すように、上記熱酸化膜
１６及びサイドウォール１５をエッチング除去したのち
、ＳｉＮ膜１３をエッチング除去する。その後、全面に
多結晶シリコン層を形成したのち、該多結晶シリコン層
をパターニングして素子活性領域４上に多結晶シリコン
層によるゲート電極９を形成する。その後、ゲート電極
９及びフィールド絶縁層３をマスクとしてＬＤＤ領域形
成用のＮ型不純物を素子活性領域４表面にイオン注入し
て素子活性領域４表面にＬＤＤ領域１２を形成する。
１６及びサイドウォール１５をエッチング除去したのち
、ＳｉＮ膜１３をエッチング除去する。その後、全面に
多結晶シリコン層を形成したのち、該多結晶シリコン層
をパターニングして素子活性領域４上に多結晶シリコン
層によるゲート電極９を形成する。その後、ゲート電極
９及びフィールド絶縁層３をマスクとしてＬＤＤ領域形
成用のＮ型不純物を素子活性領域４表面にイオン注入し
て素子活性領域４表面にＬＤＤ領域１２を形成する。
【００２７】次に、図４Ｃに示すように、ゲート電極９
を含む全面にＳｉＯ２ 膜を形成したのち、例えばＲＩ
Ｅにてエッチバックすることにより、ゲート電極９の側
壁にＳｉＯ２ 膜によるサイドウォール１１を形成する
。その後、ゲート電極９、サイドウォール１１及びフィ
ールド絶縁層３をマスクとしてソース、ドレイン領域形
成用のＮ型不純物を素子活性領域４表面にイオン注入し
て素子活性領域４に夫々ソース領域６及びドレイン領域
５を形成することにより、図１で示すＮチャンネルＭＯ
Ｓ型ＦＥＴ１を得る。
を含む全面にＳｉＯ２ 膜を形成したのち、例えばＲＩ
Ｅにてエッチバックすることにより、ゲート電極９の側
壁にＳｉＯ２ 膜によるサイドウォール１１を形成する
。その後、ゲート電極９、サイドウォール１１及びフィ
ールド絶縁層３をマスクとしてソース、ドレイン領域形
成用のＮ型不純物を素子活性領域４表面にイオン注入し
て素子活性領域４に夫々ソース領域６及びドレイン領域
５を形成することにより、図１で示すＮチャンネルＭＯ
Ｓ型ＦＥＴ１を得る。
【００２８】ここで、図３Ｄで形成されたオフセットＯ
Ｓは、上記図４Ａで示す選択酸化によって、チャンネル
・ストッパ領域１０が横方向に拡散することにより、そ
の幅が幾分狭まるが、この図４Ｃで示す工程にて形成さ
れたドレイン領域５並びにソース領域６と上記チャンネ
ル・ストッパ領域１０間には、依然０．１〜０．２μｍ
のオフセットＯＳが介在することになる。
Ｓは、上記図４Ａで示す選択酸化によって、チャンネル
・ストッパ領域１０が横方向に拡散することにより、そ
の幅が幾分狭まるが、この図４Ｃで示す工程にて形成さ
れたドレイン領域５並びにソース領域６と上記チャンネ
ル・ストッパ領域１０間には、依然０．１〜０．２μｍ
のオフセットＯＳが介在することになる。
【００２９】尚、上記工程以降は、Ａｌ配線層等による
配線処理が行われるが、ここでは、その説明は省略する
。
配線処理が行われるが、ここでは、その説明は省略する
。
【００３０】上述のように、本例によれば、ドレイン領
域５とチャンネル・ストッパ領域１０間に約０．１〜０
．２μｍ程度の幅を有し、かつ不純物濃度が基板濃度レ
ベルのオフセットＯＳを形成するようにしたので、直接
ドレイン領域５とチャンネル・ストッパ領域１０とが高
濃度にて接合するということがなくなり、両領域５及び
１０間の接合濃度を低減することができる。
域５とチャンネル・ストッパ領域１０間に約０．１〜０
．２μｍ程度の幅を有し、かつ不純物濃度が基板濃度レ
ベルのオフセットＯＳを形成するようにしたので、直接
ドレイン領域５とチャンネル・ストッパ領域１０とが高
濃度にて接合するということがなくなり、両領域５及び
１０間の接合濃度を低減することができる。
【００３１】その結果、ゲート電極９下におけるドレイ
ン端Ｐでの電界集中を防止することができ、該ドレイン
端Ｐでのホットキャリアの発生を抑制することができる
と共に、ドレイン耐圧の改善を図ることができる。また
、チャンネル・ストッパ領域１０の素子活性領域４への
拡散を抑えることができるため、素子活性領域４の幅に
関する設計値Ｗと実際値Ｗｅとの差ΔＷ（＝Ｗ−Ｗｅ）
が小さくなり、ほぼ設計通りに素子活性領域４を形成す
ることができる。
ン端Ｐでの電界集中を防止することができ、該ドレイン
端Ｐでのホットキャリアの発生を抑制することができる
と共に、ドレイン耐圧の改善を図ることができる。また
、チャンネル・ストッパ領域１０の素子活性領域４への
拡散を抑えることができるため、素子活性領域４の幅に
関する設計値Ｗと実際値Ｗｅとの差ΔＷ（＝Ｗ−Ｗｅ）
が小さくなり、ほぼ設計通りに素子活性領域４を形成す
ることができる。
【００３２】従って、本発明のＦＥＴ１によれば、ウェ
ハ上に形成されるＦＥＴの特性を向上させることができ
ると共に、ウェハ上に形成されるＦＥＴの再現性並びに
高集積化を効率よく図ることができる。
ハ上に形成されるＦＥＴの特性を向上させることができ
ると共に、ウェハ上に形成されるＦＥＴの再現性並びに
高集積化を効率よく図ることができる。
【００３３】また、図３及び図４で示す製法によれば、
ドレイン領域５とチャンネル・ストッパ領域１０間に上
記オフセットＯＳを容易に形成することができる。また
、サイドウォール１５を介してセルフアラインによりチ
ャンネル・ストッパ領域形成用のＰ型不純物をイオン注
入することができるため、上記オフセットＯＳを形成す
る場合において、マスクアライメントによる合わせずれ
が無く、高精度にオフセットＯＳを形成することができ
る。また、上記合わせずれをいちいち考慮する必要がな
くなるため、製造工程の簡略化（容易化）を図ることが
できる。
ドレイン領域５とチャンネル・ストッパ領域１０間に上
記オフセットＯＳを容易に形成することができる。また
、サイドウォール１５を介してセルフアラインによりチ
ャンネル・ストッパ領域形成用のＰ型不純物をイオン注
入することができるため、上記オフセットＯＳを形成す
る場合において、マスクアライメントによる合わせずれ
が無く、高精度にオフセットＯＳを形成することができ
る。また、上記合わせずれをいちいち考慮する必要がな
くなるため、製造工程の簡略化（容易化）を図ることが
できる。
【００３４】上記実施例では、ＮチャンネルＭＯＳ型Ｆ
ＥＴに適用した例を示したが、もちろんＰチャンネルＭ
ＯＳ型ＦＥＴにも適用することができる。
ＥＴに適用した例を示したが、もちろんＰチャンネルＭ
ＯＳ型ＦＥＴにも適用することができる。
【００３５】
【発明の効果】本発明に係る半導体装置によれば、ホッ
トキャリア発生の抑制及びドレイン耐圧の改善を図るこ
とができ、ＭＯＳ型ＦＥＴの特性の向上を図ることがで
きる。
トキャリア発生の抑制及びドレイン耐圧の改善を図るこ
とができ、ＭＯＳ型ＦＥＴの特性の向上を図ることがで
きる。
【図１】本実施例に係るＮチャンネルＭＯＳ型ＦＥＴを
示す構成図。
示す構成図。
【図２】本実施例に係るＮチャンネルＭＯＳ型ＦＥＴを
示す平面図。
示す平面図。
【図３】本実施例に係るＮチャンネルＭＯＳ型ＦＥＴの
製造方法を示す工程図（その１）。
製造方法を示す工程図（その１）。
【図４】本実施例に係るＮチャンネルＭＯＳ型ＦＥＴの
製造方法を示す工程図（その２）。
製造方法を示す工程図（その２）。
【図５】従来例に係るＮチャンネルＭＯＳ型ＦＥＴを示
す構成図。
す構成図。
【図６】従来例に係るＮチャンネルＭＯＳ型ＦＥＴを示
す平面図。
す平面図。
【図７】従来例に係るＮチャンネルＭＯＳ型ＦＥＴの製
造方法を示す工程図（その１）。
造方法を示す工程図（その１）。
【図８】従来例に係るＮチャンネルＭＯＳ型ＦＥＴの製
造方法を示す工程図（その２）。
造方法を示す工程図（その２）。
１ ＮチャンネルＭＯＳ型ＦＥＴ
２ シリコン基板
３ フィールド絶縁層
４ 素子活性領域
５ ドレイン領域
６ ソース領域
７ チャンネル領域
８ ゲート絶縁膜
９ ゲート電極
１０ チャンネル・ストッパ領域
１１ サイドウォール
１２ ＬＤＤ領域
ＯＳ オフセット
Claims (1)
- 【請求項１】 基体上にフィールド絶縁層により囲ま
れた素子活性領域を有し、該素子活性領域にゲート電極
、チャンネル領域、ドレイン領域及びソース領域からな
る半導体素子が形成され、上記フィールド絶縁層下にチ
ャンネル・ストッパ領域が形成されてなる半導体装置に
おいて、少なくとも上記ドレイン領域と上記チャンネル
・ストッパ領域間に所定間隔のオフセットを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6996591A JPH04305976A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6996591A JPH04305976A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305976A true JPH04305976A (ja) | 1992-10-28 |
Family
ID=13417876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6996591A Pending JPH04305976A (ja) | 1991-04-02 | 1991-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183371A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-04-02 JP JP6996591A patent/JPH04305976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183371A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置の製造方法 |
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