JP2510599B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果トランジスタの集積度を高める
ための技術の関するものである。
ための技術の関するものである。
第５図は従来の電界効果トランジスタの一例であるシ
リコンゲート型ｎチャネルMOSFETを示す概略図である。
リコンゲート型ｎチャネルMOSFETを示す概略図である。
第５図において、このMOSFET1はｐ形シリコン基板２
にｎ形不純物が拡散されてドレイン３とソース４とが形
成されている。そして、ドレイン３とソース４との間に
形成されたチャネル領域５の上方に、図示しないゲート
酸化膜をはさんでポリシリコンで形成されたゲート６が
設けられている。なお、第５図では他の酸化膜やAl配線
なども図示を省略している。
にｎ形不純物が拡散されてドレイン３とソース４とが形
成されている。そして、ドレイン３とソース４との間に
形成されたチャネル領域５の上方に、図示しないゲート
酸化膜をはさんでポリシリコンで形成されたゲート６が
設けられている。なお、第５図では他の酸化膜やAl配線
なども図示を省略している。
このようなMOSFET1は、基板２の主面2a上に所定の
マスクを配置した状態でｎ形不純物をドーブしてドレイ
ン３やソース４を形成した後、チャネル領域５の上方に
ゲート６としてポリシリコンを設ける、または、チャ
ネル領域５が形成されるべき位置の上方にゲート６とし
てポリシリコンを設けた後、そのゲート６をマスクとし
てｎ形不純物をドープし自己整合によってドレイン３や
ソース４を形成する、などの製造方法によって得ること
ができる。
マスクを配置した状態でｎ形不純物をドーブしてドレイ
ン３やソース４を形成した後、チャネル領域５の上方に
ゲート６としてポリシリコンを設ける、または、チャ
ネル領域５が形成されるべき位置の上方にゲート６とし
てポリシリコンを設けた後、そのゲート６をマスクとし
てｎ形不純物をドープし自己整合によってドレイン３や
ソース４を形成する、などの製造方法によって得ること
ができる。
上記のような構成のMOSFET1では、ゲート６とソース
４との間に印加される電圧によってチャネル領域５に生
じる反転層（図示せず）を通路として、ドレイン３とソ
ース４との間に電流が流れる。そして、この電流はゲー
ト６とソース４との間に印加される電圧の大きさによっ
て制御される。
４との間に印加される電圧によってチャネル領域５に生
じる反転層（図示せず）を通路として、ドレイン３とソ
ース４との間に電流が流れる。そして、この電流はゲー
ト６とソース４との間に印加される電圧の大きさによっ
て制御される。
従来のMOSFET1は以上のように構成されているので、
ゲート６と向い合ってチャネル領域５内でのキャリアの
流路の広がりを規定するチャネル面5aは、このMOSFET1
が形成される基板２の主面2aと平行に形成されることに
なる。このため、１個のMOSFET1を形成するのに要する
面積S1は、少なくとも S1＝（LC+LD+LS）×D1 ……（１） と概算される。（１）式において、LCはチャネル長、
LD,LSはそれぞれドレイン３及びソース４の長さ、D1は
チャネル幅である。
ゲート６と向い合ってチャネル領域５内でのキャリアの
流路の広がりを規定するチャネル面5aは、このMOSFET1
が形成される基板２の主面2aと平行に形成されることに
なる。このため、１個のMOSFET1を形成するのに要する
面積S1は、少なくとも S1＝（LC+LD+LS）×D1 ……（１） と概算される。（１）式において、LCはチャネル長、
LD,LSはそれぞれドレイン３及びソース４の長さ、D1は
チャネル幅である。
従って、基板２へのMOSFET1の集積度を高めるために
は、個々のMOSFET1のチャネル長LC、ドレイン３及びソ
ース４のそれぞれの長さLD,LS及びチャネル幅D1を小さ
くして、MOSFET1自体の小型を図ることが必要である。
は、個々のMOSFET1のチャネル長LC、ドレイン３及びソ
ース４のそれぞれの長さLD,LS及びチャネル幅D1を小さ
くして、MOSFET1自体の小型を図ることが必要である。
しかし、MOSFET1を小型化するにあたっては、より高
度の微細加工技術が要求され、また、MOSFET1の電気的
特性を維持するには上記LC,LD,LS及びD1を極端に小さく
することができないなどの事情により、高集積化が困難
であるという問題点があった。そして、これはMOSFET1
に限らず、電界効果トランジスタすべてに共通の問題点
である。
度の微細加工技術が要求され、また、MOSFET1の電気的
特性を維持するには上記LC,LD,LS及びD1を極端に小さく
することができないなどの事情により、高集積化が困難
であるという問題点があった。そして、これはMOSFET1
に限らず、電界効果トランジスタすべてに共通の問題点
である。
この発明は、上記のような問題点を解消するためにな
されたもので、電界効果トランジスタ自体を小型化しな
くても、より高集積化が可能な電界効果トランジスタを
得ることを目的とする。
されたもので、電界効果トランジスタ自体を小型化しな
くても、より高集積化が可能な電界効果トランジスタを
得ることを目的とする。
この発明の電界効果トランジスタでは、チャネル領域
のチャネル面が該電界効果トランジスタを形成する基板
の主面に対して垂直に形成されるとともに、ゲートもま
た前記主面に垂直な方向に広がりを持って前記主面に対
する平面視形状が略矩形となるように形成されている。
のチャネル面が該電界効果トランジスタを形成する基板
の主面に対して垂直に形成されるとともに、ゲートもま
た前記主面に垂直な方向に広がりを持って前記主面に対
する平面視形状が略矩形となるように形成されている。
この発明では、チャネル領域のチャネル面を基板の主
面と垂直に形成することにより、基板の主面に対して電
界効果トランジスタ１個当りが占める面積の割合を実質
的に小さくする。
面と垂直に形成することにより、基板の主面に対して電
界効果トランジスタ１個当りが占める面積の割合を実質
的に小さくする。
以下、この発明の実施例を図面を参照して説明する。
第１図は、この発明の第１の実施例であるシリコンゲ
ート型ｎチャネルMOSFETを示す概略図である。
ート型ｎチャネルMOSFETを示す概略図である。
第１図において、このMOSFET10が従来のMOSFET1（第
５図）と異なるのは、ゲート６に向い合ってチャネル領
域５内でのキャリアの流路の広がりを規定するチャネル
面5aが、基板２の主面2aの垂直な方向に形成されるとと
もに、ゲート６が基板２の主面2aに対して垂直な方向に
広がりを持って形成されている点である。また、これに
応じて、ドレイン３やソース４も、基板２の主面2aの深
さ方向に広がって主面2aに垂直に形成されている。
５図）と異なるのは、ゲート６に向い合ってチャネル領
域５内でのキャリアの流路の広がりを規定するチャネル
面5aが、基板２の主面2aの垂直な方向に形成されるとと
もに、ゲート６が基板２の主面2aに対して垂直な方向に
広がりを持って形成されている点である。また、これに
応じて、ドレイン３やソース４も、基板２の主面2aの深
さ方向に広がって主面2aに垂直に形成されている。
ただし、この第１の実施例では、チャネル面5aを主面
2aに垂直にするたにあたって、チャネル長LC方向が基板
２の主面2aに対して平行となるようにしている。
2aに垂直にするたにあたって、チャネル長LC方向が基板
２の主面2aに対して平行となるようにしている。
次に、このような構造を有するMOSFET10の製造方法に
ついて説明する。第２図は、MOSFET10の製造工程を示す
平面図及びそのＡ−Ａ矢視断面図である。
ついて説明する。第２図は、MOSFET10の製造工程を示す
平面図及びそのＡ−Ａ矢視断面図である。
まず、第２図（ａ）に示すように、ｐ型基板２上に塗
布されたレジスタ11をマスクとして、ドレイン３、ソー
ス４及びチャネル領域５を形成すべき位置にボロンを注
入する。このようにボロンを注入するのは、MOSFET10の
しきい値電圧を所定の値に制御するためである。また、
ボロンの注入は、深さ方向のボロンの分布を制御するた
めに、ボロンのイオンビーム12の加速電圧を数種類に変
化させて行なわれる（以下、多段注入という。）。
布されたレジスタ11をマスクとして、ドレイン３、ソー
ス４及びチャネル領域５を形成すべき位置にボロンを注
入する。このようにボロンを注入するのは、MOSFET10の
しきい値電圧を所定の値に制御するためである。また、
ボロンの注入は、深さ方向のボロンの分布を制御するた
めに、ボロンのイオンビーム12の加速電圧を数種類に変
化させて行なわれる（以下、多段注入という。）。
そして、レジスト11を除去した後、基板２の上面にシ
リコン酸化膜13を形成し、ゲート６を形成すべき位置を
選択的にエッングしてトレンチ14を形成する（第２図
（ｂ））。このとき、トレンチ14がチャンネル領域５と
直接に接するようにトレンチ14の位置を決定する。この
トレンチ14の形成後、トレンチ14の内壁面にシリコン酸
化膜15を形成する（第２図（ｃ））。このシリコン酸化
膜15のうちチャネル領域５側に形成された酸化膜がこの
MOSFET10のゲート酸化膜となる。
リコン酸化膜13を形成し、ゲート６を形成すべき位置を
選択的にエッングしてトレンチ14を形成する（第２図
（ｂ））。このとき、トレンチ14がチャンネル領域５と
直接に接するようにトレンチ14の位置を決定する。この
トレンチ14の形成後、トレンチ14の内壁面にシリコン酸
化膜15を形成する（第２図（ｃ））。このシリコン酸化
膜15のうちチャネル領域５側に形成された酸化膜がこの
MOSFET10のゲート酸化膜となる。
次いで、第２図（ｄ）に示すように、基板２の上面
（トレンチ14内部を含む。）にCVD法によってドープト
ポリシリコンを積層した後、リソグラフィーで選択的に
パターニングしてゲート６を形成する。図からわかるよ
うに、トレンチ14内に充填されたドープトポリシリコン
がゲート６として機能するわけである。さらに、基板２
の上面をレジスト16でマスクしてドレイン３及びソース
４を形成すべき位置にヒ素を多段注入する（第２図
（ｅ））。
（トレンチ14内部を含む。）にCVD法によってドープト
ポリシリコンを積層した後、リソグラフィーで選択的に
パターニングしてゲート６を形成する。図からわかるよ
うに、トレンチ14内に充填されたドープトポリシリコン
がゲート６として機能するわけである。さらに、基板２
の上面をレジスト16でマスクしてドレイン３及びソース
４を形成すべき位置にヒ素を多段注入する（第２図
（ｅ））。
ところで、この実施例では、ドレイン３及びソース４
を比較的深い位置まで形成することが必要なため、注入
したヒ素の横方向への広がり（特にチャネル領域５方向
への広がり）をMOSFET10の電気的特性に影響がない程度
に制御しなければならない。この制御は、予め実験など
によってヒ素の横方向への広がりと、注入する深さやヒ
素のイオンビームの加速電圧などとの関係を調べてお
き、それに従って多段注入を行なうことによって可能で
ある。
を比較的深い位置まで形成することが必要なため、注入
したヒ素の横方向への広がり（特にチャネル領域５方向
への広がり）をMOSFET10の電気的特性に影響がない程度
に制御しなければならない。この制御は、予め実験など
によってヒ素の横方向への広がりと、注入する深さやヒ
素のイオンビームの加速電圧などとの関係を調べてお
き、それに従って多段注入を行なうことによって可能で
ある。
第２図（ｅ）のレジスタ16を除去した後、さらに、シ
リコン酸化膜17を形成し、ドレイン3,ソース４及びチャ
ネル領域５の周囲を選択的にエッチングして素子分離用
のトレンチ18を形成する（第２図（ｆ））。そして、熱
酸化、あるいはCVD法によって、再び基板２の上面にシ
リコン酸化膜19を形成する（第２図（ｇ））。これによ
ってトレンチ18内にもシリコン酸化膜19が形成され分離
領域20が形成される。その後、リソグラフィーによっ
て、ドレイン3,ソース４及びゲート６にそれぞれコンタ
クトホール21をあける。
リコン酸化膜17を形成し、ドレイン3,ソース４及びチャ
ネル領域５の周囲を選択的にエッチングして素子分離用
のトレンチ18を形成する（第２図（ｆ））。そして、熱
酸化、あるいはCVD法によって、再び基板２の上面にシ
リコン酸化膜19を形成する（第２図（ｇ））。これによ
ってトレンチ18内にもシリコン酸化膜19が形成され分離
領域20が形成される。その後、リソグラフィーによっ
て、ドレイン3,ソース４及びゲート６にそれぞれコンタ
クトホール21をあける。
そして、各コンタクトホール21を通してアルミ配線22
を設け（第２図（ｈ）），その上面に保護膜（図示せ
ず）を付与する。
を設け（第２図（ｈ）），その上面に保護膜（図示せ
ず）を付与する。
上記製造方法によって第１図にその概略を示したよう
なMOSFET10を得ることができる。
なMOSFET10を得ることができる。
そして、このMOSFET10を形成するのに要する面積S
2は、主面2a上におけるソースおよびドレイン４の幅をD
2（第１図）としたとき、 S2＝（LC+LD+LS）×D2 ……（２） と概算される。（２）式における幅D2は（１）式のチャ
ネル幅D1に比べ十分に小さいため、このMOSFET10の面積
S2が基板２の主面2aに占める割合は従来のMOSFET1（第
５図）に比べ十分に小さいといえる。
2は、主面2a上におけるソースおよびドレイン４の幅をD
2（第１図）としたとき、 S2＝（LC+LD+LS）×D2 ……（２） と概算される。（２）式における幅D2は（１）式のチャ
ネル幅D1に比べ十分に小さいため、このMOSFET10の面積
S2が基板２の主面2aに占める割合は従来のMOSFET1（第
５図）に比べ十分に小さいといえる。
次に、この発明の第２の実施例について説明する。第
３図は、この発明の第２の実施例であるシリコンゲート
型チャネルMOSFETを示す概略図である。
３図は、この発明の第２の実施例であるシリコンゲート
型チャネルMOSFETを示す概略図である。
第３図において、このMOSFET30が第１の実施例と異な
るのは、チャネル長LC方向を基板２の主面2aに対して垂
直とするような形で、チャネル面5aが主面2aに垂直にな
っている点である。したがって、この実施例では、ドレ
イン３とチャネル領域５とソース４とが三層に積層され
て主面2aに対して垂直に形成されていることになる。
るのは、チャネル長LC方向を基板２の主面2aに対して垂
直とするような形で、チャネル面5aが主面2aに垂直にな
っている点である。したがって、この実施例では、ドレ
イン３とチャネル領域５とソース４とが三層に積層され
て主面2aに対して垂直に形成されていることになる。
また、ゲート６は主面2aに対して垂直な方向（深さ方
向）に広がりを持っているが、第１の実施例と異なっ
て、ドレイン３およびソース４に対向する位置にもゲー
ト６が伸びている。なお、このMOSFET30は、主面2a上に
積層されたシリコン酸化膜33中に形成されている。
向）に広がりを持っているが、第１の実施例と異なっ
て、ドレイン３およびソース４に対向する位置にもゲー
ト６が伸びている。なお、このMOSFET30は、主面2a上に
積層されたシリコン酸化膜33中に形成されている。
次に、このような構造を有するMOSFET30の製造方法を
第４図に従って説明する。
第４図に従って説明する。
まず、第４図（ａ）に断面図で示すように、基板２の
主面2a上に熱酸化によってシリコン酸化膜31を形成した
後、その上面に高融点金属膜32を蒸着して所定のパター
ンにパターニングする。この高融点金属膜32は、後述す
るようにソース４の電極を形成するためのものである。
そして、基板２の上面にCVD法によって約数μｍ程度の
厚さのシリコン酸化膜33を積層する。
主面2a上に熱酸化によってシリコン酸化膜31を形成した
後、その上面に高融点金属膜32を蒸着して所定のパター
ンにパターニングする。この高融点金属膜32は、後述す
るようにソース４の電極を形成するためのものである。
そして、基板２の上面にCVD法によって約数μｍ程度の
厚さのシリコン酸化膜33を積層する。
次に、第４図（ｂ）に示すように、レジスト（図示せ
ず）などをマスクとして、高融点金属膜32の端部34に到
達するトレンチ35を形成する。そして、このトレンチ35
内にドーパントをヒ素，ボロン，ヒ素の順に変えてドー
プトシリコンを三層に積層して形成する。これによっ
て、最深部にソース４、その上方にチャネル領域５、最
上部にドレイン３が形成される。
ず）などをマスクとして、高融点金属膜32の端部34に到
達するトレンチ35を形成する。そして、このトレンチ35
内にドーパントをヒ素，ボロン，ヒ素の順に変えてドー
プトシリコンを三層に積層して形成する。これによっ
て、最深部にソース４、その上方にチャネル領域５、最
上部にドレイン３が形成される。
このようにしてドレイン３とチャネル領域５とソース
４とを三層構造とした後、この三層構造の近傍に、少な
くともその底面36aが最深部のソース４の上端まで到達
する深さを有するトレンチ36をドライエッチングなどで
形成し、そこに、CVD法によってドープトポリシリコン
をゲート６として充填する（第４図（ｃ））。さらに、
ゲート６とは反対側にドレイン３などから所定の間隔を
隔ててトレンチ37を形成する。このトレンチ37の深さ
は、その底面37aに高融点金属膜32が露出するように決
定する。そして、このトレンチ37にもゲート６の形成時
と同様にしてドープトポリシリコンを充填する（第４図
（ｄ））。このトレンチ37に充填されたドープトポリシ
リコンは前述の高融点金属膜32と接触することにより、
ソース４の電極41を形成する。
４とを三層構造とした後、この三層構造の近傍に、少な
くともその底面36aが最深部のソース４の上端まで到達
する深さを有するトレンチ36をドライエッチングなどで
形成し、そこに、CVD法によってドープトポリシリコン
をゲート６として充填する（第４図（ｃ））。さらに、
ゲート６とは反対側にドレイン３などから所定の間隔を
隔ててトレンチ37を形成する。このトレンチ37の深さ
は、その底面37aに高融点金属膜32が露出するように決
定する。そして、このトレンチ37にもゲート６の形成時
と同様にしてドープトポリシリコンを充填する（第４図
（ｄ））。このトレンチ37に充填されたドープトポリシ
リコンは前述の高融点金属膜32と接触することにより、
ソース４の電極41を形成する。
そして、これらの上面にシリコン酸化膜38を形成し
て、ドレイン3,ソース４及びゲート６用の各コンタクト
ホール39をあけた後、Al配線40を接続する（第４図
（ｅ））。さらに、その上面に保護膜（図示せず。）を
付与する。なお、このMOSFET30はシリコン酸化膜33中に
形成されるため、素子分離のための領域を形成する必要
がない。
て、ドレイン3,ソース４及びゲート６用の各コンタクト
ホール39をあけた後、Al配線40を接続する（第４図
（ｅ））。さらに、その上面に保護膜（図示せず。）を
付与する。なお、このMOSFET30はシリコン酸化膜33中に
形成されるため、素子分離のための領域を形成する必要
がない。
上記製造方法によって第３図にその概略を示したよう
なMOSFET30を得ることができる。
なMOSFET30を得ることができる。
そして、このMOSFET30を形成するのに要する面積S
3は、ゲート６とチャネル領域６とをあわせた幅をD
3（第３図）としたとき、 S3＝D1×D3 ……（３） と概算される。
3は、ゲート６とチャネル領域６とをあわせた幅をD
3（第３図）としたとき、 S3＝D1×D3 ……（３） と概算される。
（３）式から明らかなように、このMOSFET30では、ド
レイン３やソース４の長さLD,LS及びチャネル長LCが面
積S3とは無関係になることがわかる。そして、幅D3は
（LC+LD+LS）に比べ十分に小さいので、このMOSFET30の
面積S3が基板２の主面2aに占める割合は従来のMOSFET1
（第５図）に比べ十分に小さくなるだけでなく、第１の
実施例と比較しても小さなものとなる。
レイン３やソース４の長さLD,LS及びチャネル長LCが面
積S3とは無関係になることがわかる。そして、幅D3は
（LC+LD+LS）に比べ十分に小さいので、このMOSFET30の
面積S3が基板２の主面2aに占める割合は従来のMOSFET1
（第５図）に比べ十分に小さくなるだけでなく、第１の
実施例と比較しても小さなものとなる。
なお、上記第１と第２の実施例ではともにシリコンゲー
ト型ｎチャネルMOSFETを例にとって説明したが、特にこ
れに制限されるわけではなく、ｐチャネルMOSFETはもち
ろんのこと、接合型FETなどFET全般に適用可能である。
ト型ｎチャネルMOSFETを例にとって説明したが、特にこ
れに制限されるわけではなく、ｐチャネルMOSFETはもち
ろんのこと、接合型FETなどFET全般に適用可能である。
以上のように、この発明によれば、チャネル面やゲー
トが基板の主面に対して垂直に形成することにより、主
面に対して電界効果トランジスタ１個当りが占める面積
の割合を小さくすることができるため、電界効果トラン
ジスタ自体を小型化することなく、高集積化が可能な電
界効果トランジスタを得られる効果がある。また、ドレ
インおよびソースの平面視形状が略Ｌ字型となるように
形成されているので、実質的な占有面積は大きくせずに
ドレインおよびソースの平面方向の面積を広くでき、コ
ンタクトホールを形成する際のマージンを十分に得るこ
とができる。
トが基板の主面に対して垂直に形成することにより、主
面に対して電界効果トランジスタ１個当りが占める面積
の割合を小さくすることができるため、電界効果トラン
ジスタ自体を小型化することなく、高集積化が可能な電
界効果トランジスタを得られる効果がある。また、ドレ
インおよびソースの平面視形状が略Ｌ字型となるように
形成されているので、実質的な占有面積は大きくせずに
ドレインおよびソースの平面方向の面積を広くでき、コ
ンタクトホールを形成する際のマージンを十分に得るこ
とができる。
第１図は、この発明の第１の実施例であるシリコンゲー
ト型ｎチャネルMOSFETを示す概略図、第２図は第１図に
示したMOSFETの製造工程を示す平面図及びそのＡ−Ａ矢
視断面図、第３図は、この発明の第２の実施例であるシ
リコンゲート型ｎチャネルMOSFETを示す概略図、第４図
は、第３図に示したMOSFETの製造工程を示す断面図、第
５図は、従来のシリコンゲート型ｎチャネルMOSFETを示
す概略図である。 図において、1,10及び30はMOSFET、２はシリコン基板、
2aは主面、３はドレイン、４はソース、５はチャネル領
域、5aはチャネル面、６はゲート、LCはチャネル長であ
る。 なお、各図中同一符号は同一または相当部分を示す。
ト型ｎチャネルMOSFETを示す概略図、第２図は第１図に
示したMOSFETの製造工程を示す平面図及びそのＡ−Ａ矢
視断面図、第３図は、この発明の第２の実施例であるシ
リコンゲート型ｎチャネルMOSFETを示す概略図、第４図
は、第３図に示したMOSFETの製造工程を示す断面図、第
５図は、従来のシリコンゲート型ｎチャネルMOSFETを示
す概略図である。 図において、1,10及び30はMOSFET、２はシリコン基板、
2aは主面、３はドレイン、４はソース、５はチャネル領
域、5aはチャネル面、６はゲート、LCはチャネル長であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】ドレインとソースとの間に形成されるチャ
ネル領域とゲートとが対向して配置される電界効果トラ
ンジスタにおいて、 前記電界効果トランジスタはシリコン基板内に形成さ
れ、 前記ゲートと向い合って前記チャネル領域内でのキャリ
アの流路の広がりを規定するチャネル面が、前記シリコ
ン基板の主面に対して垂直に形成されるとともに、前記
ゲートもまた前記主面に垂直な方向に広がりを持って前
記主面に対する平面視形状が略矩形となるように形成さ
れ、 前記ドレインおよび、前記ソース間に流れるチャネル電
流の方向が前記シリコン基板の主面に平行な方向となる
ように前記ドレイン、前記ソース、前記チャネル領域が
配置され、かつ、 前記ドレイン、前記ソース、前記チャネル領域とで形成
される領域が前記ゲートを半包囲するように、前記ドレ
インおよび前記ソースの平面視形状が略Ｌ字型となるよ
うに形成されたことを特徴とする電界効果トランジス
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164427A JP2510599B2 (ja) | 1987-07-01 | 1987-07-01 | 電界効果トランジスタ |
| US07/213,493 US4910564A (en) | 1987-07-01 | 1988-06-30 | Highly integrated field effect transistor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164427A JP2510599B2 (ja) | 1987-07-01 | 1987-07-01 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS649662A JPS649662A (en) | 1989-01-12 |
| JP2510599B2 true JP2510599B2 (ja) | 1996-06-26 |
Family
ID=15792947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62164427A Expired - Lifetime JP2510599B2 (ja) | 1987-07-01 | 1987-07-01 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510599B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281547A (en) * | 1989-05-12 | 1994-01-25 | Oki Electric Industry Co., Ltd. | Method for manufacturing a field effect transistor |
| JPH0371640A (ja) * | 1989-08-10 | 1991-03-27 | Masamitsu Yuga | トランジスタ |
| US5207518A (en) * | 1990-03-30 | 1993-05-04 | Seikosha Co., Ltd. | Piezoelectric printer |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| JP3356162B2 (ja) | 1999-10-19 | 2002-12-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP3534084B2 (ja) | 2001-04-18 | 2004-06-07 | 株式会社デンソー | 半導体装置およびその製造方法 |
| WO2019116464A1 (ja) * | 2017-12-13 | 2019-06-20 | 日産自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2023233760A1 (ja) * | 2022-05-31 | 2023-12-07 | キヤノン株式会社 | 発光装置、表示装置、光電変換装置、電子機器、および、発光装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125174A (ja) * | 1984-11-22 | 1986-06-12 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS61294854A (ja) * | 1985-06-22 | 1986-12-25 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-07-01 JP JP62164427A patent/JP2510599B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS649662A (en) | 1989-01-12 |
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