JP3276480B2 - 静電誘導トランジスタおよびその製造方法 - Google Patents
静電誘導トランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は静電誘導トランジスタに
関し、特にゲートの浮遊容量を低減して高周波特性を向
上させた静電誘導トランジスタに関する。
関し、特にゲートの浮遊容量を低減して高周波特性を向
上させた静電誘導トランジスタに関する。
【０００２】
【従来の技術】静電誘導トランジスタの高周波特性を向
上させるためには、ゲートの浮遊容量を低減することが
重要である。ゲートの浮遊容量を低減して高周波特性を
向上させた静電誘導トランジスタとしては、例えば特開
昭６２−２７１４７６号公報に記載されたものがある。
従来のゲートの浮遊容量を低減した構造の静電誘導トラ
ンジスタの一例の断面図を図７に示す。１はゲート領
域、２はソース領域、３および４は絶縁層、５はソース
電極、６はゲート電極である。このような静電誘導トラ
ンジスタにおいては、ゲート領域１とするべく不純物拡
散層を少なくともソース領域２側の一部が残るように除
去し、その部分に絶縁層４およびゲート電極６を積層
し、このゲート電極６を残ったゲート領域１にオーミッ
ク接続した構造にすることにより、ゲート浮遊容量の低
減が図られている。
上させるためには、ゲートの浮遊容量を低減することが
重要である。ゲートの浮遊容量を低減して高周波特性を
向上させた静電誘導トランジスタとしては、例えば特開
昭６２−２７１４７６号公報に記載されたものがある。
従来のゲートの浮遊容量を低減した構造の静電誘導トラ
ンジスタの一例の断面図を図７に示す。１はゲート領
域、２はソース領域、３および４は絶縁層、５はソース
電極、６はゲート電極である。このような静電誘導トラ
ンジスタにおいては、ゲート領域１とするべく不純物拡
散層を少なくともソース領域２側の一部が残るように除
去し、その部分に絶縁層４およびゲート電極６を積層
し、このゲート電極６を残ったゲート領域１にオーミッ
ク接続した構造にすることにより、ゲート浮遊容量の低
減が図られている。
【０００３】図８に図７に示した従来の静電誘導トラン
ジスタの製造方法を示す。まず図８（ａ）に示すよう
に、ドレイン領域７とｎ型低抵抗シリコン層８からなる
基板上に絶縁層３を形成してゲート領域１およびソース
領域２となる部分を開口するようにパターニングし、こ
の開口部から不純物を選択拡散することによりゲート領
域１およびソース領域２を形成する。この場合、これら
拡散層の両側、特に、深く拡散を行なうゲート領域１の
両側は横方向拡散により絶縁層３の端部下にも拡散層が
形成される。次に図８（ｂ）に示すように、この絶縁層
３をマスクとしてゲート領域１をエッチングし、ゲート
領域１を、ソース領域２側の部分を残して除去する。こ
のときソース領域２上にはレジスト９を形成して保護し
ておく。次に図８（ｃ）に示すように、レジスト９を除
去したのち、エッチングにより除去した部分の底部に絶
縁層４を形成する。このときソース領域２および絶縁層
３上の部分にも同時に絶縁層４が形成される。そして、
絶縁層３および４を選択的に除去し、ソース領域２上に
コンタクトホールを形成する。最後に図８（ｄ）に示す
ようにソース電極５およびゲート電極６を形成する。
ジスタの製造方法を示す。まず図８（ａ）に示すよう
に、ドレイン領域７とｎ型低抵抗シリコン層８からなる
基板上に絶縁層３を形成してゲート領域１およびソース
領域２となる部分を開口するようにパターニングし、こ
の開口部から不純物を選択拡散することによりゲート領
域１およびソース領域２を形成する。この場合、これら
拡散層の両側、特に、深く拡散を行なうゲート領域１の
両側は横方向拡散により絶縁層３の端部下にも拡散層が
形成される。次に図８（ｂ）に示すように、この絶縁層
３をマスクとしてゲート領域１をエッチングし、ゲート
領域１を、ソース領域２側の部分を残して除去する。こ
のときソース領域２上にはレジスト９を形成して保護し
ておく。次に図８（ｃ）に示すように、レジスト９を除
去したのち、エッチングにより除去した部分の底部に絶
縁層４を形成する。このときソース領域２および絶縁層
３上の部分にも同時に絶縁層４が形成される。そして、
絶縁層３および４を選択的に除去し、ソース領域２上に
コンタクトホールを形成する。最後に図８（ｄ）に示す
ようにソース電極５およびゲート電極６を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の技術における静電誘導トランジスタにおいては、その
製造の際、図８（ｂ）に示したように、ゲート領域１と
するべく不純物拡散層を少なくともソース領域２側の一
部が残るように除去する工程、および図８（ｃ）に示す
ごとく絶縁層４を埋め込む工程を必要とし、これらの工
程に非常に高い加工精度が要求され、図９に示したよう
な形状になってしまうことが多々ある。すなわち、図９
（ａ）に示すようにゲート領域１のエッチング量に対し
て埋め込む絶縁層４の厚さが薄くなってしまった場合に
は、チャネル領域とゲート電極６とが接触し、ショート
不良を起こしてしまう。また逆に図９（ｂ）に示したよ
うにゲート領域１のエッチング量に対して埋め込む絶縁
層４の厚さが厚くなってしまった場合、および図９
（ｃ）に示したようにゲート領域１の被エッチング部の
側壁に絶縁層１０が残留している場合には、ゲート領域
１とゲート電極６とが接触せずに接続不良を起こしてし
まうという問題があった。上述した問題点により、従来
のこの構造の静電誘導トランジスタにおいては、製造時
の歩留まりが悪く、量産することは困難であった。
の技術における静電誘導トランジスタにおいては、その
製造の際、図８（ｂ）に示したように、ゲート領域１と
するべく不純物拡散層を少なくともソース領域２側の一
部が残るように除去する工程、および図８（ｃ）に示す
ごとく絶縁層４を埋め込む工程を必要とし、これらの工
程に非常に高い加工精度が要求され、図９に示したよう
な形状になってしまうことが多々ある。すなわち、図９
（ａ）に示すようにゲート領域１のエッチング量に対し
て埋め込む絶縁層４の厚さが薄くなってしまった場合に
は、チャネル領域とゲート電極６とが接触し、ショート
不良を起こしてしまう。また逆に図９（ｂ）に示したよ
うにゲート領域１のエッチング量に対して埋め込む絶縁
層４の厚さが厚くなってしまった場合、および図９
（ｃ）に示したようにゲート領域１の被エッチング部の
側壁に絶縁層１０が残留している場合には、ゲート領域
１とゲート電極６とが接触せずに接続不良を起こしてし
まうという問題があった。上述した問題点により、従来
のこの構造の静電誘導トランジスタにおいては、製造時
の歩留まりが悪く、量産することは困難であった。
【０００５】また、従来の製造方法においては、ゲート
領域１を除去した部分に絶縁層４を埋め込んだのちにソ
ース電極５を形成していた。ところが、ゲート領域１を
除去した部分に絶縁層４を埋め込む工程では、必然的に
ソース領域２上にも絶縁層４が形成されてしまう。した
がって、ソース電極５を形成する際には形成された絶縁
層４にコンタクトホールを開口することが必要となり、
工程が複雑になってしまう。また、このコンタクトホー
ル形成にあたっては、フォトリソグラフィ時のアライメ
ントマージンが必要となり、そのためあらかじめソース
領域２の幅はその分広めに形成する必要がある。したが
って、結果として面積効率が悪くなるという問題が生じ
てしまう。逆に面積を変えないとすれば、ゲート領域１
とソース領域２との距離はそれだけ狭くなり、ゲート、
ソース間の耐圧が低くなってしまう。
領域１を除去した部分に絶縁層４を埋め込んだのちにソ
ース電極５を形成していた。ところが、ゲート領域１を
除去した部分に絶縁層４を埋め込む工程では、必然的に
ソース領域２上にも絶縁層４が形成されてしまう。した
がって、ソース電極５を形成する際には形成された絶縁
層４にコンタクトホールを開口することが必要となり、
工程が複雑になってしまう。また、このコンタクトホー
ル形成にあたっては、フォトリソグラフィ時のアライメ
ントマージンが必要となり、そのためあらかじめソース
領域２の幅はその分広めに形成する必要がある。したが
って、結果として面積効率が悪くなるという問題が生じ
てしまう。逆に面積を変えないとすれば、ゲート領域１
とソース領域２との距離はそれだけ狭くなり、ゲート、
ソース間の耐圧が低くなってしまう。
【０００６】本発明は上記従来の技術の問題点を解決す
るためになされたものであり、高い加工精度を必要とし
ないでゲートの浮遊容量を低減した静電誘導トランジス
タ提供をすること、さらにはゲート、ソース間の耐圧を
向上した静電誘導トランジスタを提供することを目的と
する。
るためになされたものであり、高い加工精度を必要とし
ないでゲートの浮遊容量を低減した静電誘導トランジス
タ提供をすること、さらにはゲート、ソース間の耐圧を
向上した静電誘導トランジスタを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は、半導体基板の
一主表面に形成されたドレイン領域、前記一主表面に対
向する前記半導体基板表面に不純物を拡散して形成した
ソース領域およびゲート領域とを有する静電誘導トラン
ジスタにおいて、前記ゲート領域は第１のゲート領域と
第２のゲート領域とを含み、前記第１のゲート領域は半
導体基板表面に形成された不純物拡散層のうち前記ソー
ス領域に対向する部分を残し前記ドレイン領域に対向す
る部分を除去したものであり、前記第２のゲート領域は
前記不純物拡散層を前記ソース領域に対向する部分およ
び前記ドレイン領域に対向する部分をともに除去せずに
残したものであり、前記不純物拡散層の前記除去した部
分には絶縁層を形成し、かつ前記第２のゲート領域にお
いてゲート電極を接続したことを特徴とする。
一主表面に形成されたドレイン領域、前記一主表面に対
向する前記半導体基板表面に不純物を拡散して形成した
ソース領域およびゲート領域とを有する静電誘導トラン
ジスタにおいて、前記ゲート領域は第１のゲート領域と
第２のゲート領域とを含み、前記第１のゲート領域は半
導体基板表面に形成された不純物拡散層のうち前記ソー
ス領域に対向する部分を残し前記ドレイン領域に対向す
る部分を除去したものであり、前記第２のゲート領域は
前記不純物拡散層を前記ソース領域に対向する部分およ
び前記ドレイン領域に対向する部分をともに除去せずに
残したものであり、前記不純物拡散層の前記除去した部
分には絶縁層を形成し、かつ前記第２のゲート領域にお
いてゲート電極を接続したことを特徴とする。
【０００８】また本発明は、半導体基板の一主表面に形
成されたドレイン領域、前記一主表面に対向する前記半
導体基板表面に不純物を拡散して形成した複数のソース
領域および複数のゲート領域とを有する複数の静電誘導
トランジスタを含む半導体装置において、前記複数のソ
ース領域および前記複数のゲート領域は本質的に交互に
配置され、前記複数のゲート領域は各々第１のゲート領
域と第２のゲート領域とを含み、前記第１のゲート領域
は半導体基板表面に形成された不純物拡散層のうちその
両側の前記ソース領域に各々対向する部分を残すよう前
記ドレイン領域に対向する部分を繰抜かれたものであ
り、前記第２のゲート領域は前記不純物拡散層を前記ソ
ース領域に対向する部分および前記ドレイン領域に対向
する部分をともに除去せずに残したものであり、前記不
純物拡散層の前記除去した部分には絶縁層を形成し、か
つ前記第２のゲート領域においてゲート電極を接続した
ことを特徴とする。
成されたドレイン領域、前記一主表面に対向する前記半
導体基板表面に不純物を拡散して形成した複数のソース
領域および複数のゲート領域とを有する複数の静電誘導
トランジスタを含む半導体装置において、前記複数のソ
ース領域および前記複数のゲート領域は本質的に交互に
配置され、前記複数のゲート領域は各々第１のゲート領
域と第２のゲート領域とを含み、前記第１のゲート領域
は半導体基板表面に形成された不純物拡散層のうちその
両側の前記ソース領域に各々対向する部分を残すよう前
記ドレイン領域に対向する部分を繰抜かれたものであ
り、前記第２のゲート領域は前記不純物拡散層を前記ソ
ース領域に対向する部分および前記ドレイン領域に対向
する部分をともに除去せずに残したものであり、前記不
純物拡散層の前記除去した部分には絶縁層を形成し、か
つ前記第２のゲート領域においてゲート電極を接続した
ことを特徴とする。
【０００９】さらに本発明は、半導体基板の一主表面に
ドレイン領域を形成し、前記一主表面に対向する前記半
導体基板表面に不純物を拡散してソース領域およびゲー
ト領域を形成する静電誘導トランジスタの製造方法にお
いて、前記ゲート領域とするべく不純物拡散層を形成し
たのちこの不純物拡散層の前記ソース領域に対向する部
分を残し前記ドレイン領域に対向する部分の一部を除去
する工程と、前記除去した部分に絶縁層を形成する工程
と、前記ゲート領域のうち前記除去した部分以外の部分
においてゲート電極を接続する工程とを含むことを特徴
とする。
ドレイン領域を形成し、前記一主表面に対向する前記半
導体基板表面に不純物を拡散してソース領域およびゲー
ト領域を形成する静電誘導トランジスタの製造方法にお
いて、前記ゲート領域とするべく不純物拡散層を形成し
たのちこの不純物拡散層の前記ソース領域に対向する部
分を残し前記ドレイン領域に対向する部分の一部を除去
する工程と、前記除去した部分に絶縁層を形成する工程
と、前記ゲート領域のうち前記除去した部分以外の部分
においてゲート電極を接続する工程とを含むことを特徴
とする。
【００１０】さらに本発明は、ソース電極を形成したの
ちに、ゲート領域の除去した部分に埋め込む絶縁層を形
成することを特徴とする。
ちに、ゲート領域の除去した部分に埋め込む絶縁層を形
成することを特徴とする。
【作用】この発明によれば、高い加工精度を必要としな
いでゲートの浮遊容量を低減した静電誘導トランジスタ
を得ることができる。さらにこの発明によれば、ゲー
ト、ソース間の耐圧を向上した静電誘導トランジスタを
得ることができる。
いでゲートの浮遊容量を低減した静電誘導トランジスタ
を得ることができる。さらにこの発明によれば、ゲー
ト、ソース間の耐圧を向上した静電誘導トランジスタを
得ることができる。
【００１１】
【実施例】以下本発明を図面を参照して説明する。図１
および図２に本発明を用いた静電誘導トランジスタを示
す。図１は平面図、図２（ａ）、（ｂ）、（ｃ）は各々
図１のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図で
ある。図１および図２において、２はソース領域、１１
は第１のゲート領域、１２は第２のゲート領域、１３は
コンタクトホールである。また、３はシリコン酸化物
層、４は絶縁層、５はソース電極、６はゲート電極、７
はドレイン領域（ｎ型低抵抗シリコン基板）、８はｎ型
高抵抗シリコン層である。なお、第１のゲート領域１１
と第２のゲート領域１２はいずれも同一の不純物で形成
される連続した領域であるが、図１においては便宜上、
その境界を１点鎖線で区別した別々の領域としている。
この境界線については本質的なものではなく、本発明の
趣旨を逸脱しない範囲で任意に取ることができ、第１の
ゲート領域１１と第２のゲート領域１２を設定できる。
また、図１においては、シリコン酸化物層３、その上部
の絶縁層４、ソース電極５、ゲート電極６等の図示を省
略している。ゲート領域は、図２（ａ）に示したよう
に、ソース領域２に対向した部分を残してドレイン領域
７に対向した部分を除去し、そこに絶縁層４を埋め込ん
だ第１のゲート領域１１、および図２（ｂ）に示したよ
うにドレイン領域７に対向した部分をも除去せずに残し
た第２のゲート領域１２の２つの部分を含んでいる。第
１のゲート領域１１ではチャネルの真性ゲート点の電位
制御に影響を及ぼすソース領域に対向した部分を残し、
真性ゲート点の電位制御にほとんど影響を及ぼさない主
にドレイン領域に対向した部分を除去して、そこに半導
体よりも誘電率の小さな絶縁層４を埋め込むことにより
ゲート浮遊容量を低減させている。この埋込絶縁層につ
いては、上述した機能を発揮できるものであればどのよ
うなものでも構わない。また、第２のゲート領域１２
は、ソース領域２に対向した部分とともにドレイン領域
７に対向した部分も残されており、その第２のゲート領
域１２表面でゲート電極６と接続していることにより、
コンタクト不良のない、ゲート電極６との確実な接続も
可能にしている。
および図２に本発明を用いた静電誘導トランジスタを示
す。図１は平面図、図２（ａ）、（ｂ）、（ｃ）は各々
図１のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図で
ある。図１および図２において、２はソース領域、１１
は第１のゲート領域、１２は第２のゲート領域、１３は
コンタクトホールである。また、３はシリコン酸化物
層、４は絶縁層、５はソース電極、６はゲート電極、７
はドレイン領域（ｎ型低抵抗シリコン基板）、８はｎ型
高抵抗シリコン層である。なお、第１のゲート領域１１
と第２のゲート領域１２はいずれも同一の不純物で形成
される連続した領域であるが、図１においては便宜上、
その境界を１点鎖線で区別した別々の領域としている。
この境界線については本質的なものではなく、本発明の
趣旨を逸脱しない範囲で任意に取ることができ、第１の
ゲート領域１１と第２のゲート領域１２を設定できる。
また、図１においては、シリコン酸化物層３、その上部
の絶縁層４、ソース電極５、ゲート電極６等の図示を省
略している。ゲート領域は、図２（ａ）に示したよう
に、ソース領域２に対向した部分を残してドレイン領域
７に対向した部分を除去し、そこに絶縁層４を埋め込ん
だ第１のゲート領域１１、および図２（ｂ）に示したよ
うにドレイン領域７に対向した部分をも除去せずに残し
た第２のゲート領域１２の２つの部分を含んでいる。第
１のゲート領域１１ではチャネルの真性ゲート点の電位
制御に影響を及ぼすソース領域に対向した部分を残し、
真性ゲート点の電位制御にほとんど影響を及ぼさない主
にドレイン領域に対向した部分を除去して、そこに半導
体よりも誘電率の小さな絶縁層４を埋め込むことにより
ゲート浮遊容量を低減させている。この埋込絶縁層につ
いては、上述した機能を発揮できるものであればどのよ
うなものでも構わない。また、第２のゲート領域１２
は、ソース領域２に対向した部分とともにドレイン領域
７に対向した部分も残されており、その第２のゲート領
域１２表面でゲート電極６と接続していることにより、
コンタクト不良のない、ゲート電極６との確実な接続も
可能にしている。
【００１２】図３および図４に上述した実施例の製造工
程を示す。図３および図４は各々図１におけるＡ−Ａ’
方向およびＢ−Ｂ’方向の工程断面図である。まず図３
（ａ）および図４（ａ）に示すように、ｎ型の低抵抗シ
リコン基板７上にｎ型の高抵抗シリコン層８を成長した
基板上に熱酸化等によりシリコン酸化物層３を成長さ
せ、これを選択的に除去することによりソース領域およ
びゲート領域を形成する不純物導入窓を開口する。そし
て、ソース領域の不純物導入窓はレジスト１４でマスク
し、ｐ型不純物となるボロンイオン１５を導入する。次
にソース領域上のレジスト１４を除去したのち図３
（ｂ）および図４（ｂ）に示すように、先に注入したボ
ロンを活性化することによりゲート領域、すなわち第１
のゲート領域１１および第２のゲート領域１２を形成す
る。このときボロンは深さ方向に拡散すると同時に横方
向にも拡散する。したがって、ボロンはまわり込んで拡
散し、シリコン酸化物層３の下にもゲート領域が形成さ
れる。続いてゲートの不純物導入窓はレジスト１６でマ
スクし、ｎ型不純物となる砒素イオン１７を導入する。
次にレジスト１６を除去したのち、図３（ｃ）および図
４（ｃ）に示すように、注入した砒素を活性化してソー
ス領域２を形成する。次に第１のゲート領域１１につい
ては、図３（ｄ）に示したように、ソース領域２に対向
した部分を残し、ドレイン領域７に対向した部分はシリ
コン酸化物層３をマスクとしてセルフアラインで選択的
にエッチング除去する。また、第２のゲート領域１２に
ついては、図４（ｄ）に示したように、ドレイン領域７
に対向した部分もエッチングしないで残す。すなわち、
このときソース領域２およびシリコン酸化物層３を開口
した第２のゲート領域１２はレジスト１８によってマス
クし、エッチングされないようにする。なお、ここでは
エッチングはシリコン酸化物層３を利用してセルフアラ
インで行なっているが、通常のマスクを用いて行なって
もよいことは当然である。続いて図３（ｅ）および図４
（ｅ）に示したようにレジスト１８を除去したのち絶縁
層４を堆積する。この絶縁層４としては、例えばＬＰ−
ＣＶＤ法等によってシリコン酸化物層などを形成する。
このとき図３（ｅ）に見られるように、第１のゲート領
域１１については前の工程で形成された被エッチング部
分にも絶縁層４が形成され、一方第２のゲート領域１２
については前の工程でエッチングされていないので、絶
縁層４は第２のゲート領域１２、ソース領域２およびシ
リコン酸化物層３上に形成されることになる。なお、本
実施例においては、絶縁層４のうち、第１のゲート領域
１１の被エッチング部に埋め込まれた部分とそれ以外の
部分とを同一の工程で形成しているが、これらは２工程
に分割して形成してもよく、さらには、両部分の成膜材
料を異ならせてもよい。要は第１のゲート領域１１の被
エッチング部に埋め込まれる部分がゲート浮遊容量を低
減させるように絶縁層を形成すればよいのである。次に
図３（ｆ）および図４（ｆ）に示したように、シリコン
酸化物層３および絶縁層４を選択的に除去することによ
り、ソース領域２および第２のゲート領域１２上にコン
タクトホールを開口する。最後に図３（ｇ）および図４
（ｇ）に示したように、ソース電極５およびゲート電極
６を形成する。以上の工程により図１および図２に示し
た構造の静電誘導トランジスタが形成される。
程を示す。図３および図４は各々図１におけるＡ−Ａ’
方向およびＢ−Ｂ’方向の工程断面図である。まず図３
（ａ）および図４（ａ）に示すように、ｎ型の低抵抗シ
リコン基板７上にｎ型の高抵抗シリコン層８を成長した
基板上に熱酸化等によりシリコン酸化物層３を成長さ
せ、これを選択的に除去することによりソース領域およ
びゲート領域を形成する不純物導入窓を開口する。そし
て、ソース領域の不純物導入窓はレジスト１４でマスク
し、ｐ型不純物となるボロンイオン１５を導入する。次
にソース領域上のレジスト１４を除去したのち図３
（ｂ）および図４（ｂ）に示すように、先に注入したボ
ロンを活性化することによりゲート領域、すなわち第１
のゲート領域１１および第２のゲート領域１２を形成す
る。このときボロンは深さ方向に拡散すると同時に横方
向にも拡散する。したがって、ボロンはまわり込んで拡
散し、シリコン酸化物層３の下にもゲート領域が形成さ
れる。続いてゲートの不純物導入窓はレジスト１６でマ
スクし、ｎ型不純物となる砒素イオン１７を導入する。
次にレジスト１６を除去したのち、図３（ｃ）および図
４（ｃ）に示すように、注入した砒素を活性化してソー
ス領域２を形成する。次に第１のゲート領域１１につい
ては、図３（ｄ）に示したように、ソース領域２に対向
した部分を残し、ドレイン領域７に対向した部分はシリ
コン酸化物層３をマスクとしてセルフアラインで選択的
にエッチング除去する。また、第２のゲート領域１２に
ついては、図４（ｄ）に示したように、ドレイン領域７
に対向した部分もエッチングしないで残す。すなわち、
このときソース領域２およびシリコン酸化物層３を開口
した第２のゲート領域１２はレジスト１８によってマス
クし、エッチングされないようにする。なお、ここでは
エッチングはシリコン酸化物層３を利用してセルフアラ
インで行なっているが、通常のマスクを用いて行なって
もよいことは当然である。続いて図３（ｅ）および図４
（ｅ）に示したようにレジスト１８を除去したのち絶縁
層４を堆積する。この絶縁層４としては、例えばＬＰ−
ＣＶＤ法等によってシリコン酸化物層などを形成する。
このとき図３（ｅ）に見られるように、第１のゲート領
域１１については前の工程で形成された被エッチング部
分にも絶縁層４が形成され、一方第２のゲート領域１２
については前の工程でエッチングされていないので、絶
縁層４は第２のゲート領域１２、ソース領域２およびシ
リコン酸化物層３上に形成されることになる。なお、本
実施例においては、絶縁層４のうち、第１のゲート領域
１１の被エッチング部に埋め込まれた部分とそれ以外の
部分とを同一の工程で形成しているが、これらは２工程
に分割して形成してもよく、さらには、両部分の成膜材
料を異ならせてもよい。要は第１のゲート領域１１の被
エッチング部に埋め込まれる部分がゲート浮遊容量を低
減させるように絶縁層を形成すればよいのである。次に
図３（ｆ）および図４（ｆ）に示したように、シリコン
酸化物層３および絶縁層４を選択的に除去することによ
り、ソース領域２および第２のゲート領域１２上にコン
タクトホールを開口する。最後に図３（ｇ）および図４
（ｇ）に示したように、ソース電極５およびゲート電極
６を形成する。以上の工程により図１および図２に示し
た構造の静電誘導トランジスタが形成される。
【００１３】このような構造であれば、第１のゲート領
域１１に関して、エッチング量に対して埋め込む絶縁層
が適切な厚さに設定されているので、チャネル領域とゲ
ート電極との間でショート不良を起こしてしまうことは
ない。また、ゲート領域とゲート電極との間のコンタク
トはゲート領域の表面で取っているので、接続不良の問
題が生じることもない。
域１１に関して、エッチング量に対して埋め込む絶縁層
が適切な厚さに設定されているので、チャネル領域とゲ
ート電極との間でショート不良を起こしてしまうことは
ない。また、ゲート領域とゲート電極との間のコンタク
トはゲート領域の表面で取っているので、接続不良の問
題が生じることもない。
【００１４】図５および図６には本発明の他の実施例の
製造工程を示す。図５および図６は各々図１のＡ−Ａ’
方向およびＢ−Ｂ’方向に該当する部分の工程断面図で
ある。まず図５（ａ）および図６（ｂ）に示すように、
ｎ型低抵抗シリコン基板７上にｎ型の高抵抗シリコン層
８を形成した基板上に熱酸化等によりシリコン酸化物層
３を形成する。そして、このシリコン酸化物層３を選択
的に除去することによりソース領域およびゲート領域を
形成する不純物導入窓を開口する。その後ソース領域の
不純物導入窓はレジスト１４でマスクし、ｐ型不純物と
なるボロンイオン１５を導入する。次にソース領域上の
レジスト１４を除去したのち図５（ｂ）および図６
（ｂ）に示すように、先に注入したボロンを活性化する
ことにより第１のゲート領域１１および第２のゲート領
域１２を形成する。このときボロンは深さ方向に拡散す
ると同時に横方向にも拡散する。したがって、ボロンが
まわり込んで拡散し、シリコン酸化物層３の下にもゲー
ト領域が形成される。続いてゲートの不純物導入窓はレ
ジスト１６でマスクし、ｎ型不純物となる砒素イオン１
７を注入する。次にレジスト１６を除去したのち、図５
（ｃ）および図６（ｃ）に示すように、注入した砒素を
活性化してソース領域２を形成する。ここまでは上述し
た第１の実施例と同様に形成できる。続いて本実施例に
おいてはソース電極５を形成する。そして図５（ｄ）に
示すように、ソース領域２に対向した部分を残し、ドレ
イン領域７に対向した部分をシリコン酸化物層３をマス
クとしてセルフアラインで選択的にエッチング除去す
る。また、第２のゲート領域１２については、図６
（ｄ）に示したように、ドレイン領域７に対向した部分
もエッチングしないで残す。すなわち、このときソース
電極５およびシリコン酸化物層３を開口した第２のゲー
ト領域１２はレジスト１９によってマスクし、エッチン
グされないようにする。なお、ここではエッチングはシ
リコン酸化物層３を利用してセルフアラインで行なって
いるが、通常のマスクを用いて行なってもよいことは当
然である。また、ここではレジスト１９によってソース
電極５およびシリコン酸化物層３を開口した第２のゲー
ト領域１２をマスクしているが、少なくともシリコン酸
化物層３を開口した第２のゲート領域１２さえマスクし
ておけばソース電極５についてはマスクしなくてもよ
い。次に図５（ｅ）および図６（ｅ）に示すように、レ
ジスト１９を除去したのち、絶縁層４を堆積する。この
絶縁層４としては、例えばＬＰ−ＣＶＤ法等によってシ
リコン酸化物層などを形成する。このとき図５（ｅ）に
見られるように、第１のゲート領域１１については前の
工程で形成された被エッチング部分にも絶縁層４が形成
され、一方第２のゲート領域１２については前の工程で
エッチングされていないので、絶縁層４は第２のゲート
領域１２、ソース電極５およびシリコン酸化物層３上に
形成されることになる。なお、本実施例においては、絶
縁層４のうち、第１のゲート領域１１の被エッチング部
に埋め込まれた部分とそれ以外の部分とを同一の工程で
形成しているが、これらは２工程に分割して形成しても
よく、さらには、両部分の成膜材料を異ならせてもよ
い。最後に図５（ｆ）および図６（ｆ）に示すように、
第２のゲート領域１２上にコンタクトホールを開口し、
ゲート電極６を形成する。
製造工程を示す。図５および図６は各々図１のＡ−Ａ’
方向およびＢ−Ｂ’方向に該当する部分の工程断面図で
ある。まず図５（ａ）および図６（ｂ）に示すように、
ｎ型低抵抗シリコン基板７上にｎ型の高抵抗シリコン層
８を形成した基板上に熱酸化等によりシリコン酸化物層
３を形成する。そして、このシリコン酸化物層３を選択
的に除去することによりソース領域およびゲート領域を
形成する不純物導入窓を開口する。その後ソース領域の
不純物導入窓はレジスト１４でマスクし、ｐ型不純物と
なるボロンイオン１５を導入する。次にソース領域上の
レジスト１４を除去したのち図５（ｂ）および図６
（ｂ）に示すように、先に注入したボロンを活性化する
ことにより第１のゲート領域１１および第２のゲート領
域１２を形成する。このときボロンは深さ方向に拡散す
ると同時に横方向にも拡散する。したがって、ボロンが
まわり込んで拡散し、シリコン酸化物層３の下にもゲー
ト領域が形成される。続いてゲートの不純物導入窓はレ
ジスト１６でマスクし、ｎ型不純物となる砒素イオン１
７を注入する。次にレジスト１６を除去したのち、図５
（ｃ）および図６（ｃ）に示すように、注入した砒素を
活性化してソース領域２を形成する。ここまでは上述し
た第１の実施例と同様に形成できる。続いて本実施例に
おいてはソース電極５を形成する。そして図５（ｄ）に
示すように、ソース領域２に対向した部分を残し、ドレ
イン領域７に対向した部分をシリコン酸化物層３をマス
クとしてセルフアラインで選択的にエッチング除去す
る。また、第２のゲート領域１２については、図６
（ｄ）に示したように、ドレイン領域７に対向した部分
もエッチングしないで残す。すなわち、このときソース
電極５およびシリコン酸化物層３を開口した第２のゲー
ト領域１２はレジスト１９によってマスクし、エッチン
グされないようにする。なお、ここではエッチングはシ
リコン酸化物層３を利用してセルフアラインで行なって
いるが、通常のマスクを用いて行なってもよいことは当
然である。また、ここではレジスト１９によってソース
電極５およびシリコン酸化物層３を開口した第２のゲー
ト領域１２をマスクしているが、少なくともシリコン酸
化物層３を開口した第２のゲート領域１２さえマスクし
ておけばソース電極５についてはマスクしなくてもよ
い。次に図５（ｅ）および図６（ｅ）に示すように、レ
ジスト１９を除去したのち、絶縁層４を堆積する。この
絶縁層４としては、例えばＬＰ−ＣＶＤ法等によってシ
リコン酸化物層などを形成する。このとき図５（ｅ）に
見られるように、第１のゲート領域１１については前の
工程で形成された被エッチング部分にも絶縁層４が形成
され、一方第２のゲート領域１２については前の工程で
エッチングされていないので、絶縁層４は第２のゲート
領域１２、ソース電極５およびシリコン酸化物層３上に
形成されることになる。なお、本実施例においては、絶
縁層４のうち、第１のゲート領域１１の被エッチング部
に埋め込まれた部分とそれ以外の部分とを同一の工程で
形成しているが、これらは２工程に分割して形成しても
よく、さらには、両部分の成膜材料を異ならせてもよ
い。最後に図５（ｆ）および図６（ｆ）に示すように、
第２のゲート領域１２上にコンタクトホールを開口し、
ゲート電極６を形成する。
【００１５】この実施例においてはゲート領域の除去し
た部分に絶縁層を埋め込む工程よりも先にソース電極を
形成する工程を行なうことにより、ソース領域の幅を余
分に広く形成する必要がなくなり、ゲート、ソース間の
耐圧を向上させることができる。
た部分に絶縁層を埋め込む工程よりも先にソース電極を
形成する工程を行なうことにより、ソース領域の幅を余
分に広く形成する必要がなくなり、ゲート、ソース間の
耐圧を向上させることができる。
【００１６】なお、上述した実施例においては主に単体
の静電誘導トランジスタについて説明したが、このよう
な静電誘導トランジスタを同一基板上に複数個形成する
ことももちろん可能である。この場合には、複数のソー
ス領域および複数のゲート領域は本質的に交互に配置
し、第１のゲート領域は半導体基板表面に形成された不
純物拡散層のうちその両側のソース領域に各々対向する
部分を残すようにドレイン領域に対向する部分を繰り抜
いた形状とすることが面積効率の点から有効であろう。
さらに製造工程の面から、複数個の静電誘導トランジス
タは同一の工程で同一の構成部分を形成することにより
同時に形成することが好ましいことはいうまでもない。
の静電誘導トランジスタについて説明したが、このよう
な静電誘導トランジスタを同一基板上に複数個形成する
ことももちろん可能である。この場合には、複数のソー
ス領域および複数のゲート領域は本質的に交互に配置
し、第１のゲート領域は半導体基板表面に形成された不
純物拡散層のうちその両側のソース領域に各々対向する
部分を残すようにドレイン領域に対向する部分を繰り抜
いた形状とすることが面積効率の点から有効であろう。
さらに製造工程の面から、複数個の静電誘導トランジス
タは同一の工程で同一の構成部分を形成することにより
同時に形成することが好ましいことはいうまでもない。
【００１７】
【発明の効果】以上のように本発明の静電誘導トランジ
スタにおいては、ゲート領域は第１のゲート領域と第２
のゲート領域とを含み、第１のゲート領域では半導体基
板表面に形成された不純物拡散層のうちソース領域に対
向する部分を残しドレイン領域に対向する部分を除去し
ており、第２のゲート領域では不純物拡散層をソース領
域に対向する部分およびドレイン領域に対向する部分を
ともに除去せずに残しており、第１のゲート領域の除去
した部分には絶縁層を形成し、かつ第２のゲート領域に
おいてゲート電極を接続したので、高い加工精度を必要
としないでゲートの浮遊容量を低減した静電誘導トラン
ジスタを得ることができる。また、ゲート領域となるべ
く不純物拡散層を形成したのちこの不純物拡散層のソー
ス領域に対向する部分を残しドレイン領域に対向する部
分の一部を除去し、ソース電極を形成したのちに、ゲー
ト領域の除去した部分に埋め込む絶縁層を形成すること
により、ソース領域の幅を余分に広く形成する必要がな
くなり、ゲート、ソース間の耐圧を向上した静電誘導ト
ランジスタを得ることができる。
スタにおいては、ゲート領域は第１のゲート領域と第２
のゲート領域とを含み、第１のゲート領域では半導体基
板表面に形成された不純物拡散層のうちソース領域に対
向する部分を残しドレイン領域に対向する部分を除去し
ており、第２のゲート領域では不純物拡散層をソース領
域に対向する部分およびドレイン領域に対向する部分を
ともに除去せずに残しており、第１のゲート領域の除去
した部分には絶縁層を形成し、かつ第２のゲート領域に
おいてゲート電極を接続したので、高い加工精度を必要
としないでゲートの浮遊容量を低減した静電誘導トラン
ジスタを得ることができる。また、ゲート領域となるべ
く不純物拡散層を形成したのちこの不純物拡散層のソー
ス領域に対向する部分を残しドレイン領域に対向する部
分の一部を除去し、ソース電極を形成したのちに、ゲー
ト領域の除去した部分に埋め込む絶縁層を形成すること
により、ソース領域の幅を余分に広く形成する必要がな
くなり、ゲート、ソース間の耐圧を向上した静電誘導ト
ランジスタを得ることができる。
【図１】本発明を用いた静電誘導トランジスタの平面図
である。
である。
【図２】図１の静電誘導トランジスタの、（ａ）Ａ−
Ａ’、（ｂ）Ｂ−Ｂ’、（ｃ）Ｃ−Ｃ’における断面図
である。
Ａ’、（ｂ）Ｂ−Ｂ’、（ｃ）Ｃ−Ｃ’における断面図
である。
【図３】図１の静電誘導トランジスタの製造工程を示す
Ａ−Ａ’方向の工程断面図である。
Ａ−Ａ’方向の工程断面図である。
【図４】図１の静電誘導トランジスタの製造工程を示す
Ｂ−Ｂ’方向の工程断面図である。
Ｂ−Ｂ’方向の工程断面図である。
【図５】本発明の他の実施例の製造工程を示す図１のＡ
−Ａ’方向に該当する部分の工程断面図である。
−Ａ’方向に該当する部分の工程断面図である。
【図６】本発明の他の実施例の製造工程を示す図１のＢ
−Ｂ’方向に該当する部分の工程断面図である。
−Ｂ’方向に該当する部分の工程断面図である。
【図７】従来のゲートの浮遊容量を低減した構造の静電
誘導トランジスタの一例の断面図である。
誘導トランジスタの一例の断面図である。
【図８】図７の従来の静電誘導トランジスタの製造方法
である。
である。
【図９】図７の従来の静電誘導トランジスタの問題点を
示す図である。
示す図である。
２ ソース領域 ３ シリコン酸化物層 ４ 絶縁層 ５ ソース電極 ６ ゲート電極 ７ ドレイン領域（ｎ型低抵抗
シリコン基板） ８ ｎ型高抵抗シリコン層 １１ 第１のゲート領域 １２ 第２のゲート領域 １３ コンタクトホール １４、１６、１８、１９ レジスト １５ ボロンイオン １７ 砒素イオン
シリコン基板） ８ ｎ型高抵抗シリコン層 １１ 第１のゲート領域 １２ 第２のゲート領域 １３ コンタクトホール １４、１６、１８、１９ レジスト １５ ボロンイオン １７ 砒素イオン
Claims (4)
- 【請求項１】半導体基板の一主表面に形成されたドレイ
ン領域、前記一主表面に対向する前記半導体基板表面に
不純物を拡散して形成したソース領域およびゲート領域
とを有する静電誘導トランジスタにおいて、前記ゲート
領域は第１のゲート領域と第２のゲート領域とを含み、
前記第１のゲート領域は半導体基板表面に形成された不
純物拡散層のうち前記ソース領域に対向する部分を残し
前記ドレイン領域に対向する部分を除去したものであ
り、前記第２のゲート領域は前記不純物拡散層を前記ソ
ース領域に対向する部分および前記ドレイン領域に対向
する部分をともに除去せずに残したものであり、前記不
純物拡散層の前記除去した部分には絶縁層を形成し、か
つ前記第２のゲート領域においてゲート電極を接続した
ことを特徴とする静電誘導トランジスタ。 - 【請求項２】半導体基板の一主表面に形成されたドレイ
ン領域、前記一主表面に対向する前記半導体基板表面に
不純物を拡散して形成した複数のソース領域および複数
のゲート領域とを有する複数の静電誘導トランジスタを
含む半導体装置において、前記複数のソース領域および
前記複数のゲート領域は本質的に交互に配置され、前記
複数のゲート領域は各々第１のゲート領域と第２のゲー
ト領域とを含み、前記第１のゲート領域は半導体基板表
面に形成された不純物拡散層のうちその両側の前記ソー
ス領域に各々対向する部分を残すよう前記ドレイン領域
に対向する部分を繰抜かれたものであり、前記第２のゲ
ート領域は前記不純物拡散層を前記ソース領域に対向す
る部分および前記ドレイン領域に対向する部分をともに
除去せずに残したものであり、前記不純物拡散層の前記
除去した部分には絶縁層を形成し、かつ前記第２のゲー
ト領域においてゲート電極を接続したことを特徴とする
半導体装置。 - 【請求項３】半導体基板の一主表面にドレイン領域を形
成し、前記一主表面に対向する前記半導体基板表面に不
純物を拡散してソース領域およびゲート領域を形成する
静電誘導トランジスタの製造方法において、前記ゲート
領域とするべく不純物拡散層を形成したのちこの不純物
拡散層の前記ソース領域に対向する部分を残し前記ドレ
イン領域に対向する部分の一部を除去する工程と、前記
除去した部分に絶縁層を形成する工程と、前記ゲート領
域のうち前記除去した部分以外の部分においてゲート電
極を接続する工程とを含むことを特徴とする静電誘導ト
ランジスタの製造方法。 - 【請求項４】請求項３に記載の静電誘導トランジスタの
製造方法において、ソース電極を形成したのちに、ゲー
ト領域の除去した部分に埋め込む絶縁層を形成すること
を特徴とする静電誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25187293A JP3276480B2 (ja) | 1993-10-07 | 1993-10-07 | 静電誘導トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25187293A JP3276480B2 (ja) | 1993-10-07 | 1993-10-07 | 静電誘導トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106600A JPH07106600A (ja) | 1995-04-21 |
| JP3276480B2 true JP3276480B2 (ja) | 2002-04-22 |
Family
ID=17229194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25187293A Expired - Fee Related JP3276480B2 (ja) | 1993-10-07 | 1993-10-07 | 静電誘導トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276480B2 (ja) |
-
1993
- 1993-10-07 JP JP25187293A patent/JP3276480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106600A (ja) | 1995-04-21 |
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