JP3336933B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP3336933B2 JP3336933B2 JP32658097A JP32658097A JP3336933B2 JP 3336933 B2 JP3336933 B2 JP 3336933B2 JP 32658097 A JP32658097 A JP 32658097A JP 32658097 A JP32658097 A JP 32658097A JP 3336933 B2 JP3336933 B2 JP 3336933B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電気・電子機器等
に使用されるＳＯＩ構造の半導体装置、及びその製造方
法に関するものである。
に使用されるＳＯＩ構造の半導体装置、及びその製造方
法に関するものである。
【０００２】
【従来の技術】横型半導体素子を形成した半導体素子形
成層と、半導体支持層との間に埋込絶縁層を有する、い
わゆるＳＯＩ（silicon on insulator）構造の半導体装
置が、ドレイン領域とウェル領域との間の寄生接合容量
成分が埋込絶縁層によってカットされて、ドレイン領域
とソース領域間の容量を低下することができるため、出
力容量の低い素子として注目されている。
成層と、半導体支持層との間に埋込絶縁層を有する、い
わゆるＳＯＩ（silicon on insulator）構造の半導体装
置が、ドレイン領域とウェル領域との間の寄生接合容量
成分が埋込絶縁層によってカットされて、ドレイン領域
とソース領域間の容量を低下することができるため、出
力容量の低い素子として注目されている。
【０００３】このＳＯＩ構造の半導体装置は、例えば特
開平７−１８３５２２号に記載されたように、半導体素
子形成層と、半導体支持層との間に埋込絶縁層を有する
半導体装置の、半導体素子形成層に、横型半導体素子が
形成されたものであり、その横型半導体素子は、例えば
図５に示すように、埋込絶縁層３２まで到達するＮ型の
ドリフト領域４１と、そのドリフト領域４１上に隣接し
て配設された高濃度Ｎ型のドレイン領域４２と、ドリフ
ト領域４１を挟んでドレイン領域４２と対向する位置
に、ドリフト領域４１と隣接して配設され、埋込絶縁層
３２まで到達する、Ｐ型のウェル領域４３と、そのウェ
ル領域４３上に隣接して配設され、ドリフト領域４１か
ら所定の距離離間して配設された高濃度Ｎ型のソース領
域４４とを半導体素子形成層３１に形成し、更にその表
面に、ソース領域４４に接続したソース電極３６と、ド
レイン領域４２に接続したドレイン電極３７と、ドリフ
ト領域４１とソース領域４４の間のウェル領域４３に、
ゲート酸化膜３９を介して接続したゲート電極３８と、
を備えて形成されている。そして一般に、この半導体素
子が、複数並べて配設されることにより集積化されてい
る。
開平７−１８３５２２号に記載されたように、半導体素
子形成層と、半導体支持層との間に埋込絶縁層を有する
半導体装置の、半導体素子形成層に、横型半導体素子が
形成されたものであり、その横型半導体素子は、例えば
図５に示すように、埋込絶縁層３２まで到達するＮ型の
ドリフト領域４１と、そのドリフト領域４１上に隣接し
て配設された高濃度Ｎ型のドレイン領域４２と、ドリフ
ト領域４１を挟んでドレイン領域４２と対向する位置
に、ドリフト領域４１と隣接して配設され、埋込絶縁層
３２まで到達する、Ｐ型のウェル領域４３と、そのウェ
ル領域４３上に隣接して配設され、ドリフト領域４１か
ら所定の距離離間して配設された高濃度Ｎ型のソース領
域４４とを半導体素子形成層３１に形成し、更にその表
面に、ソース領域４４に接続したソース電極３６と、ド
レイン領域４２に接続したドレイン電極３７と、ドリフ
ト領域４１とソース領域４４の間のウェル領域４３に、
ゲート酸化膜３９を介して接続したゲート電極３８と、
を備えて形成されている。そして一般に、この半導体素
子が、複数並べて配設されることにより集積化されてい
る。
【０００４】近年、耐圧が優れた半導体装置が望まれて
いる。そのため、図６に示すように、ウェル領域４３上
に高濃度Ｐ型のボディーコンタクト領域４５を配設する
と共に、そのボディーコンタクト領域４５をソース電極
３６に接続することにより、ウェル領域４３とソース電
極３６の電気的接続性を向上させると共に、ウェル領域
４３とソース領域４４を同電位にして、半導体素子内の
耐圧を高めることが検討されている。また、半導体素子
間の耐圧を高めるために、ウェル領域４３の外側に、埋
込絶縁層３２まで到達する高濃度Ｐ型の分離領域４６を
配設し、その分離領域４６をソース電極３６に接続する
ことが検討されている。
いる。そのため、図６に示すように、ウェル領域４３上
に高濃度Ｐ型のボディーコンタクト領域４５を配設する
と共に、そのボディーコンタクト領域４５をソース電極
３６に接続することにより、ウェル領域４３とソース電
極３６の電気的接続性を向上させると共に、ウェル領域
４３とソース領域４４を同電位にして、半導体素子内の
耐圧を高めることが検討されている。また、半導体素子
間の耐圧を高めるために、ウェル領域４３の外側に、埋
込絶縁層３２まで到達する高濃度Ｐ型の分離領域４６を
配設し、その分離領域４６をソース電極３６に接続する
ことが検討されている。
【０００５】しかし、これらのボディーコンタクト領域
４５や分離領域４６を配設した半導体装置の場合、従来
の構造と比較してボディーコンタクト領域４５や分離領
域４６を配設する部分が必要となるため、単位半導体素
子当たりの面積が大きくなり、半導体素子を配設する面
積効率が低いという問題があった。
４５や分離領域４６を配設した半導体装置の場合、従来
の構造と比較してボディーコンタクト領域４５や分離領
域４６を配設する部分が必要となるため、単位半導体素
子当たりの面積が大きくなり、半導体素子を配設する面
積効率が低いという問題があった。
【０００６】
【発明が解決しようとする課題】本発明は、上記問題点
を改善するために成されたもので、その目的とするとこ
ろは、横型半導体素子を形成した半導体素子形成層と、
半導体支持層との間に埋込絶縁層を有する半導体装置で
あって、半導体素子内及び素子間の耐圧が優れると共
に、半導体素子を配設する面積効率が優れた半導体装置
を提供することにある。
を改善するために成されたもので、その目的とするとこ
ろは、横型半導体素子を形成した半導体素子形成層と、
半導体支持層との間に埋込絶縁層を有する半導体装置で
あって、半導体素子内及び素子間の耐圧が優れると共
に、半導体素子を配設する面積効率が優れた半導体装置
を提供することにある。
【０００７】また、半導体素子内及び素子間の耐圧が優
れると共に、半導体素子を配設する面積効率が優れた半
導体装置を、精度良く製造することが可能な半導体装置
の製造方法を提供することにある。
れると共に、半導体素子を配設する面積効率が優れた半
導体装置を、精度良く製造することが可能な半導体装置
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、横型半導体素子を形成した半導体素子形
成層と、半導体支持層と、の間に埋込絶縁層を有する半
導体装置であって、半導体素子形成層に、埋込絶縁層ま
で到達する第一導電型のドリフト領域と、そのドリフト
領域上に隣接して配設された高濃度第一導電型のドレイ
ン領域と、上記ドリフト領域を挟んでドレイン領域と対
向する位置に、上記ドリフト領域と隣接して配設され、
埋込絶縁層まで到達する、第一導電型とは反対の第二導
電型のウェル領域と、そのウェル領域上に隣接して配設
され、上記ドリフト領域から所定の距離離間して配設さ
れた高濃度第一導電型のソース領域と、を備えて横型半
導体素子を形成している半導体装置において、半導体素
子形成層に、上記ウェル領域に隣接すると共に、上記ド
リフト領域から離間して配設された、埋込絶縁層まで到
達する高濃度第二導電型の分離領域をも備え、その分離
領域及びソース領域を、ソース電極に接続していること
を特徴とする。
半導体装置は、横型半導体素子を形成した半導体素子形
成層と、半導体支持層と、の間に埋込絶縁層を有する半
導体装置であって、半導体素子形成層に、埋込絶縁層ま
で到達する第一導電型のドリフト領域と、そのドリフト
領域上に隣接して配設された高濃度第一導電型のドレイ
ン領域と、上記ドリフト領域を挟んでドレイン領域と対
向する位置に、上記ドリフト領域と隣接して配設され、
埋込絶縁層まで到達する、第一導電型とは反対の第二導
電型のウェル領域と、そのウェル領域上に隣接して配設
され、上記ドリフト領域から所定の距離離間して配設さ
れた高濃度第一導電型のソース領域と、を備えて横型半
導体素子を形成している半導体装置において、半導体素
子形成層に、上記ウェル領域に隣接すると共に、上記ド
リフト領域から離間して配設された、埋込絶縁層まで到
達する高濃度第二導電型の分離領域をも備え、その分離
領域及びソース領域を、ソース電極に接続していること
を特徴とする。
【０００９】
【００１０】本発明の請求項２に係る半導体装置の製造
方法は、請求項１記載の半導体装置の製造方法であっ
て、埋込絶縁層の一方の側に第一導電型の半導体素子形
成層を有すると共に、他方の側に半導体支持層を有する
基板の、半導体素子形成層の表面に酸化膜を形成した
後、分離領域を形成しようとする部分、及びウェル領域
を形成しようとする部分の一部、及びドレイン領域を形
成しようとする部分の一部の酸化膜を除去して、半導体
素子形成層を露出させ、次いで、半導体素子形成層のう
ち、分離領域を形成しようとする部分及びウェル領域を
形成しようとする部分の一部に、それぞれ不純物を注入
した後、熱処理することによって不純物を埋込絶縁層ま
で到達するように拡散させて、分離領域及びウェル領域
を形成し、次いで、ソース領域及びドレイン領域を形成
した後、分離領域及びソース領域と接続するように、ソ
ース電極を形成することを特徴とする。
方法は、請求項１記載の半導体装置の製造方法であっ
て、埋込絶縁層の一方の側に第一導電型の半導体素子形
成層を有すると共に、他方の側に半導体支持層を有する
基板の、半導体素子形成層の表面に酸化膜を形成した
後、分離領域を形成しようとする部分、及びウェル領域
を形成しようとする部分の一部、及びドレイン領域を形
成しようとする部分の一部の酸化膜を除去して、半導体
素子形成層を露出させ、次いで、半導体素子形成層のう
ち、分離領域を形成しようとする部分及びウェル領域を
形成しようとする部分の一部に、それぞれ不純物を注入
した後、熱処理することによって不純物を埋込絶縁層ま
で到達するように拡散させて、分離領域及びウェル領域
を形成し、次いで、ソース領域及びドレイン領域を形成
した後、分離領域及びソース領域と接続するように、ソ
ース電極を形成することを特徴とする。
【００１１】本発明によると、分離領域が、ウェル領域
に隣接すると共に、埋込絶縁層まで到達する高濃度第二
導電型であり、かつ、ソース領域及び分離領域が共にソ
ース電極に接続しているため、ウェル領域とソース領域
を電気的接続性良く同電位にすることが可能となって、
従来の半導体装置のようにボディーコンタクト領域を設
けなくても、半導体素子内の耐圧を高めることが可能に
なる。また、この分離領域は、ウェル領域の外側に、埋
込絶縁層まで到達するように配設されているため、周囲
からの干渉を遮断することができ、半導体素子間の耐圧
を高めることが可能になる。
に隣接すると共に、埋込絶縁層まで到達する高濃度第二
導電型であり、かつ、ソース領域及び分離領域が共にソ
ース電極に接続しているため、ウェル領域とソース領域
を電気的接続性良く同電位にすることが可能となって、
従来の半導体装置のようにボディーコンタクト領域を設
けなくても、半導体素子内の耐圧を高めることが可能に
なる。また、この分離領域は、ウェル領域の外側に、埋
込絶縁層まで到達するように配設されているため、周囲
からの干渉を遮断することができ、半導体素子間の耐圧
を高めることが可能になる。
【００１２】そのため、従来の半導体装置のようにボデ
ィーコンタクト領域を設けなくても、半導体素子内及び
素子間の耐圧が優れるので、半導体素子を配設する面積
効率が優れると共に、半導体素子内及び素子間の耐圧が
優れた半導体装置となる。
ィーコンタクト領域を設けなくても、半導体素子内及び
素子間の耐圧が優れるので、半導体素子を配設する面積
効率が優れると共に、半導体素子内及び素子間の耐圧が
優れた半導体装置となる。
【００１３】
【発明の実施の形態】本発明に係る半導体装置及びその
製造方法を図面に基づいて説明する。図１は本発明に係
る半導体装置の一実施の形態を説明する図であり、
（ａ）は厚み方向の断面図、（ｂ）は平面方向の断面図
である。図２は本発明に係る半導体装置の他の実施の形
態を説明する平面方向の断面図である。また、図３及び
図４は本発明に係る半導体装置の製造方法の、一実施の
形態を説明する工程図である。
製造方法を図面に基づいて説明する。図１は本発明に係
る半導体装置の一実施の形態を説明する図であり、
（ａ）は厚み方向の断面図、（ｂ）は平面方向の断面図
である。図２は本発明に係る半導体装置の他の実施の形
態を説明する平面方向の断面図である。また、図３及び
図４は本発明に係る半導体装置の製造方法の、一実施の
形態を説明する工程図である。
【００１４】本発明の請求項１に係る半導体装置の一実
施の形態は、図１に示すように、半導体素子形成層１１
と、半導体支持層１３と、の間に埋込絶縁層１２を有す
る半導体装置であり、半導体素子形成層１１に横型半導
体素子が形成されている。なおこの図は、複数並べて配
設された半導体素子のうち、１つを表した図である。な
おこれらの層の材料やイオン濃度等としては、特に限定
するものではないが、半導体支持層１３としては、Ｎ型
で、イオン濃度が１０19ｃｍ-3以上のシリコンが挙げら
れ、埋込絶縁層１２としては、酸化シリコンが挙げられ
る。また、半導体素子形成層１１のうち、半導体素子を
形成していない部分は、Ｎ型で、イオン濃度が１０15ｃ
ｍ-3台のシリコンが挙げられる。
施の形態は、図１に示すように、半導体素子形成層１１
と、半導体支持層１３と、の間に埋込絶縁層１２を有す
る半導体装置であり、半導体素子形成層１１に横型半導
体素子が形成されている。なおこの図は、複数並べて配
設された半導体素子のうち、１つを表した図である。な
おこれらの層の材料やイオン濃度等としては、特に限定
するものではないが、半導体支持層１３としては、Ｎ型
で、イオン濃度が１０19ｃｍ-3以上のシリコンが挙げら
れ、埋込絶縁層１２としては、酸化シリコンが挙げられ
る。また、半導体素子形成層１１のうち、半導体素子を
形成していない部分は、Ｎ型で、イオン濃度が１０15ｃ
ｍ-3台のシリコンが挙げられる。
【００１５】この半導体素子形成層１１に形成された半
導体素子には、埋込絶縁層１２まで到達するＮ型のドリ
フト領域２１と、そのドリフト領域２１上に隣接して配
設された高濃度Ｎ型のドレイン領域２２を備えている。
更に、ドリフト領域２１を挟んでドレイン領域２２と対
向する位置には、ドリフト領域２１と隣接して配設され
た、埋込絶縁層１２まで到達する、Ｐ型のウェル領域２
３を備えており、更に、そのウェル領域２３上には、ウ
ェル領域２３に隣接して配設され、ドリフト領域２１か
ら所定の距離離間して配設された高濃度Ｎ型のソース領
域２４を備えている。更に、ウェル領域２３に隣接する
部分には、ドリフト領域２１から離間して配設された、
埋込絶縁層１２まで到達する高濃度Ｐ型の分離領域２５
を備えている。
導体素子には、埋込絶縁層１２まで到達するＮ型のドリ
フト領域２１と、そのドリフト領域２１上に隣接して配
設された高濃度Ｎ型のドレイン領域２２を備えている。
更に、ドリフト領域２１を挟んでドレイン領域２２と対
向する位置には、ドリフト領域２１と隣接して配設され
た、埋込絶縁層１２まで到達する、Ｐ型のウェル領域２
３を備えており、更に、そのウェル領域２３上には、ウ
ェル領域２３に隣接して配設され、ドリフト領域２１か
ら所定の距離離間して配設された高濃度Ｎ型のソース領
域２４を備えている。更に、ウェル領域２３に隣接する
部分には、ドリフト領域２１から離間して配設された、
埋込絶縁層１２まで到達する高濃度Ｐ型の分離領域２５
を備えている。
【００１６】また、これらの表面に、ソース領域２４及
び分離領域２５に接続したソース電極１６と、ドレイン
領域２２に接続したドレイン電極１７と、ウェル領域２
３のうちドリフト領域２１とソース領域２４の間の部分
（以下、チャネル部と記す）２３ａに、ゲート酸化膜１
９を介して接続したゲート電極１８と、を備えることに
より、半導体素子が形成されている。
び分離領域２５に接続したソース電極１６と、ドレイン
領域２２に接続したドレイン電極１７と、ウェル領域２
３のうちドリフト領域２１とソース領域２４の間の部分
（以下、チャネル部と記す）２３ａに、ゲート酸化膜１
９を介して接続したゲート電極１８と、を備えることに
より、半導体素子が形成されている。
【００１７】なお、分離領域２５が、ウェル領域２３に
隣接すると共に、埋込絶縁層１２まで到達する高濃度Ｐ
型であり、かつ、ソース領域２４及び分離領域２５が共
にソース電極１６に接続していることが重要である。分
離領域２５がウェル領域２３に隣接していない場合や、
埋込絶縁層１２まで到達していない場合や、ソース領域
２４及び分離領域２５の一方又は両方がソース電極１６
に接続していない場合には、半導体素子内や素子間の耐
圧が低下しやすくなる。
隣接すると共に、埋込絶縁層１２まで到達する高濃度Ｐ
型であり、かつ、ソース領域２４及び分離領域２５が共
にソース電極１６に接続していることが重要である。分
離領域２５がウェル領域２３に隣接していない場合や、
埋込絶縁層１２まで到達していない場合や、ソース領域
２４及び分離領域２５の一方又は両方がソース電極１６
に接続していない場合には、半導体素子内や素子間の耐
圧が低下しやすくなる。
【００１８】この分離領域２５は、ウェル領域２３と同
様の高濃度Ｐ型であり、かつ、ウェル領域２３に隣接し
て配設されているため、ウェル領域２３との電気的接続
性に優れ、更に、ソース領域２４及び分離領域２５が共
にソース電極１６に接続しているため、ウェル領域２３
とソース領域２４を同電位にすることが可能となって、
従来の半導体装置のようにボディーコンタクト領域を設
けなくても、半導体素子内の耐圧を高めることが可能に
なる。また、この分離領域２５は、ウェル領域２３の外
側に、埋込絶縁層１２まで到達するように配設されてい
るため、周囲からの干渉を遮断することができ、半導体
素子間の耐圧を高めることが可能になる。
様の高濃度Ｐ型であり、かつ、ウェル領域２３に隣接し
て配設されているため、ウェル領域２３との電気的接続
性に優れ、更に、ソース領域２４及び分離領域２５が共
にソース電極１６に接続しているため、ウェル領域２３
とソース領域２４を同電位にすることが可能となって、
従来の半導体装置のようにボディーコンタクト領域を設
けなくても、半導体素子内の耐圧を高めることが可能に
なる。また、この分離領域２５は、ウェル領域２３の外
側に、埋込絶縁層１２まで到達するように配設されてい
るため、周囲からの干渉を遮断することができ、半導体
素子間の耐圧を高めることが可能になる。
【００１９】そのため、従来の半導体装置の場合のよう
にボディーコンタクト領域を設けなくても、半導体素子
内及び素子間の耐圧が優れるので、半導体素子を配設す
る面積効率が優れると共に、半導体素子内及び素子間の
耐圧が優れた半導体装置となる。なお更に、従来の半導
体装置の場合に有していた、ウェル領域のうちボディー
コンタクト領域と分離領域の間の部分も無くすことがで
きるため、半導体素子を配設する面積効率が優れた半導
体装置となる。
にボディーコンタクト領域を設けなくても、半導体素子
内及び素子間の耐圧が優れるので、半導体素子を配設す
る面積効率が優れると共に、半導体素子内及び素子間の
耐圧が優れた半導体装置となる。なお更に、従来の半導
体装置の場合に有していた、ウェル領域のうちボディー
コンタクト領域と分離領域の間の部分も無くすことがで
きるため、半導体素子を配設する面積効率が優れた半導
体装置となる。
【００２０】なお上記各領域や電極の材料やイオン濃度
等としては、特に限定するものではないが、ドリフト領
域２１は、半導体素子形成層１１のうち、半導体素子を
形成していない部分と同様のＮ型で、イオン濃度が１０
15ｃｍ-3台の領域である。また、ドレイン領域２２及び
ソース領域２４は、Ｎ型で、イオン濃度が１０20ｃｍ -3
台の領域であり、拡散長は１μｍ程度である。なおこの
拡散長は、チャネル部２３ａのフローティングをさける
ために、半導体素子形成層１１の厚みより薄いことが必
要であり、この場合、半導体素子形成層１１の厚みは、
例えば２μｍである。また、ウェル領域２３は、Ｐ型
で、イオン濃度が１０16ｃｍ-3以上の領域であり、分離
領域２５は、Ｐ型で、イオン濃度が１０19ｃｍ-3以上の
領域である。
等としては、特に限定するものではないが、ドリフト領
域２１は、半導体素子形成層１１のうち、半導体素子を
形成していない部分と同様のＮ型で、イオン濃度が１０
15ｃｍ-3台の領域である。また、ドレイン領域２２及び
ソース領域２４は、Ｎ型で、イオン濃度が１０20ｃｍ -3
台の領域であり、拡散長は１μｍ程度である。なおこの
拡散長は、チャネル部２３ａのフローティングをさける
ために、半導体素子形成層１１の厚みより薄いことが必
要であり、この場合、半導体素子形成層１１の厚みは、
例えば２μｍである。また、ウェル領域２３は、Ｐ型
で、イオン濃度が１０16ｃｍ-3以上の領域であり、分離
領域２５は、Ｐ型で、イオン濃度が１０19ｃｍ-3以上の
領域である。
【００２１】また、ソース電極１６は、ソース領域２４
上、及び分離領域２５上にまたがって形成されており、
例えばアルミ・シリコン合金で形成される。なお、この
ソース電極１６は、半導体装置の動作時には、接地して
用いられる。そのため、分離領域２５及びウェル領域２
３も接地され、半導体素子内及び半導体素子間の耐圧を
高めることが可能となる。また、ドレイン電極１７は、
ドレイン領域２２上に、例えばアルミ・シリコン合金で
形成される。また、ゲート電極１８は、チャネル部２３
ａ上に形成された、例えば厚さ５００オングストローム
のゲート酸化膜１９の上に形成され、例えば高濃度にド
ープされたポリシリコンで形成される。
上、及び分離領域２５上にまたがって形成されており、
例えばアルミ・シリコン合金で形成される。なお、この
ソース電極１６は、半導体装置の動作時には、接地して
用いられる。そのため、分離領域２５及びウェル領域２
３も接地され、半導体素子内及び半導体素子間の耐圧を
高めることが可能となる。また、ドレイン電極１７は、
ドレイン領域２２上に、例えばアルミ・シリコン合金で
形成される。また、ゲート電極１８は、チャネル部２３
ａ上に形成された、例えば厚さ５００オングストローム
のゲート酸化膜１９の上に形成され、例えば高濃度にド
ープされたポリシリコンで形成される。
【００２２】またこれらの各領域の表面部分の幅として
は、耐圧が１００Ｖの場合、例えば、ドレイン領域２２
が４μｍ、ドリフト領域２１が５μｍ、ウェル領域２３
（チャネル部２３ａ）が２μｍ、ソース領域２４が６μ
ｍ、分離領域２５が３μｍであり、これらの合計２０μ
ｍのセルピッチで、半導体素子を形成可能となる。な
お、図４に示す従来の半導体装置の場合、ボディーコン
タクト領域４５、及び、ウェル領域４３のうちボディー
コンタクト領域４５と分離領域４６の間の部分の幅が必
要となるため、同様に耐圧が１００Ｖの場合、例えば、
セルピッチは２７μｍとなる。
は、耐圧が１００Ｖの場合、例えば、ドレイン領域２２
が４μｍ、ドリフト領域２１が５μｍ、ウェル領域２３
（チャネル部２３ａ）が２μｍ、ソース領域２４が６μ
ｍ、分離領域２５が３μｍであり、これらの合計２０μ
ｍのセルピッチで、半導体素子を形成可能となる。な
お、図４に示す従来の半導体装置の場合、ボディーコン
タクト領域４５、及び、ウェル領域４３のうちボディー
コンタクト領域４５と分離領域４６の間の部分の幅が必
要となるため、同様に耐圧が１００Ｖの場合、例えば、
セルピッチは２７μｍとなる。
【００２３】なお、分離領域２５を配設する位置は、隣
り合う半導体素子の間全体に配設することに限定するも
のではなく、図２に示すように、隣り合う半導体素子１
０，１０のウェル領域２３の間全体に、ソース領域２４
を配設すると共に、そのソース領域２４の外側に分離領
域２５を形成するようにし、この分離領域２５とソース
領域２４を、ソース電極１６に接続するようにしても良
い。この場合、更にセルピッチを小さくすることが可能
なため、特に半導体素子を配設する面積効率が優れた半
導体装置となり好ましい。なお、同様に耐圧が１００Ｖ
の場合、分離領域２５の幅を減算することにより、例え
ば、セルピッチは１７μｍとなる。
り合う半導体素子の間全体に配設することに限定するも
のではなく、図２に示すように、隣り合う半導体素子１
０，１０のウェル領域２３の間全体に、ソース領域２４
を配設すると共に、そのソース領域２４の外側に分離領
域２５を形成するようにし、この分離領域２５とソース
領域２４を、ソース電極１６に接続するようにしても良
い。この場合、更にセルピッチを小さくすることが可能
なため、特に半導体素子を配設する面積効率が優れた半
導体装置となり好ましい。なお、同様に耐圧が１００Ｖ
の場合、分離領域２５の幅を減算することにより、例え
ば、セルピッチは１７μｍとなる。
【００２４】このような半導体素子が形成された半導体
装置を製造する方法としては、例えば図３（ａ）に示す
ように、埋込絶縁層１２の一方の側にＮ型の半導体素子
形成層１１を有すると共に、他方の側に半導体支持層１
３を有する基板を用いる。そして、半導体素子形成層１
１の表面を熱酸化して、半導体素子形成層１１の表面に
酸化膜１４を形成する。
装置を製造する方法としては、例えば図３（ａ）に示す
ように、埋込絶縁層１２の一方の側にＮ型の半導体素子
形成層１１を有すると共に、他方の側に半導体支持層１
３を有する基板を用いる。そして、半導体素子形成層１
１の表面を熱酸化して、半導体素子形成層１１の表面に
酸化膜１４を形成する。
【００２５】次いで図３（ｂ）に示すように、酸化膜１
４を形成した部分のうち、分離領域を形成しようとする
部分２５ｂ、及びウェル領域を形成しようとする部分の
一部２３ｂ、及びドレイン領域を形成しようとする部分
の一部２２ｂの酸化膜１４を除去して、半導体素子形成
層１１を露出させる。次いで、図３（ｃ）に示すよう
に、半導体素子形成層１１の表面のうち、分離領域を形
成しようとする部分２５ｂを残してレジストマスク５０
を形成した後、分離領域を形成しようとする部分２５ｂ
に、ボロンイオン等の不純物を注入する。
４を形成した部分のうち、分離領域を形成しようとする
部分２５ｂ、及びウェル領域を形成しようとする部分の
一部２３ｂ、及びドレイン領域を形成しようとする部分
の一部２２ｂの酸化膜１４を除去して、半導体素子形成
層１１を露出させる。次いで、図３（ｃ）に示すよう
に、半導体素子形成層１１の表面のうち、分離領域を形
成しようとする部分２５ｂを残してレジストマスク５０
を形成した後、分離領域を形成しようとする部分２５ｂ
に、ボロンイオン等の不純物を注入する。
【００２６】次いで図３（ｄ）に示すように、ウェル領
域を形成しようとする部分の一部２３ｂのレジストマス
ク５０を除去した後、レジストマスク５０又は酸化膜１
４でマスクされていない部分に、ボロンイオン等の不純
物を注入する。次いでレジストマスク５０を除去した
後、熱処理することによって、図４（ａ）に示すよう
に、ボロンイオン等の不純物を埋込絶縁層１２まで到達
するように拡散させて、分離領域２５及びウェル領域２
３を形成する。
域を形成しようとする部分の一部２３ｂのレジストマス
ク５０を除去した後、レジストマスク５０又は酸化膜１
４でマスクされていない部分に、ボロンイオン等の不純
物を注入する。次いでレジストマスク５０を除去した
後、熱処理することによって、図４（ａ）に示すよう
に、ボロンイオン等の不純物を埋込絶縁層１２まで到達
するように拡散させて、分離領域２５及びウェル領域２
３を形成する。
【００２７】次いで図４（ｂ）に示すように、分離領域
２５を形成した部分にレジストマスク５０を形成した
後、半導体素子形成層１１の表面のうち、ソース領域を
形成しようとする部分の一部２４ｂ及びドレイン領域を
形成しようとする部分の一部２２ｂに、リンイオン等の
不純物を注入する。次いでレジストマスク５０を除去し
た後、アニールを行い、図４（ｃ）に示すように、ソー
ス領域２４及びドレイン領域２２を形成する。そして、
ドレイン領域２２とウェル領域２３に挟まれる部分が、
ドリフト領域２１となる。
２５を形成した部分にレジストマスク５０を形成した
後、半導体素子形成層１１の表面のうち、ソース領域を
形成しようとする部分の一部２４ｂ及びドレイン領域を
形成しようとする部分の一部２２ｂに、リンイオン等の
不純物を注入する。次いでレジストマスク５０を除去し
た後、アニールを行い、図４（ｃ）に示すように、ソー
ス領域２４及びドレイン領域２２を形成する。そして、
ドレイン領域２２とウェル領域２３に挟まれる部分が、
ドリフト領域２１となる。
【００２８】次いで図４（ｄ）に示すように、酸化膜１
４を処理してゲート酸化膜１９を形成した後、そのゲー
ト酸化膜１９上にゲート電極１８を設けると共に、ドレ
イン領域２２上にドレイン電極１７、ソース領域２４上
及び分離領域２５上にまたがってソース電極１６を形成
することにより、半導体素子が形成される。
４を処理してゲート酸化膜１９を形成した後、そのゲー
ト酸化膜１９上にゲート電極１８を設けると共に、ドレ
イン領域２２上にドレイン電極１７、ソース領域２４上
及び分離領域２５上にまたがってソース電極１６を形成
することにより、半導体素子が形成される。
【００２９】この方法の場合、酸化膜１４をマスクとし
て自己整合的にソース領域２４、ドレイン領域２２及び
ウェル領域２３を形成するため、微細な半導体素子を精
度良く製造することが可能となる。また、従来のボディ
ーコンタクト領域を形成した半導体装置の場合と比較し
て、ボディーコンタクト領域を形成するためのマスク工
程が不要となるため、生産性が向上するという効果も得
られる。
て自己整合的にソース領域２４、ドレイン領域２２及び
ウェル領域２３を形成するため、微細な半導体素子を精
度良く製造することが可能となる。また、従来のボディ
ーコンタクト領域を形成した半導体装置の場合と比較し
て、ボディーコンタクト領域を形成するためのマスク工
程が不要となるため、生産性が向上するという効果も得
られる。
【００３０】なお、上記の実施の形態は、第一導電型と
してＮ型、第二導電型としてＰ型の実施の形態を説明し
たが、これに限定するものではなく、第一導電型として
Ｐ型、第二導電型としてＮ型とするように形成した半導
体装置の場合も、同様に、半導体素子内及び素子間の耐
圧が優れると共に、半導体素子を配設する面積効率が優
れた半導体装置となる。
してＮ型、第二導電型としてＰ型の実施の形態を説明し
たが、これに限定するものではなく、第一導電型として
Ｐ型、第二導電型としてＮ型とするように形成した半導
体装置の場合も、同様に、半導体素子内及び素子間の耐
圧が優れると共に、半導体素子を配設する面積効率が優
れた半導体装置となる。
【００３１】
【発明の効果】本発明の請求項１に係る半導体装置は、
半導体素子形成層に、ウェル領域に隣接すると共に、ド
リフト領域から離間して配設された、埋込絶縁層まで到
達する高濃度第二導電型の分離領域をも備え、その分離
領域及びソース領域を、ソース電極に接続しているた
め、半導体素子内及び素子間の耐圧が優れると共に、半
導体素子を配設する面積効率が優れた半導体装置とな
る。
半導体素子形成層に、ウェル領域に隣接すると共に、ド
リフト領域から離間して配設された、埋込絶縁層まで到
達する高濃度第二導電型の分離領域をも備え、その分離
領域及びソース領域を、ソース電極に接続しているた
め、半導体素子内及び素子間の耐圧が優れると共に、半
導体素子を配設する面積効率が優れた半導体装置とな
る。
【００３２】本発明の請求項２に係る半導体装置の製造
方法は、酸化膜をマスクとして本発明の請求項１に係る
半導体装置を製造するため、半導体素子内及び素子間の
耐圧が優れると共に、半導体素子を配設する面積効率が
優れた半導体装置を、精度良く製造することが可能とな
る。
方法は、酸化膜をマスクとして本発明の請求項１に係る
半導体装置を製造するため、半導体素子内及び素子間の
耐圧が優れると共に、半導体素子を配設する面積効率が
優れた半導体装置を、精度良く製造することが可能とな
る。
【図１】本発明に係る半導体装置の一実施の形態を説明
する図であり、（ａ）は厚み方向の断面図、（ｂ）は平
面方向の断面図である。
する図であり、（ａ）は厚み方向の断面図、（ｂ）は平
面方向の断面図である。
【図２】本発明に係る半導体装置の他の実施の形態を説
明する平面方向の断面図である。
明する平面方向の断面図である。
【図３】本発明に係る半導体装置の製造方法の、一実施
の形態を説明する工程図である。
の形態を説明する工程図である。
【図４】本発明に係る半導体装置の製造方法の、一実施
の形態を説明する工程図である。
の形態を説明する工程図である。
【図５】従来の半導体装置を説明する図であり、（ａ）
は厚み方向の断面図、（ｂ）は平面方向の断面図であ
る。
は厚み方向の断面図、（ｂ）は平面方向の断面図であ
る。
【図６】従来の他の半導体装置を説明する図であり、
（ａ）は厚み方向の断面図、（ｂ）は平面方向の断面図
である。
（ａ）は厚み方向の断面図、（ｂ）は平面方向の断面図
である。
１０ 半導体素子 １１，３１ 半導体素子形成層 １２，３２ 埋込絶縁層 １３，３３ 半導体支持層 １４ 酸化膜 １６，３６ ソース電極 １７，３７ ドレイン電極 １８，３８ ゲート電極 １９，３９ ゲート酸化膜 ２１，４１ ドリフト領域 ２２，４２ ドレイン領域 ２２ｂ ドレイン領域を形成しようとする部分の一
部 ２３，４３ ウェル領域 ２３ａ チャネル部 ２３ｂ ウェル領域を形成しようとする部分の一部 ２４，４４ ソース領域 ２４ｂ ソース領域を形成しようとする部分の一部 ２５，４６ 分離領域 ２５ｂ 分離領域を形成しようとする部分 ４５ ボディーコンタクト領域 ５０ レジストマスク
部 ２３，４３ ウェル領域 ２３ａ チャネル部 ２３ｂ ウェル領域を形成しようとする部分の一部 ２４，４４ ソース領域 ２４ｂ ソース領域を形成しようとする部分の一部 ２５，４６ 分離領域 ２５ｂ 分離領域を形成しようとする部分 ４５ ボディーコンタクト領域 ５０ レジストマスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平９−260503（ＪＰ，Ａ) 特開 平７−193242（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (2)
- 【請求項１】 横型半導体素子を形成した半導体素子形
成層と、半導体支持層と、の間に埋込絶縁層を有する半
導体装置であって、半導体素子形成層に、埋込絶縁層ま
で到達する第一導電型のドリフト領域と、そのドリフト
領域上に隣接して配設された高濃度第一導電型のドレイ
ン領域と、上記ドリフト領域を挟んでドレイン領域と対
向する位置に、上記ドリフト領域と隣接して配設され、
埋込絶縁層まで到達する、第一導電型とは反対の第二導
電型のウェル領域と、そのウェル領域上に隣接して配設
され、上記ドリフト領域から所定の距離離間して配設さ
れた高濃度第一導電型のソース領域と、を備えて横型半
導体素子を形成している半導体装置において、半導体素
子形成層に、上記ウェル領域に隣接すると共に、上記ド
リフト領域から離間して配設された、埋込絶縁層まで到
達する高濃度第二導電型の分離領域をも備え、その分離
領域及びソース領域を、ソース電極に接続していること
を特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、埋込絶縁層の一方の側に第一導電型の半導体素
子形成層を有すると共に、他方の側に半導体支持層を有
する基板の、半導体素子形成層の表面に酸化膜を形成し
た後、分離領域を形成しようとする部分、及びウェル領
域を形成しようとする部分の一部、及びドレイン領域を
形成しようとする部分の一部の酸化膜を除去して、半導
体素子形成層を露出させ、次いで、半導体素子形成層の
うち、分離領域を形成しようとする部分及びウェル領域
を形成しようとする部分の一部に、それぞれ不純物を注
入した後、熱処理することによって不純物を埋込絶縁層
まで到達するように拡散させて、分離領域及びウェル領
域を形成し、次いで、ソース領域及びドレイン領域を形
成した後、分離領域及びソース領域と接続するように、
ソース電極を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32658097A JP3336933B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32658097A JP3336933B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163355A JPH11163355A (ja) | 1999-06-18 |
| JP3336933B2 true JP3336933B2 (ja) | 2002-10-21 |
Family
ID=18189411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32658097A Expired - Lifetime JP3336933B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3336933B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011229262A (ja) * | 2010-04-19 | 2011-11-10 | Daikin Ind Ltd | 電力変換装置 |
-
1997
- 1997-11-27 JP JP32658097A patent/JP3336933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163355A (ja) | 1999-06-18 |
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