JPH09199730A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09199730A JPH09199730A JP8005712A JP571296A JPH09199730A JP H09199730 A JPH09199730 A JP H09199730A JP 8005712 A JP8005712 A JP 8005712A JP 571296 A JP571296 A JP 571296A JP H09199730 A JPH09199730 A JP H09199730A
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Abstract
(57)【要約】
【課題】 従来の技術では、メサ分離されたＳＯＩ層の
側断面に絶縁物質からなるサイドウォールを形成する
際、ＳＯＩ層上面にエッチングダメージを受けるという
問題があり、またＳＯＩ層上端部とゲート電極との距離
が小さかったため絶縁性に問題があった。 【解決手段】 ＳＯＩ層上に、ゲート絶縁膜、ゲート電
極の一部として働く導電層を順次積層後、ＳＯＩ層の側
断面だけでなく、ゲート絶縁膜及び導電層の側断面にも
サイドウォールを形成し、導電層上にゲート電極を形成
することでＳＯＩ層上面にエッチングダメージを与え
ず、ゲート電極とＳＯＩ層の上端部との距離を一定以上
の大きさとする構造の半導体装置を形成する。
側断面に絶縁物質からなるサイドウォールを形成する
際、ＳＯＩ層上面にエッチングダメージを受けるという
問題があり、またＳＯＩ層上端部とゲート電極との距離
が小さかったため絶縁性に問題があった。 【解決手段】 ＳＯＩ層上に、ゲート絶縁膜、ゲート電
極の一部として働く導電層を順次積層後、ＳＯＩ層の側
断面だけでなく、ゲート絶縁膜及び導電層の側断面にも
サイドウォールを形成し、導電層上にゲート電極を形成
することでＳＯＩ層上面にエッチングダメージを与え
ず、ゲート電極とＳＯＩ層の上端部との距離を一定以上
の大きさとする構造の半導体装置を形成する。
Description
【０００１】
【発明の属する技術分野】この発明はメサ分離型トラン
ジスタを含むＳＯＩ構造の半導体装置、及びその製造方
法に関するものである。
ジスタを含むＳＯＩ構造の半導体装置、及びその製造方
法に関するものである。
【０００２】
【従来の技術】ＳＯＩ構造の半導体装置において、活性
領域であるＳＯＩ層の側断面にサイドウォールを形成
し、ＳＯＩ層をメサ分離する構造の例が、特開昭６０−
２５８９５７号公報に示されている。図２９は、従来の
半導体装置のＳＯＩ構造のメサ分離型ＭＯＳトランジス
タのゲート長方向に沿って切断した場合の断面図であ
り、特開昭６０−２５８９５７号公報に示された構造を
取り入れたトランジスタを示すものである。
領域であるＳＯＩ層の側断面にサイドウォールを形成
し、ＳＯＩ層をメサ分離する構造の例が、特開昭６０−
２５８９５７号公報に示されている。図２９は、従来の
半導体装置のＳＯＩ構造のメサ分離型ＭＯＳトランジス
タのゲート長方向に沿って切断した場合の断面図であ
り、特開昭６０−２５８９５７号公報に示された構造を
取り入れたトランジスタを示すものである。
【０００３】図３０において１０１はシリコン基板、１
０２はシリコン基板１０１表面に形成された埋め込み酸
化膜、１０３は埋め込み酸化膜１０２上に形成されたメ
サ分離型のＳＯＩ層、１１９、１１７、１２３はそれぞ
れＮチャネルトランジスタを構成するＳＯＩ層１０３内
に形成されたＮ型高濃度不純物領域、Ｎ型低濃度不純物
領域、チャネル領域を示しており、１２１はＮ型ソース
／ドレイン領域を示している。チャネル領域１２３を介
して両側に形成されたＮ型低濃度不純物領域と、これに
隣接するＮ型高濃度不純物領域はソース／ドレイン領域
の一つを構成している。また、Ｐチャネルトランジスタ
を構成するＳＯＩ層１０３内には同様に、Ｐ型高濃度不
純物領域１２０、Ｐ型低濃度不純物領域１１８、チャネ
ル領域１２４が形成されており、符号１２２はＰ型ソー
ス／ドレイン領域を示している。
０２はシリコン基板１０１表面に形成された埋め込み酸
化膜、１０３は埋め込み酸化膜１０２上に形成されたメ
サ分離型のＳＯＩ層、１１９、１１７、１２３はそれぞ
れＮチャネルトランジスタを構成するＳＯＩ層１０３内
に形成されたＮ型高濃度不純物領域、Ｎ型低濃度不純物
領域、チャネル領域を示しており、１２１はＮ型ソース
／ドレイン領域を示している。チャネル領域１２３を介
して両側に形成されたＮ型低濃度不純物領域と、これに
隣接するＮ型高濃度不純物領域はソース／ドレイン領域
の一つを構成している。また、Ｐチャネルトランジスタ
を構成するＳＯＩ層１０３内には同様に、Ｐ型高濃度不
純物領域１２０、Ｐ型低濃度不純物領域１１８、チャネ
ル領域１２４が形成されており、符号１２２はＰ型ソー
ス／ドレイン領域を示している。
【０００４】さらに、上記チャネル領域上にゲート絶縁
膜１０４ｂを介してゲート電極１１０が形成され、ゲー
ト電極１１０の側面に絶縁物質からなるサイドウォール
１１１が付着した状態に形成されている。また、Ｎ型高
濃度不純物領域１１９内の、側断面から所定距離離れた
領域にＰ型の高濃度不純物領域１０７が形成され、ＳＯ
Ｉ層１０３の側断面には酸化膜１０９が形成されてい
る。さらに、Ｎ型高濃度不純物領域１１９に形成された
酸化膜１０９の側面には、酸化膜からなるサイドウォー
ル１０８が形成されている。また、１１２は絶縁物質か
らなる層間絶縁膜を、１１３ｂは層間絶縁膜１１２上に
パターン形成され、コンタクト１１３ａを介してソース
／ドレイン領域１２１、１２２と接続されるアルミニウ
ム等からなる配線を示している。また、図３１は図３０
に示した半導体装置を上方向から見た図である。この図
３１中に示すＡ−Ａ断面図が図３０に該当している。ま
た、この図のＣ−Ｃ断面図を図３２に示す。
膜１０４ｂを介してゲート電極１１０が形成され、ゲー
ト電極１１０の側面に絶縁物質からなるサイドウォール
１１１が付着した状態に形成されている。また、Ｎ型高
濃度不純物領域１１９内の、側断面から所定距離離れた
領域にＰ型の高濃度不純物領域１０７が形成され、ＳＯ
Ｉ層１０３の側断面には酸化膜１０９が形成されてい
る。さらに、Ｎ型高濃度不純物領域１１９に形成された
酸化膜１０９の側面には、酸化膜からなるサイドウォー
ル１０８が形成されている。また、１１２は絶縁物質か
らなる層間絶縁膜を、１１３ｂは層間絶縁膜１１２上に
パターン形成され、コンタクト１１３ａを介してソース
／ドレイン領域１２１、１２２と接続されるアルミニウ
ム等からなる配線を示している。また、図３１は図３０
に示した半導体装置を上方向から見た図である。この図
３１中に示すＡ−Ａ断面図が図３０に該当している。ま
た、この図のＣ−Ｃ断面図を図３２に示す。
【０００５】次に、この図３０ないし３２に示した半導
体装置の製造方法を説明する。まず、図３３に示すよう
に、シリコン基板１０１の表面に埋め込み酸化膜１０２
を形成しさらにＳＯＩ層１０３を形成する。次に、図３
４に示すように酸化膜１０４ａを積層し、さらにシリコ
ン窒化膜１０６を積層し、レジストパターン１１４をエ
ッチングマスクとしてシリコン窒化膜１０６をエッチン
グする。次に、図３５に示すようにＰチャネルトランジ
スタ形成領域上にレジストパターン１１４を形成し、Ｓ
ＯＩ層１０３に対してボロンイオンを注入し、Ｎチャネ
ルトランジスタ形成領域に選択的にＰ型高濃度不純物領
域１０７を形成する。
体装置の製造方法を説明する。まず、図３３に示すよう
に、シリコン基板１０１の表面に埋め込み酸化膜１０２
を形成しさらにＳＯＩ層１０３を形成する。次に、図３
４に示すように酸化膜１０４ａを積層し、さらにシリコ
ン窒化膜１０６を積層し、レジストパターン１１４をエ
ッチングマスクとしてシリコン窒化膜１０６をエッチン
グする。次に、図３５に示すようにＰチャネルトランジ
スタ形成領域上にレジストパターン１１４を形成し、Ｓ
ＯＩ層１０３に対してボロンイオンを注入し、Ｎチャネ
ルトランジスタ形成領域に選択的にＰ型高濃度不純物領
域１０７を形成する。
【０００６】その後、図３６に示すように、レジストパ
ターン１１４を除去し、シリコン窒化膜を全面積層し、
これをエッチバックすることで、シリコン窒化膜からな
るサイドウォール１１６をシリコン窒化膜１０６の側壁
に付着させて形成し、このシリコン窒化膜１０６、サイ
ドウォール１１６をマスクとし、埋め込み酸化膜１０２
をエッチングストッパとして、ＳＯＩ層１０３を異方性
エッチングする。次に、図３７に示すように、熱酸化す
ることによって、ＳＯＩ層１０３の露出した側断面に酸
化膜１０９を形成する。その後、シリコン窒化膜１０
６、サイドウォール１１６をエッチング除去し、シリコ
ン酸化膜を所定の厚さに全面積層し、ＳＯＩ層１０３を
エッチングマスクとして異方性エッチングを行うこと
で、サイドウォール１０８を形成する。
ターン１１４を除去し、シリコン窒化膜を全面積層し、
これをエッチバックすることで、シリコン窒化膜からな
るサイドウォール１１６をシリコン窒化膜１０６の側壁
に付着させて形成し、このシリコン窒化膜１０６、サイ
ドウォール１１６をマスクとし、埋め込み酸化膜１０２
をエッチングストッパとして、ＳＯＩ層１０３を異方性
エッチングする。次に、図３７に示すように、熱酸化す
ることによって、ＳＯＩ層１０３の露出した側断面に酸
化膜１０９を形成する。その後、シリコン窒化膜１０
６、サイドウォール１１６をエッチング除去し、シリコ
ン酸化膜を所定の厚さに全面積層し、ＳＯＩ層１０３を
エッチングマスクとして異方性エッチングを行うこと
で、サイドウォール１０８を形成する。
【０００７】その後、ゲート絶縁膜１０４ｂ、ゲート電
極１１０、サイドウォール１１１、層間絶縁膜１１２、
コンタクト１１３ａ、アルミニウム等の配線１１３ｂを
形成することで図３０ないし３２に示すような半導体装
置を形成できる。
極１１０、サイドウォール１１１、層間絶縁膜１１２、
コンタクト１１３ａ、アルミニウム等の配線１１３ｂを
形成することで図３０ないし３２に示すような半導体装
置を形成できる。
【０００８】
【発明が解決しようとする課題】上記のように形成され
た半導体装置においては、サイドウォール１０８形成の
ための異方性エッチングにおいてＳＯＩ層１０３の表面
がダメージを受ける。よって、従来のＳＯＩ層の側断面
にサイドウォールを形成するトランジスタにおいては、
エッチングダメージを受けたＳＯＩ層１０３の表面を熱
酸化することによって形成するゲート絶縁膜１０４ｂの
信頼性を確保することが難しかった。
た半導体装置においては、サイドウォール１０８形成の
ための異方性エッチングにおいてＳＯＩ層１０３の表面
がダメージを受ける。よって、従来のＳＯＩ層の側断面
にサイドウォールを形成するトランジスタにおいては、
エッチングダメージを受けたＳＯＩ層１０３の表面を熱
酸化することによって形成するゲート絶縁膜１０４ｂの
信頼性を確保することが難しかった。
【０００９】また、ＳＯＩ層１０３の側断面に形成され
たサイドウォール１０８は、ＳＯＩ層１０３の側断面の
みに付着して形成されている構造となっており、ＳＯＩ
層１０３のエッジ上端部近傍の、図３２の符号Ａで示す
領域に形成されるサイドウォール１０８の厚さが、ＳＯ
Ｉ層１０３のエッジ下端部との間に形成されているサイ
ドウォール１０８の厚さよりも非常に小さいため、ＳＯ
Ｉ層１０３のエッジ上端部では、ＳＯＩ層１０３とゲー
ト電極１１０との距離が小さくなり、電界が集中し、ソ
ース／ドレイン間リークの原因となりかねないという問
題があった。
たサイドウォール１０８は、ＳＯＩ層１０３の側断面の
みに付着して形成されている構造となっており、ＳＯＩ
層１０３のエッジ上端部近傍の、図３２の符号Ａで示す
領域に形成されるサイドウォール１０８の厚さが、ＳＯ
Ｉ層１０３のエッジ下端部との間に形成されているサイ
ドウォール１０８の厚さよりも非常に小さいため、ＳＯ
Ｉ層１０３のエッジ上端部では、ＳＯＩ層１０３とゲー
ト電極１１０との距離が小さくなり、電界が集中し、ソ
ース／ドレイン間リークの原因となりかねないという問
題があった。
【００１０】
【課題を解決するための手段】この発明にかかる半導体
装置は、絶縁膜上に形成されたメサ分離型ＳＯＩ層、内
部にチャネル領域及びソース／ドレイン領域が形成され
た上記ＳＯＩ層の上面にゲート絶縁膜を介して形成され
た導電層、上記チャネル領域の端部であり上記ＳＯＩ
層、ゲート絶縁膜、導電層の側断面に付着して形成され
た絶縁物質からなるサイドウォール、上記導電層上に形
成されたゲート電極を含むものである。
装置は、絶縁膜上に形成されたメサ分離型ＳＯＩ層、内
部にチャネル領域及びソース／ドレイン領域が形成され
た上記ＳＯＩ層の上面にゲート絶縁膜を介して形成され
た導電層、上記チャネル領域の端部であり上記ＳＯＩ
層、ゲート絶縁膜、導電層の側断面に付着して形成され
た絶縁物質からなるサイドウォール、上記導電層上に形
成されたゲート電極を含むものである。
【００１１】また、この発明に係る半導体装置は、絶縁
膜上に形成され、内部にチャネル領域及びソース／ドレ
イン領域が形成されたＳＯＩ層、上記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極、上記ＳＯ
Ｉ層、ゲート絶縁膜及びゲート電極の側断面の一部に付
着して形成された絶縁物質からなるサイドウォールを含
むものである。
膜上に形成され、内部にチャネル領域及びソース／ドレ
イン領域が形成されたＳＯＩ層、上記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極、上記ＳＯ
Ｉ層、ゲート絶縁膜及びゲート電極の側断面の一部に付
着して形成された絶縁物質からなるサイドウォールを含
むものである。
【００１２】さらに、この発明に係る半導体装置は、上
記の特徴に加え、チャネル領域上に形成されたゲート電
極は、チャネル領域以外の領域に形成されたゲート電極
よりも厚く形成されているものである。
記の特徴に加え、チャネル領域上に形成されたゲート電
極は、チャネル領域以外の領域に形成されたゲート電極
よりも厚く形成されているものである。
【００１３】また、この発明に係る半導体装置は、上記
の特徴に加え、チャネル領域上のゲート電極は、複数の
導電層からなるものである。
の特徴に加え、チャネル領域上のゲート電極は、複数の
導電層からなるものである。
【００１４】この発明に係る半導体装置の製造方法は、
絶縁膜上にＳＯＩ層、ゲート絶縁膜、導電層を順次、そ
れぞれ所定の膜厚となるように積層する工程、上記ＳＯ
Ｉ層、ゲート絶縁膜、導電層の重なり合う各層が同一面
積となるよう所定のマスクパターンを用いて異方性エッ
チングする工程、少なくともＳＯＩ層、導電層の側断面
を酸化する工程、上記マスクパターンを除去する工程、
上記絶縁膜上に絶縁物質を積層し、異方性エッチングを
行うことで上記ＳＯＩ層、導電層の酸化された側断面に
付着してサイドウォールを形成する工程、上記導電層に
接して、ゲート電極を形成する工程を含むものである。
絶縁膜上にＳＯＩ層、ゲート絶縁膜、導電層を順次、そ
れぞれ所定の膜厚となるように積層する工程、上記ＳＯ
Ｉ層、ゲート絶縁膜、導電層の重なり合う各層が同一面
積となるよう所定のマスクパターンを用いて異方性エッ
チングする工程、少なくともＳＯＩ層、導電層の側断面
を酸化する工程、上記マスクパターンを除去する工程、
上記絶縁膜上に絶縁物質を積層し、異方性エッチングを
行うことで上記ＳＯＩ層、導電層の酸化された側断面に
付着してサイドウォールを形成する工程、上記導電層に
接して、ゲート電極を形成する工程を含むものである。
【００１５】また、この発明に係る半導体装置の製造方
法は、絶縁膜上にＳＯＩ層、ゲート絶縁膜、導電層、窒
化膜を、それぞれ所定の膜厚となるように順次積層する
工程、上記窒化膜、導電層の各層が同一面積となるよう
所定のマスクパターンを用いて異方性エッチングする工
程、少なくとも上記ＳＯＩ層、導電層を選択的に酸化す
る工程、少なくとも上記窒化膜の側面に窒化膜からなる
第一のサイドウォールを形成する工程、上記窒化膜及び
上記第一のサイドウォールをエッチングマスクとして、
上記ゲート絶縁膜、ＳＯＩ層を異方性エッチングする工
程、上記ＳＯＩ層の側断面を酸化する工程、上記窒化膜
及び第一のサイドウォールをエッチング除去する工程、
上記絶縁膜上に絶縁物質を積層し、異方性エッチングを
行うことで上記ＳＯＩ層、導電層の側断面に付着して第
二のサイドウォールを形成する工程、上記導電層に接し
て、ゲート電極を形成する工程を含むものである。
法は、絶縁膜上にＳＯＩ層、ゲート絶縁膜、導電層、窒
化膜を、それぞれ所定の膜厚となるように順次積層する
工程、上記窒化膜、導電層の各層が同一面積となるよう
所定のマスクパターンを用いて異方性エッチングする工
程、少なくとも上記ＳＯＩ層、導電層を選択的に酸化す
る工程、少なくとも上記窒化膜の側面に窒化膜からなる
第一のサイドウォールを形成する工程、上記窒化膜及び
上記第一のサイドウォールをエッチングマスクとして、
上記ゲート絶縁膜、ＳＯＩ層を異方性エッチングする工
程、上記ＳＯＩ層の側断面を酸化する工程、上記窒化膜
及び第一のサイドウォールをエッチング除去する工程、
上記絶縁膜上に絶縁物質を積層し、異方性エッチングを
行うことで上記ＳＯＩ層、導電層の側断面に付着して第
二のサイドウォールを形成する工程、上記導電層に接し
て、ゲート電極を形成する工程を含むものである。
【００１６】さらに、この発明に係る半導体装置の製造
方法は、絶縁膜上にＳＯＩ層、ゲート絶縁膜、第一の導
電層、窒化膜、第二の導電層を、それぞれ所定の膜厚と
なるように順次積層する工程、上記第一の導電層、窒化
膜、第二の導電層の各層が同一面積となるよう所定のマ
スクパターンを用いて異方性エッチングする工程、少な
くとも上記ＳＯＩ層、第一の導電層、第二の導電層を選
択的に酸化する工程、少なくとも上記窒化膜の側面に窒
化膜からなる第一のサイドウォールを形成する工程、上
記窒化膜及び上記第一のサイドウォールをエッチングマ
スクとして、上記第二の導電膜、ゲート絶縁膜、ＳＯＩ
層を異方性エッチングする工程、上記ＳＯＩ層の側断面
を酸化する工程、上記窒化膜及び第一のサイドウォール
をエッチング除去する工程、上記絶縁膜上に絶縁物質を
積層し、異方性エッチングを行うことで上記ＳＯＩ層、
第一の導電層の側断面に付着して第二のサイドウォール
を形成する工程、上記第一の導電層に接して、ゲート電
極を形成する工程を含むものである。
方法は、絶縁膜上にＳＯＩ層、ゲート絶縁膜、第一の導
電層、窒化膜、第二の導電層を、それぞれ所定の膜厚と
なるように順次積層する工程、上記第一の導電層、窒化
膜、第二の導電層の各層が同一面積となるよう所定のマ
スクパターンを用いて異方性エッチングする工程、少な
くとも上記ＳＯＩ層、第一の導電層、第二の導電層を選
択的に酸化する工程、少なくとも上記窒化膜の側面に窒
化膜からなる第一のサイドウォールを形成する工程、上
記窒化膜及び上記第一のサイドウォールをエッチングマ
スクとして、上記第二の導電膜、ゲート絶縁膜、ＳＯＩ
層を異方性エッチングする工程、上記ＳＯＩ層の側断面
を酸化する工程、上記窒化膜及び第一のサイドウォール
をエッチング除去する工程、上記絶縁膜上に絶縁物質を
積層し、異方性エッチングを行うことで上記ＳＯＩ層、
第一の導電層の側断面に付着して第二のサイドウォール
を形成する工程、上記第一の導電層に接して、ゲート電
極を形成する工程を含むものである。
【００１７】
実施の形態１．この発明の一実施の形態について、図面
を用いて説明する。図１に、この発明による半導体装置
のＭＯＳトランジスタのゲート長方向に沿った断面図を
示す。図において、１はシリコン基板、２はシリコン基
板１の表面に形成された埋め込み酸化膜、３はメサ分離
型のＳＯＩ層をそれぞれ示している。４は、１００Å程
度の厚さのシリコン酸化膜から形成され、ＳＯＩ層３内
のチャネル領域２３、２４上に形成されたゲート絶縁
膜、５はゲート絶縁膜４上に形成され、ゲート電極の一
部であり、ポリシリコンからなる導電層、７は、Ｎチャ
ネルトランジスタ形成領域のＳＯＩ層３の側断面に形成
されるＰ型高濃度不純物領域、８はＳＯＩ層３の側断面
に付着して形成され、導電層５上面からＳＯＩ層３の底
面の高さにかけて形成され、シリコン酸化膜等の絶縁物
質からなるサイドウォール、９はＳＯＩ層３の側断面を
熱処理して形成される酸化膜、１０はポリシリコンから
なるゲート電極、１１はゲート電極１０、導電層５の側
断面に付着して形成されたシリコン酸化膜等の絶縁物質
からなるサイドウォール、１２は層間絶縁膜、１３ａは
層間絶縁膜１２内に形成されたコンタクトであり、ＳＯ
Ｉ層３若しくはゲート電極１０と、上層のアルミニウム
等によって形成された配線１３ｂとを電気的に接続する
コンタクトを示してる。さらに、２１はＮ型低濃度不純
物領域１９とＮ型高濃度不純物領域２１からなるＬＤＤ
構造のＮ型ソース／ドレイン領域を、２２はＰ型低濃度
不純物領域１８とＰ型高濃度不純物領域からなるＬＤＤ
構造のＰ型ソース／ドレイン領域をそれぞれ示してい
る。
を用いて説明する。図１に、この発明による半導体装置
のＭＯＳトランジスタのゲート長方向に沿った断面図を
示す。図において、１はシリコン基板、２はシリコン基
板１の表面に形成された埋め込み酸化膜、３はメサ分離
型のＳＯＩ層をそれぞれ示している。４は、１００Å程
度の厚さのシリコン酸化膜から形成され、ＳＯＩ層３内
のチャネル領域２３、２４上に形成されたゲート絶縁
膜、５はゲート絶縁膜４上に形成され、ゲート電極の一
部であり、ポリシリコンからなる導電層、７は、Ｎチャ
ネルトランジスタ形成領域のＳＯＩ層３の側断面に形成
されるＰ型高濃度不純物領域、８はＳＯＩ層３の側断面
に付着して形成され、導電層５上面からＳＯＩ層３の底
面の高さにかけて形成され、シリコン酸化膜等の絶縁物
質からなるサイドウォール、９はＳＯＩ層３の側断面を
熱処理して形成される酸化膜、１０はポリシリコンから
なるゲート電極、１１はゲート電極１０、導電層５の側
断面に付着して形成されたシリコン酸化膜等の絶縁物質
からなるサイドウォール、１２は層間絶縁膜、１３ａは
層間絶縁膜１２内に形成されたコンタクトであり、ＳＯ
Ｉ層３若しくはゲート電極１０と、上層のアルミニウム
等によって形成された配線１３ｂとを電気的に接続する
コンタクトを示してる。さらに、２１はＮ型低濃度不純
物領域１９とＮ型高濃度不純物領域２１からなるＬＤＤ
構造のＮ型ソース／ドレイン領域を、２２はＰ型低濃度
不純物領域１８とＰ型高濃度不純物領域からなるＬＤＤ
構造のＰ型ソース／ドレイン領域をそれぞれ示してい
る。
【００１８】また、図２は、図１に示した半導体装置を
上から見た図であり、図１は図２に示すＡ−Ａ断面図で
あること示している。また、図２に示すＣ−Ｃ断面図を
図３に示す。図２及び図３において、既に説明のために
用いた符号と同一符号は同一、若しくは相当部分を示す
ものである。この図１ないし図３に示した半導体装置に
おいては、ゲート電極１０とゲート絶縁膜４との間に導
電膜５が形成されている点と、サイドウォール８がＳＯ
Ｉ層３と同じ高さの絶縁膜として形成されているのでは
なく、ゲート電極１０下に形成され、実効的にゲート電
極の一部として働く導電層５の高さからＳＯＩ層３の底
面の高さにかけて形成されている点に特徴がある。
上から見た図であり、図１は図２に示すＡ−Ａ断面図で
あること示している。また、図２に示すＣ−Ｃ断面図を
図３に示す。図２及び図３において、既に説明のために
用いた符号と同一符号は同一、若しくは相当部分を示す
ものである。この図１ないし図３に示した半導体装置に
おいては、ゲート電極１０とゲート絶縁膜４との間に導
電膜５が形成されている点と、サイドウォール８がＳＯ
Ｉ層３と同じ高さの絶縁膜として形成されているのでは
なく、ゲート電極１０下に形成され、実効的にゲート電
極の一部として働く導電層５の高さからＳＯＩ層３の底
面の高さにかけて形成されている点に特徴がある。
【００１９】次に、図１ないし図３に示した半導体装置
の製造方法を説明する。まず、図４に示すように、シリ
コン基板１の表面に埋め込み酸化膜２を形成し、埋め込
み酸化膜２上にＳＯＩ層３を積層することで、ＳＯＩ基
板を形成する。この埋め込み酸化膜２は、シリコン基板
１中に酸素イオンを注入し、熱処理によってシリコン酸
化膜を形成するＳＩＭＯＸ法で形成されたものであって
も、ウェハ張り合わせ法で形成されたものであっても問
題がなく、どのように形成されたＳＯＩ基板であっても
構わない。また、ＳＯＩ層３を形成後、Ｎチャネルトラ
ンジスタ形成領域のチャネルとなる部分にはＰ型不純物
を注入し、Ｐチャネルトランジスタ形成領域のチャネル
となる部分にはＮ型不純物を注入し、不純物調整を行
う。
の製造方法を説明する。まず、図４に示すように、シリ
コン基板１の表面に埋め込み酸化膜２を形成し、埋め込
み酸化膜２上にＳＯＩ層３を積層することで、ＳＯＩ基
板を形成する。この埋め込み酸化膜２は、シリコン基板
１中に酸素イオンを注入し、熱処理によってシリコン酸
化膜を形成するＳＩＭＯＸ法で形成されたものであって
も、ウェハ張り合わせ法で形成されたものであっても問
題がなく、どのように形成されたＳＯＩ基板であっても
構わない。また、ＳＯＩ層３を形成後、Ｎチャネルトラ
ンジスタ形成領域のチャネルとなる部分にはＰ型不純物
を注入し、Ｐチャネルトランジスタ形成領域のチャネル
となる部分にはＮ型不純物を注入し、不純物調整を行
う。
【００２０】次に、図５に示すように、ＳＯＩ層３上に
８００℃程度のデポジション条件で酸化膜からなるゲー
ト絶縁膜４を形成するか、若しくはＳＯＩ層３の表面を
酸化することで１００Å程度の厚さのゲート絶縁膜４を
形成する。その後、ポリシリコンからなる導電層５を２
００Åの厚さに積層する。さらに、導電層５上に窒化膜
６を１０００Å程度の厚さに積層し、この窒化膜６上に
窒化膜６をパターニングするためのマスクとなるレジス
トパターン１４を写真製版によって形成する。次に、レ
ジストパターン１４をエッチングマスクとして異方性エ
ッチングを行い、窒化膜６をレジストパターン１４と同
様の面積の膜とする。
８００℃程度のデポジション条件で酸化膜からなるゲー
ト絶縁膜４を形成するか、若しくはＳＯＩ層３の表面を
酸化することで１００Å程度の厚さのゲート絶縁膜４を
形成する。その後、ポリシリコンからなる導電層５を２
００Åの厚さに積層する。さらに、導電層５上に窒化膜
６を１０００Å程度の厚さに積層し、この窒化膜６上に
窒化膜６をパターニングするためのマスクとなるレジス
トパターン１４を写真製版によって形成する。次に、レ
ジストパターン１４をエッチングマスクとして異方性エ
ッチングを行い、窒化膜６をレジストパターン１４と同
様の面積の膜とする。
【００２１】その後、図６に示すように、Ｐチャネルト
ランジスタ形成領域、つまり図６では右側半分の領域を
覆うようにレジストパターン１５を形成し、Ｎチャネル
トランジスタ形成領域、つまり図６では左側半分の領域
に対して、ボロンイオンを１０〜２０ｋｅＶの注入強度
で、３〜１５×１０13ｃｍ-2の注入量となるように不純
物注入を行い、ＳＯＩ層３内及び導電層５内に選択的に
Ｐ型高濃度不純物領域７を形成する。このＰ型高濃度不
純物領域７はＮチャネルトランジスタのＳＯＩ層３内
の、図２の記号Ａで示す部分において、後工程での熱処
理等によって不純物の吸い出しがあり、不純物濃度が減
少し、チャネルの空乏化が低電圧で起こることに起因す
るソース／ドレイン電極間リークを抑制するためのもの
である。
ランジスタ形成領域、つまり図６では右側半分の領域を
覆うようにレジストパターン１５を形成し、Ｎチャネル
トランジスタ形成領域、つまり図６では左側半分の領域
に対して、ボロンイオンを１０〜２０ｋｅＶの注入強度
で、３〜１５×１０13ｃｍ-2の注入量となるように不純
物注入を行い、ＳＯＩ層３内及び導電層５内に選択的に
Ｐ型高濃度不純物領域７を形成する。このＰ型高濃度不
純物領域７はＮチャネルトランジスタのＳＯＩ層３内
の、図２の記号Ａで示す部分において、後工程での熱処
理等によって不純物の吸い出しがあり、不純物濃度が減
少し、チャネルの空乏化が低電圧で起こることに起因す
るソース／ドレイン電極間リークを抑制するためのもの
である。
【００２２】次に、レジストパターン１４、１５を除去
し、図７に示すように、窒化膜を１０００Å程度の厚さ
となるように積層し、導電層５をエッチングストッパと
して異方性ドライエッチングを行うことで窒化膜６の側
断面に窒化膜からなるサイドウォール１６を形成する。
その後、図８に示すように、窒化膜６と窒化膜からなる
サイドウォール１６をエッチングマスクとして、異方性
ドライエッチングを行い、導電層５、ゲート絶縁膜４、
ＳＯＩ層３を順次パターニングする。次に、パターン形
成したＳＯＩ層３及び導電層５の側断面を熱酸化するこ
とによって、熱酸化膜９を形成し、ＳＯＩ層３及び導電
層５の側断面に異方性ドライエッチングによって生じた
エッチングダメージを解消する。
し、図７に示すように、窒化膜を１０００Å程度の厚さ
となるように積層し、導電層５をエッチングストッパと
して異方性ドライエッチングを行うことで窒化膜６の側
断面に窒化膜からなるサイドウォール１６を形成する。
その後、図８に示すように、窒化膜６と窒化膜からなる
サイドウォール１６をエッチングマスクとして、異方性
ドライエッチングを行い、導電層５、ゲート絶縁膜４、
ＳＯＩ層３を順次パターニングする。次に、パターン形
成したＳＯＩ層３及び導電層５の側断面を熱酸化するこ
とによって、熱酸化膜９を形成し、ＳＯＩ層３及び導電
層５の側断面に異方性ドライエッチングによって生じた
エッチングダメージを解消する。
【００２３】その後、図９に示すように、窒化膜６及び
サイドウォール１６をウェットエッチングによって除去
し、シリコン酸化膜を基板全面に１５００Åの厚さに積
層し、続いて異方性ドライエッチングを行うことによっ
て導電層５、ゲート絶縁膜４、ＳＯＩ層３のそれぞれの
側断面にシリコン酸化膜からなるサイドウォール８を形
成する。この時の異方性ドライエッチングによって導電
層５の表面がある程度除去されても、導電層５が完全に
除去されることなく、ゲート絶縁膜４、ＳＯＩ層３の表
面にエッチングが及ばなければ良い。既に説明したよう
に、ＳＯＩ層３を形成した後の工程において、素子分離
のプロセス前にチャネルとなる領域に対しイオン注入
し、不純物調整を行うことを示したが、素子分離のプロ
セス後、Ｎチャネルトランジスタ形成領域、Ｐチャネル
トランジスタ形成領域に形成されたそれぞれのＳＯＩ層
３に対して、Ｐ型、Ｎ型の不純物イオン注入を行い、Ｓ
ＯＩ層３のチャネル領域となる領域の不純物調整を行う
ことも可能である。
サイドウォール１６をウェットエッチングによって除去
し、シリコン酸化膜を基板全面に１５００Åの厚さに積
層し、続いて異方性ドライエッチングを行うことによっ
て導電層５、ゲート絶縁膜４、ＳＯＩ層３のそれぞれの
側断面にシリコン酸化膜からなるサイドウォール８を形
成する。この時の異方性ドライエッチングによって導電
層５の表面がある程度除去されても、導電層５が完全に
除去されることなく、ゲート絶縁膜４、ＳＯＩ層３の表
面にエッチングが及ばなければ良い。既に説明したよう
に、ＳＯＩ層３を形成した後の工程において、素子分離
のプロセス前にチャネルとなる領域に対しイオン注入
し、不純物調整を行うことを示したが、素子分離のプロ
セス後、Ｎチャネルトランジスタ形成領域、Ｐチャネル
トランジスタ形成領域に形成されたそれぞれのＳＯＩ層
３に対して、Ｐ型、Ｎ型の不純物イオン注入を行い、Ｓ
ＯＩ層３のチャネル領域となる領域の不純物調整を行う
ことも可能である。
【００２４】その後、図１０に示すように、ポリシリコ
ン等の導電性物質によってゲート電極１０をパターン形
成し、このゲート電極１０と同じ寸法に導電層５及びゲ
ート絶縁膜４を形成する。さらに、図１１に示すよう
に、Ｎチャネルトランジスタ形成領域に対してはＮ型不
純物イオンの注入を行い、Ｐチャネルトランジスタ形成
領域に対してはＰ型不純物イオンの注入を行うことでそ
れぞれＬＤＤ構造のソース／ドレイン領域形成のための
Ｎ型、Ｐ型低濃度不純物領域１７、１８を形成する。そ
の後、絶縁物質を基板全面に積層し、異方性エッチング
を行うことでゲート電極１０、導電層５、ゲート絶縁膜
４の側断面にシリコン酸化膜からなるサイドウォール１
１を形成する。
ン等の導電性物質によってゲート電極１０をパターン形
成し、このゲート電極１０と同じ寸法に導電層５及びゲ
ート絶縁膜４を形成する。さらに、図１１に示すよう
に、Ｎチャネルトランジスタ形成領域に対してはＮ型不
純物イオンの注入を行い、Ｐチャネルトランジスタ形成
領域に対してはＰ型不純物イオンの注入を行うことでそ
れぞれＬＤＤ構造のソース／ドレイン領域形成のための
Ｎ型、Ｐ型低濃度不純物領域１７、１８を形成する。そ
の後、絶縁物質を基板全面に積層し、異方性エッチング
を行うことでゲート電極１０、導電層５、ゲート絶縁膜
４の側断面にシリコン酸化膜からなるサイドウォール１
１を形成する。
【００２５】次に、図１２に示すように、Ｎチャネルト
ランジスタ形成領域、Ｐチャネルトランジスタ形成領域
に対してそれぞれ不純物イオンを注入し、この不純物濃
度がＮ型、Ｐ型低濃度不純物領域１７、１８よりも大き
くなるように、Ｎ型、Ｐ型高濃度不純物領域１９、２０
を形成する。これによってＬＤＤ構造のＮ型ソース／ド
レイン領域２１及びＰ型ソース／ドレイン領域２２をそ
れぞれ形成できる。また、ソース／ドレイン領域に挟ま
れた領域が、それぞれＮチャネルトランジスタ、Ｐチャ
ネルトランジスタのチャネル領域２３、２４となる。そ
の後、基板全面に層間絶縁膜１２を積層し、それぞれの
ソース／ドレイン領域、ゲート電極等の活性領域に対し
て開口部を形成し、開口部に導電性物質を埋設すること
でコンタクト１３ａを形成し、このコンタクト１３ａに
接するように配線１３ｂを形成することで図１ないし図
３に示す半導体装置を得ることができる。
ランジスタ形成領域、Ｐチャネルトランジスタ形成領域
に対してそれぞれ不純物イオンを注入し、この不純物濃
度がＮ型、Ｐ型低濃度不純物領域１７、１８よりも大き
くなるように、Ｎ型、Ｐ型高濃度不純物領域１９、２０
を形成する。これによってＬＤＤ構造のＮ型ソース／ド
レイン領域２１及びＰ型ソース／ドレイン領域２２をそ
れぞれ形成できる。また、ソース／ドレイン領域に挟ま
れた領域が、それぞれＮチャネルトランジスタ、Ｐチャ
ネルトランジスタのチャネル領域２３、２４となる。そ
の後、基板全面に層間絶縁膜１２を積層し、それぞれの
ソース／ドレイン領域、ゲート電極等の活性領域に対し
て開口部を形成し、開口部に導電性物質を埋設すること
でコンタクト１３ａを形成し、このコンタクト１３ａに
接するように配線１３ｂを形成することで図１ないし図
３に示す半導体装置を得ることができる。
【００２６】このように形成された半導体装置において
は、ＳＯＩ層３の側断面のパターニングまでに、その上
層にゲート絶縁膜４及び導電層５を形成しているため、
ＳＯＩ層３の表面に及びエッチング工程がなく、ＳＯＩ
層３の表面にはエッチングダメージが存在しない。ま
た、ゲート絶縁膜４はデポジションによる酸化膜、若し
くは熱酸化による酸化膜で構成することで、従来のよう
にエッチングダメージを受けたＳＯＩ層の表面を熱酸化
することによって形成したゲート絶縁層と比較すると、
この発明の半導体装置では、より信頼性の高いゲート絶
縁膜４を形成でき、安定した特性のトランジスタを得る
ことが可能となる。
は、ＳＯＩ層３の側断面のパターニングまでに、その上
層にゲート絶縁膜４及び導電層５を形成しているため、
ＳＯＩ層３の表面に及びエッチング工程がなく、ＳＯＩ
層３の表面にはエッチングダメージが存在しない。ま
た、ゲート絶縁膜４はデポジションによる酸化膜、若し
くは熱酸化による酸化膜で構成することで、従来のよう
にエッチングダメージを受けたＳＯＩ層の表面を熱酸化
することによって形成したゲート絶縁層と比較すると、
この発明の半導体装置では、より信頼性の高いゲート絶
縁膜４を形成でき、安定した特性のトランジスタを得る
ことが可能となる。
【００２７】さらに、図３の記号Ａで示す領域の、ＳＯ
Ｉ層３の上端部において、従来ではゲート電極１０との
距離が小さいために電界集中が起こり、ソース／ドレイ
ン電極間リークが生じるという問題があったが、ＳＯＩ
層３の上層に導電層５を形成し、この導電層５を実効的
にゲート電極の一部として働く構成とし、サイドウォー
ル８をＳＯＩ層３の上面の高さよりも高く形成し、ＳＯ
Ｉ層３の上端部とゲート電極１０との間の距離が小さく
なることを抑制し、ゲート電極１０がチャネルと対向す
る面とＳＯＩ層３の上面との距離を均等に保つ構造とし
たため、電界集中を抑制し、ソース／ドレイン電極間リ
ークを抑制でき、トランジスタ特性の安定化が可能とな
る。また、この実施の形態に示した製造方法だけでな
く、成膜方法、用いる膜の種類等の変更があっても、同
一の効果を得られるものであれば良い。
Ｉ層３の上端部において、従来ではゲート電極１０との
距離が小さいために電界集中が起こり、ソース／ドレイ
ン電極間リークが生じるという問題があったが、ＳＯＩ
層３の上層に導電層５を形成し、この導電層５を実効的
にゲート電極の一部として働く構成とし、サイドウォー
ル８をＳＯＩ層３の上面の高さよりも高く形成し、ＳＯ
Ｉ層３の上端部とゲート電極１０との間の距離が小さく
なることを抑制し、ゲート電極１０がチャネルと対向す
る面とＳＯＩ層３の上面との距離を均等に保つ構造とし
たため、電界集中を抑制し、ソース／ドレイン電極間リ
ークを抑制でき、トランジスタ特性の安定化が可能とな
る。また、この実施の形態に示した製造方法だけでな
く、成膜方法、用いる膜の種類等の変更があっても、同
一の効果を得られるものであれば良い。
【００２８】実施の形態２．次に、この発明の実施の形
態２について説明する。図１３ないし図１５はこの発明
の実施の形態による半導体装置を示すものである。図に
おいて、既に説明のために用いた符号と同一符号は同
一、若しくは相当部分を示すものである。この実施の形
態２と既に説明した実施の形態１との違いは、ＳＯＩ層
３の側断面に形成するサイドウォール２５の形状であ
る。また、図１３は、発明によるメサ分離型のＳＯＩ構
造のトランジスタのゲート長さ方向沿って切断した場合
の断面図であり、図１４はトランジスタを上方から見た
図であり、この図１４に示したＡ−Ａの断面図が図１３
である。また、図１４のゲート長方向に対して垂直に交
わる位置での断面図、つまりＣ−Ｃの断面図を図１５に
示す。
態２について説明する。図１３ないし図１５はこの発明
の実施の形態による半導体装置を示すものである。図に
おいて、既に説明のために用いた符号と同一符号は同
一、若しくは相当部分を示すものである。この実施の形
態２と既に説明した実施の形態１との違いは、ＳＯＩ層
３の側断面に形成するサイドウォール２５の形状であ
る。また、図１３は、発明によるメサ分離型のＳＯＩ構
造のトランジスタのゲート長さ方向沿って切断した場合
の断面図であり、図１４はトランジスタを上方から見た
図であり、この図１４に示したＡ−Ａの断面図が図１３
である。また、図１４のゲート長方向に対して垂直に交
わる位置での断面図、つまりＣ−Ｃの断面図を図１５に
示す。
【００２９】次に、この図１３ないし図１５に示した半
導体装置の製造方法について説明する。まず、実施の形
態１の図４に示した場合と同様にシリコン基板１内に埋
め込み酸化膜２を形成し、その上層にＳＯＩ層３を形成
する。ＳＯＩ層３を形成後、Ｎチャネルトランジスタ形
成領域のチャネルとなる部分にはＰ型不純物を注入し、
Ｐチャネルトランジスタ形成領域のチャネルとなる部分
にはＮ型不純物を注入する。次に、図１６に示すよう
に、ＳＯＩ層３上に８００℃程度のデポジション条件で
デポジション酸化膜を、若しくは８００℃程度の温度で
熱酸化によって酸化膜を１００Å程度の厚さに積層す
る。次に、ポリシリコンからなる導電層５を２００Å程
度の厚さに積層する。さらに、窒化膜６を７００℃程度
の温度で１０００Åの厚さにデポジションし、活性領域
となる領域上にレジストパターン１４を写真製版等によ
って形成する。その後、レジストパターン１４をエッチ
ングマスクとして異方性エッチングを行い、順次、窒化
膜６、導電層５をパターニングする。
導体装置の製造方法について説明する。まず、実施の形
態１の図４に示した場合と同様にシリコン基板１内に埋
め込み酸化膜２を形成し、その上層にＳＯＩ層３を形成
する。ＳＯＩ層３を形成後、Ｎチャネルトランジスタ形
成領域のチャネルとなる部分にはＰ型不純物を注入し、
Ｐチャネルトランジスタ形成領域のチャネルとなる部分
にはＮ型不純物を注入する。次に、図１６に示すよう
に、ＳＯＩ層３上に８００℃程度のデポジション条件で
デポジション酸化膜を、若しくは８００℃程度の温度で
熱酸化によって酸化膜を１００Å程度の厚さに積層す
る。次に、ポリシリコンからなる導電層５を２００Å程
度の厚さに積層する。さらに、窒化膜６を７００℃程度
の温度で１０００Åの厚さにデポジションし、活性領域
となる領域上にレジストパターン１４を写真製版等によ
って形成する。その後、レジストパターン１４をエッチ
ングマスクとして異方性エッチングを行い、順次、窒化
膜６、導電層５をパターニングする。
【００３０】次に、図１７に示すように、Ｎチャネルト
ランジスタ形成領域以外の領域にレジストパターン１５
を形成し、レジストパターン１４、１５をマスクとして
ボロンイオンを１０〜２０ｋｅＶの注入強度で、３〜１
５×１０13ｃｍ-2の注入量となるように注入し、ＳＯＩ
層３内及び導電層５内に選択的にＰ型高濃度不純物領域
７を形成する。この実施の形態の場合は、導電層５を窒
化膜６と同様に異方性エッチングによってパターニング
しているため、導電層５内にＰ型高濃度不純物領域７が
存在しない構造となる。
ランジスタ形成領域以外の領域にレジストパターン１５
を形成し、レジストパターン１４、１５をマスクとして
ボロンイオンを１０〜２０ｋｅＶの注入強度で、３〜１
５×１０13ｃｍ-2の注入量となるように注入し、ＳＯＩ
層３内及び導電層５内に選択的にＰ型高濃度不純物領域
７を形成する。この実施の形態の場合は、導電層５を窒
化膜６と同様に異方性エッチングによってパターニング
しているため、導電層５内にＰ型高濃度不純物領域７が
存在しない構造となる。
【００３１】その後、図１８に示すように、レジストパ
ターン１４、１５を除去し、８００℃程度の温度で酸化
を行い、ＳＯＩ層３及び導電層５に対して酸化を行い、
酸化膜２６を形成し、続いて窒化膜を１０００Å程度の
厚さに積層し、異方性エッチングを行うことによって、
自己整合的に窒化膜６の側断面にのみ窒化膜のサイドウ
ォール２７を形成する。次に、図１９に示すように、窒
化膜６と窒化膜からなるサイドウォール２７をエッチン
グマスクとして異方性エッチングを行い、ゲート絶縁膜
４及びＳＯＩ層３をパターニングする。
ターン１４、１５を除去し、８００℃程度の温度で酸化
を行い、ＳＯＩ層３及び導電層５に対して酸化を行い、
酸化膜２６を形成し、続いて窒化膜を１０００Å程度の
厚さに積層し、異方性エッチングを行うことによって、
自己整合的に窒化膜６の側断面にのみ窒化膜のサイドウ
ォール２７を形成する。次に、図１９に示すように、窒
化膜６と窒化膜からなるサイドウォール２７をエッチン
グマスクとして異方性エッチングを行い、ゲート絶縁膜
４及びＳＯＩ層３をパターニングする。
【００３２】さらに、図２０に示すように、窒化膜６と
窒化膜からなるサイドウォール２７をウェットエッチン
グによって除去し、酸化を行い、ＳＯＩ層３の側断面に
３００Å程度の厚さの酸化膜９を形成する。その後、酸
化膜を１５００Å程度の厚さにデポジションし、続いて
異方性酸化膜エッチングによって、導電層５が表出する
までエッチング処理を行い、ＳＯＩ層３の側断面に酸化
膜からなるサイドウォール８を形成する。その後、実施
の形態１と同様に、ソース／ドレイン領域２１、２２、
ゲート電極１０、コンタクト１３ａ、配線１３ｂの形成
を行うことで図１３ないし図１５に示した半導体装置を
得ることが可能となる。また、ＳＯＩ層３内に形成する
チャネル領域２３、２４の形成は、ゲート電極１０形成
前に、イオン注入によって行うことが可能である。
窒化膜からなるサイドウォール２７をウェットエッチン
グによって除去し、酸化を行い、ＳＯＩ層３の側断面に
３００Å程度の厚さの酸化膜９を形成する。その後、酸
化膜を１５００Å程度の厚さにデポジションし、続いて
異方性酸化膜エッチングによって、導電層５が表出する
までエッチング処理を行い、ＳＯＩ層３の側断面に酸化
膜からなるサイドウォール８を形成する。その後、実施
の形態１と同様に、ソース／ドレイン領域２１、２２、
ゲート電極１０、コンタクト１３ａ、配線１３ｂの形成
を行うことで図１３ないし図１５に示した半導体装置を
得ることが可能となる。また、ＳＯＩ層３内に形成する
チャネル領域２３、２４の形成は、ゲート電極１０形成
前に、イオン注入によって行うことが可能である。
【００３３】このように形成された半導体装置において
は、図１５の記号Ｂで示す領域、ＳＯＩ層３のエッジ上
端部において、ゲート電極１０とＳＯＩ層３との間に絶
縁膜２５が形成されており、この絶縁膜２５がゲート電
極１０とＳＯＩ層３とを絶縁するのに十分な厚さをもっ
ており、電界集中によるソース／ドレイン電極間リーク
も抑制することが可能である。また、ＳＯＩ層３の表面
にエッチングダメージを与えることがないため、ＳＯＩ
層３の表面を酸化することによって形成するゲート絶縁
膜４の信頼性が高く、安定した特性の半導体装置を得る
ことが可能である。また、ゲート絶縁膜４をデポジショ
ンによって形成する場合においても、ＳＯＩ層３の表面
がエッチングダメージを受けていないため、安定した特
性の半導体装置を得ることが可能である。
は、図１５の記号Ｂで示す領域、ＳＯＩ層３のエッジ上
端部において、ゲート電極１０とＳＯＩ層３との間に絶
縁膜２５が形成されており、この絶縁膜２５がゲート電
極１０とＳＯＩ層３とを絶縁するのに十分な厚さをもっ
ており、電界集中によるソース／ドレイン電極間リーク
も抑制することが可能である。また、ＳＯＩ層３の表面
にエッチングダメージを与えることがないため、ＳＯＩ
層３の表面を酸化することによって形成するゲート絶縁
膜４の信頼性が高く、安定した特性の半導体装置を得る
ことが可能である。また、ゲート絶縁膜４をデポジショ
ンによって形成する場合においても、ＳＯＩ層３の表面
がエッチングダメージを受けていないため、安定した特
性の半導体装置を得ることが可能である。
【００３４】実施の形態３．次に、この発明の実施の形
態３について説明する。この実施の形態によって最終的
に得られる半導体装置の構造は、実施の形態２におい
て、図１３ないし図１５に示したものと同様である。ま
た、この実施の形態３の説明のために用いる図面におい
て、既に説明に用いた符号と同一符号は同一、若しくは
相当部分を示すものである。まず、実施の形態１の図４
と同様に、シリコン基板１内に埋め込み酸化膜２を形成
し、さらに上層にＳＯＩ層３を形成する。次に、ＳＯＩ
層３内のＮチャネルトランジスタ形成領域のチャネルと
なる部分にはＰ型不純物を注入し、Ｐチャネルトランジ
スタ形成領域のチャネルとなる部分にはＮ型不純物を注
入し、不純物調整を行う。その後、図２１に示すよう
に、実施の形態１、２と同様にゲート絶縁膜４を形成
し、さらに導電層５ａ、窒化膜６、導電層５ｂを順次全
面積層する。このときの導電層５ａ、窒化膜６の膜厚は
既に説明した実施の形態と同様であり、導電膜５ｂは導
電膜５ａと同様、ポリシリコン等の導電性物質によって
２００Å程度の厚さに形成する。さらに、活性領域とな
る領域上にレジストパターン１４を形成し、これをエッ
チングマスクとして異方性エッチングを行い、導電層５
ｂ、窒化膜６、導電層５ａを順次エッチングする。
態３について説明する。この実施の形態によって最終的
に得られる半導体装置の構造は、実施の形態２におい
て、図１３ないし図１５に示したものと同様である。ま
た、この実施の形態３の説明のために用いる図面におい
て、既に説明に用いた符号と同一符号は同一、若しくは
相当部分を示すものである。まず、実施の形態１の図４
と同様に、シリコン基板１内に埋め込み酸化膜２を形成
し、さらに上層にＳＯＩ層３を形成する。次に、ＳＯＩ
層３内のＮチャネルトランジスタ形成領域のチャネルと
なる部分にはＰ型不純物を注入し、Ｐチャネルトランジ
スタ形成領域のチャネルとなる部分にはＮ型不純物を注
入し、不純物調整を行う。その後、図２１に示すよう
に、実施の形態１、２と同様にゲート絶縁膜４を形成
し、さらに導電層５ａ、窒化膜６、導電層５ｂを順次全
面積層する。このときの導電層５ａ、窒化膜６の膜厚は
既に説明した実施の形態と同様であり、導電膜５ｂは導
電膜５ａと同様、ポリシリコン等の導電性物質によって
２００Å程度の厚さに形成する。さらに、活性領域とな
る領域上にレジストパターン１４を形成し、これをエッ
チングマスクとして異方性エッチングを行い、導電層５
ｂ、窒化膜６、導電層５ａを順次エッチングする。
【００３５】その後、図２２に示すように、Ｎチャネル
トランジスタ形成領域以外の領域に対してレジストパタ
ーン１５を写真製版によって形成する。次に、レジスト
パターン１４、１５をエッチングマスクとしてボロンイ
オンを１０〜２０ｋｅＶの注入強度で、３〜１５×１０
13ｃｍ-2の注入量となるように不純物注入を行い、ＳＯ
Ｉ層３内及び導電層５内に選択的にＰ型高濃度不純物領
域７を形成する。この実施の形態の場合は、導電層５ｂ
を窒化膜６と同様に異方性エッチングによってパターニ
ングしているため、導電層５ａ内にＰ型高濃度不純物領
域７が存在しない構造となる。
トランジスタ形成領域以外の領域に対してレジストパタ
ーン１５を写真製版によって形成する。次に、レジスト
パターン１４、１５をエッチングマスクとしてボロンイ
オンを１０〜２０ｋｅＶの注入強度で、３〜１５×１０
13ｃｍ-2の注入量となるように不純物注入を行い、ＳＯ
Ｉ層３内及び導電層５内に選択的にＰ型高濃度不純物領
域７を形成する。この実施の形態の場合は、導電層５ｂ
を窒化膜６と同様に異方性エッチングによってパターニ
ングしているため、導電層５ａ内にＰ型高濃度不純物領
域７が存在しない構造となる。
【００３６】その後、図２３に示すように、レジストパ
ターン１４、１５を除去し、熱酸化を行い、導電層５ａ
の表出部分を酸化膜２８に変化させ、導電層５ｂを酸化
膜２９に変化させる。また、同時にＳＯＩ層３の一部が
酸化してゲート絶縁膜４が厚い酸化膜２８に変化する。
その後、図２４に示すように、窒化膜を１０００Åの厚
さとなるようにデポジションを行い、その後、異方性ド
ライエッチングを行うことで窒化膜６の側断面に付着し
た状態のサイドウォール３０を形成する。
ターン１４、１５を除去し、熱酸化を行い、導電層５ａ
の表出部分を酸化膜２８に変化させ、導電層５ｂを酸化
膜２９に変化させる。また、同時にＳＯＩ層３の一部が
酸化してゲート絶縁膜４が厚い酸化膜２８に変化する。
その後、図２４に示すように、窒化膜を１０００Åの厚
さとなるようにデポジションを行い、その後、異方性ド
ライエッチングを行うことで窒化膜６の側断面に付着し
た状態のサイドウォール３０を形成する。
【００３７】さらに、図２５に示すように、窒化膜６及
び窒化膜からなるサイドウォール３０をエッチングマス
クとして異方性ドライエッチングを行い、酸化膜２８、
ＳＯＩ層３を順次、マスク通りの寸法に形成し、同時に
酸化膜２９についても除去を行う。さらに、実施の形態
２と同様に、ＳＯＩ層３の側断面に生じたエッチングダ
メージを解消するため、ＳＯＩ層３の側壁を熱酸化し、
酸化膜９を形成する。その後、図２６に示すように、窒
化膜６及びサイドウォール３０をウェットエッチングに
よって除去し、酸化膜を１５００Åの厚さにデポジショ
ンし、ＳＯＩ層３の側壁に付着した状態のサイドウォー
ル８を形成する。
び窒化膜からなるサイドウォール３０をエッチングマス
クとして異方性ドライエッチングを行い、酸化膜２８、
ＳＯＩ層３を順次、マスク通りの寸法に形成し、同時に
酸化膜２９についても除去を行う。さらに、実施の形態
２と同様に、ＳＯＩ層３の側断面に生じたエッチングダ
メージを解消するため、ＳＯＩ層３の側壁を熱酸化し、
酸化膜９を形成する。その後、図２６に示すように、窒
化膜６及びサイドウォール３０をウェットエッチングに
よって除去し、酸化膜を１５００Åの厚さにデポジショ
ンし、ＳＯＩ層３の側壁に付着した状態のサイドウォー
ル８を形成する。
【００３８】既に説明した通り、ＳＯＩ層３の形成後、
素子分離のプロセス前にチャネルの不純物調整をすると
述べたが、素子分離プロセスの後工程で、チャネルの不
純物調整をすることも可能である。次に、ポリシリコン
を装置全面に２０００Åの厚さとなるように積層し、パ
ターニングを行い、ゲート電極１０を形成する。その
後、実施の形態２に示した場合と同様に、ソース／ドレ
イン注入、サイドウォール、コンタクト、配線等を順次
形成し、図１３ないし図１５に示した半導体装置と同様
の装置を形成することが可能となる。
素子分離のプロセス前にチャネルの不純物調整をすると
述べたが、素子分離プロセスの後工程で、チャネルの不
純物調整をすることも可能である。次に、ポリシリコン
を装置全面に２０００Åの厚さとなるように積層し、パ
ターニングを行い、ゲート電極１０を形成する。その
後、実施の形態２に示した場合と同様に、ソース／ドレ
イン注入、サイドウォール、コンタクト、配線等を順次
形成し、図１３ないし図１５に示した半導体装置と同様
の装置を形成することが可能となる。
【００３９】上記のような製造方法で製造を行った半導
体装置においては、製造過程の図２１に示すように窒化
膜６上に導電層５ｂを形成したことによって、窒化膜か
らなるサイドウォール３０形成の際に、窒化膜６が損傷
を受けることを抑制し、さらにＳＯＩ層３の異方性エッ
チングの際に窒化膜６が全く損傷を受けることがないた
め、エッチングマスクが正確な寸法に形成でき、制度の
良いエッチングを可能としている。また、この実施の形
態３によって形成される半導体装置の完成構造図が実施
の形態２と全く同様であることから、その他の効果とし
て、実施の形態２と同様の効果を有するが、その説明に
ついては省略する。
体装置においては、製造過程の図２１に示すように窒化
膜６上に導電層５ｂを形成したことによって、窒化膜か
らなるサイドウォール３０形成の際に、窒化膜６が損傷
を受けることを抑制し、さらにＳＯＩ層３の異方性エッ
チングの際に窒化膜６が全く損傷を受けることがないた
め、エッチングマスクが正確な寸法に形成でき、制度の
良いエッチングを可能としている。また、この実施の形
態３によって形成される半導体装置の完成構造図が実施
の形態２と全く同様であることから、その他の効果とし
て、実施の形態２と同様の効果を有するが、その説明に
ついては省略する。
【００４０】実施の形態４．次に、実施の形態４につい
て説明する。この実施の形態４による半導体装置の製造
方法は、ＳＯＩ層３の上端部に生じるソース／ドレイン
電極間リークを抑制するために、Ｎチャネルトランジス
タ形成領域のＳＯＩ層３に形成するＰ型高濃度不純物領
域７を窒化膜６形成後に回転注入によって行うという特
徴があり、最終的に得る装置の構造は、実施の形態１の
図１ないし図３に示したものと同様である。
て説明する。この実施の形態４による半導体装置の製造
方法は、ＳＯＩ層３の上端部に生じるソース／ドレイン
電極間リークを抑制するために、Ｎチャネルトランジス
タ形成領域のＳＯＩ層３に形成するＰ型高濃度不純物領
域７を窒化膜６形成後に回転注入によって行うという特
徴があり、最終的に得る装置の構造は、実施の形態１の
図１ないし図３に示したものと同様である。
【００４１】この実施の形態による半導体装置の製造方
法は、まず、実施の形態１の図４に示すように、シリコ
ン基板１上に埋め込み酸化膜２、ＳＯＩ層３を順次形成
する。さらに、図２７に示すように、ＳＯＩ層３上に１
００Åの厚さのゲート絶縁膜４、２００Åの厚さの導電
層５、２０００Åの厚さの窒化膜６を順次所定の厚さに
積層し、さらにレジストパターン１４を写真製版によっ
て所定の形状に形成し、このレジストパターン１４をエ
ッチングマスクとして、窒化膜６、導電層５、ゲート絶
縁膜４、ＳＯＩ層３に対して異方性エッチングを行う。
法は、まず、実施の形態１の図４に示すように、シリコ
ン基板１上に埋め込み酸化膜２、ＳＯＩ層３を順次形成
する。さらに、図２７に示すように、ＳＯＩ層３上に１
００Åの厚さのゲート絶縁膜４、２００Åの厚さの導電
層５、２０００Åの厚さの窒化膜６を順次所定の厚さに
積層し、さらにレジストパターン１４を写真製版によっ
て所定の形状に形成し、このレジストパターン１４をエ
ッチングマスクとして、窒化膜６、導電層５、ゲート絶
縁膜４、ＳＯＩ層３に対して異方性エッチングを行う。
【００４２】その後、レジストパターン１４を除去し、
Ｎチャネルトランジスタ形成領域のみを露出させた状態
にレジストパターン１５を形成し、次に、図２８に示す
ようにボロンイオンを３０〜４０ｋｅＶの強度で、３〜
１５×１０13ｃｍ-2の注入量となるように不純物イオン
の回転注入を行い、Ｎチャネルトランジスタ形成領域の
ＳＯＩ層３の側断面にソース／ドレイン電極間リーク抑
制のためのＰ型高濃度不純物領域７を形成する。このよ
うにＰ型高濃度不純物領域７を形成することにより、実
施の形態１ないし３のように、シリコン基板１の一主面
に対して垂直にボロンイオン注入を行いＰ型高濃度不純
物領域を形成し、ＳＯＩ層３の側断面に接するＰ型高濃
度不純物領域を所定間隔残して他をエッチング除去する
場合よりも少ない工程で同様の構造を得ることが可能と
なる。
Ｎチャネルトランジスタ形成領域のみを露出させた状態
にレジストパターン１５を形成し、次に、図２８に示す
ようにボロンイオンを３０〜４０ｋｅＶの強度で、３〜
１５×１０13ｃｍ-2の注入量となるように不純物イオン
の回転注入を行い、Ｎチャネルトランジスタ形成領域の
ＳＯＩ層３の側断面にソース／ドレイン電極間リーク抑
制のためのＰ型高濃度不純物領域７を形成する。このよ
うにＰ型高濃度不純物領域７を形成することにより、実
施の形態１ないし３のように、シリコン基板１の一主面
に対して垂直にボロンイオン注入を行いＰ型高濃度不純
物領域を形成し、ＳＯＩ層３の側断面に接するＰ型高濃
度不純物領域を所定間隔残して他をエッチング除去する
場合よりも少ない工程で同様の構造を得ることが可能と
なる。
【００４３】その後、レジストパターン１５を除去し、
熱酸化を行うことでＳＯＩ層３の側断面のエッチングダ
メージが生じた部分を酸化膜９に変え、欠陥からの電流
リークを抑制する。このＳＯＩ層３の側断面酸化はＰ型
高濃度不純物領域７の形成前に行っても問題がない。そ
の後、窒化膜６を除去し、酸化膜を１５００Åの厚さに
積層し、次に異方性エッチングを行うことで図２９に示
すようにサイドウォール８を形成する。その後は実施の
形態１において説明した通りに処理を行い、図１ないし
図３に示した半導体装置と同様の構造を持つ装置を形成
する。
熱酸化を行うことでＳＯＩ層３の側断面のエッチングダ
メージが生じた部分を酸化膜９に変え、欠陥からの電流
リークを抑制する。このＳＯＩ層３の側断面酸化はＰ型
高濃度不純物領域７の形成前に行っても問題がない。そ
の後、窒化膜６を除去し、酸化膜を１５００Åの厚さに
積層し、次に異方性エッチングを行うことで図２９に示
すようにサイドウォール８を形成する。その後は実施の
形態１において説明した通りに処理を行い、図１ないし
図３に示した半導体装置と同様の構造を持つ装置を形成
する。
【００４４】この実施の形態４に示した製造方法では、
Ｎチャネルトランジスタ形成領域のＳＯＩ層３内のＰ型
高濃度不純物領域７を部分的に残した状態にパターニン
グする際に、エッチングマスクとなる窒化膜６に、窒化
膜からなるサイドウォールを付着させて形成する必要が
ないため、少ない工程数で実施の形態１に示した装置と
同様の装置を得ることが可能である。
Ｎチャネルトランジスタ形成領域のＳＯＩ層３内のＰ型
高濃度不純物領域７を部分的に残した状態にパターニン
グする際に、エッチングマスクとなる窒化膜６に、窒化
膜からなるサイドウォールを付着させて形成する必要が
ないため、少ない工程数で実施の形態１に示した装置と
同様の装置を得ることが可能である。
【図１】 この発明の実施の形態１に係る半導体装置の
断面図である。
断面図である。
【図２】 この発明の実施の形態１に係る半導体装置の
平面図である。
平面図である。
【図３】 この発明の実施の形態１に係る半導体装置の
断面図である。
断面図である。
【図４】 この発明の実施の形態１を工程順に示す断面
図である。
図である。
【図５】 この発明の実施の形態１を工程順に示す断面
図である。
図である。
【図６】 この発明の実施の形態１を工程順に示す断面
図である。
図である。
【図７】 この発明の実施の形態１を工程順に示す断面
図である。
図である。
【図８】 この発明の実施の形態１を工程順に示す断面
図である。
図である。
【図９】 この発明の実施の形態１を工程順に示す断面
図である。
図である。
【図１０】 この発明の実施の形態１を工程順に示す断
面図である。
面図である。
【図１１】 この発明の実施の形態１を工程順に示す断
面図である。
面図である。
【図１２】 この発明の実施の形態１を工程順に示す断
面図である。
面図である。
【図１３】 この発明の実施の形態２に係る半導体装置
の断面図である。
の断面図である。
【図１４】 この発明の実施の形態２に係る半導体装置
の平面図である。
の平面図である。
【図１５】 この発明の実施の形態２に係る半導体装置
の断面図である。
の断面図である。
【図１６】 この発明の実施の形態２を工程順に示す断
面図である。
面図である。
【図１７】 この発明の実施の形態２を工程順に示す断
面図である。
面図である。
【図１８】 この発明の実施の形態２を工程順に示す断
面図である。
面図である。
【図１９】 この発明の実施の形態２を工程順に示す断
面図である。
面図である。
【図２０】 この発明の実施の形態２を工程順に示す断
面図である。
面図である。
【図２１】 この発明の実施の形態３を工程順に示す断
面図である。
面図である。
【図２２】 この発明の実施の形態３を工程順に示す断
面図である。
面図である。
【図２３】 この発明の実施の形態３を工程順に示す断
面図である。
面図である。
【図２４】 この発明の実施の形態３を工程順に示す断
面図である。
面図である。
【図２５】 この発明の実施の形態３を工程順に示す断
面図である。
面図である。
【図２６】 この発明の実施の形態３を工程順に示す断
面図である。
面図である。
【図２７】 この発明の実施の形態４を工程順に示す断
面図である。
面図である。
【図２８】 この発明の実施の形態４を工程順に示す断
面図である。
面図である。
【図２９】 この発明の実施の形態４を工程順に示す断
面図である。
面図である。
【図３０】 従来の技術を示す図である。
【図３１】 従来の技術を示す図である。
【図３２】 従来の技術を示す図である。
【図３３】 従来の技術を示す図である。
【図３４】 従来の技術を示す図である。
【図３５】 従来の技術を示す図である。
【図３６】 従来の技術を示す図である。
【図３７】 従来の技術を示す図である。
１．シリコン基板 ２．埋め込み
酸化膜 ３．ＳＯＩ層 ４．ゲート絶
縁膜 ５、５ａ、５ｂ．導電膜 ６．窒化膜 ７．Ｐ型高濃度不純物領域 ８．サイドウ
ォール ９．酸化膜 １０．ゲート
電極 １１．サイドウォール １２．層間絶
縁膜 １３ａ．コンタクト １３ｂ．配線 １４、１５．レジストパターン １６．サイド
ウォール １７．Ｎ型低濃度不純物領域 １８．Ｐ型低
濃度不純物領域 １９．Ｎ型高濃度不純物領域 ２０．Ｐ型高
濃度不純物領域 ２１．Ｎ型ソース／ドレイン領域 ２２．Ｐ型ソ
ース／ドレイン領域 ２３、２４．チャネル領域 ２５．サイド
ウォール ２６、２８、２９．酸化膜 ２７、３０．
サイドウォール
酸化膜 ３．ＳＯＩ層 ４．ゲート絶
縁膜 ５、５ａ、５ｂ．導電膜 ６．窒化膜 ７．Ｐ型高濃度不純物領域 ８．サイドウ
ォール ９．酸化膜 １０．ゲート
電極 １１．サイドウォール １２．層間絶
縁膜 １３ａ．コンタクト １３ｂ．配線 １４、１５．レジストパターン １６．サイド
ウォール １７．Ｎ型低濃度不純物領域 １８．Ｐ型低
濃度不純物領域 １９．Ｎ型高濃度不純物領域 ２０．Ｐ型高
濃度不純物領域 ２１．Ｎ型ソース／ドレイン領域 ２２．Ｐ型ソ
ース／ドレイン領域 ２３、２４．チャネル領域 ２５．サイド
ウォール ２６、２８、２９．酸化膜 ２７、３０．
サイドウォール
Claims (7)
- 【請求項１】 絶縁膜上に形成されたメサ分離型シリコ
ン層（以下ＳＯＩ（SILICON ON INSULATOR）層と略
す。）、内部にチャネル領域及びソース／ドレイン領域
が形成された上記ＳＯＩ層の上面にゲート絶縁膜を介し
て形成された導電層、上記チャネル領域の端部であり上
記ＳＯＩ層、ゲート絶縁膜、導電層の側断面である面に
付着して形成された絶縁物質からなるサイドウォール、
上記導電層上に形成されたゲート電極を含むことを特徴
とする半導体装置。 - 【請求項２】 絶縁膜上に形成され、内部にチャネル領
域及びソース／ドレイン領域が形成されたＳＯＩ層、上
記チャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極、上記ＳＯＩ層、ゲート絶縁膜及びゲート電極
の側断面の一部に付着して形成された絶縁物質からなる
サイドウォールを含むことを特徴とする半導体装置。 - 【請求項３】 チャネル領域上に形成されるゲート電極
は、チャネル領域以外の領域に形成されるゲート電極よ
りも厚く形成されることを特徴とする請求項２記載の半
導体装置。 - 【請求項４】 チャネル領域上に形成されるゲート電極
は、チャネル領域以外の領域に形成されるゲート電極よ
りも厚く形成され、チャネル領域上のゲート電極は複数
の導電層からなることを特徴とする請求項２記載の半導
体装置。 - 【請求項５】 絶縁膜上にＳＯＩ層、ゲート絶縁膜、導
電層を順次、それぞれ所定の膜厚となるように積層する
工程、上記ＳＯＩ層、ゲート絶縁膜、導電層の重なり合
う各層が同一面積となるよう所定のマスクパターンを用
いて異方性エッチングする工程、少なくともＳＯＩ層、
導電層の側断面を酸化する工程、上記マスクパターンを
除去する工程、上記絶縁膜上に絶縁物質を積層し、異方
性エッチングを行うことで上記ＳＯＩ層、導電層の酸化
された側断面に付着してサイドウォールを形成する工
程、上記導電層に接して、ゲート電極を形成する工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 絶縁膜上にＳＯＩ層、ゲート絶縁膜、導
電層、窒化膜を、それぞれ所定の膜厚となるように順次
積層する工程、上記窒化膜、導電層の各層が同一面積と
なるよう所定のマスクパターンを用いて異方性エッチン
グする工程、少なくとも上記ＳＯＩ層、導電層を選択的
に酸化する工程、少なくとも上記窒化膜の側面に窒化膜
からなる第一のサイドウォールを形成する工程、上記窒
化膜及び上記第一のサイドウォールをエッチングマスク
として、上記ゲート絶縁膜、ＳＯＩ層を異方性エッチン
グする工程、上記ＳＯＩ層の側断面を酸化する工程、上
記窒化膜及び第一のサイドウォールをエッチング除去す
る工程、上記絶縁膜上に絶縁物質を積層し、異方性エッ
チングを行うことで上記ＳＯＩ層、導電層の側断面に付
着して第二のサイドウォールを形成する工程、上記導電
層に接して、ゲート電極を形成する工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項７】 絶縁膜上にＳＯＩ層、ゲート絶縁膜、第
一の導電層、窒化膜、第二の導電層を、それぞれ所定の
膜厚となるように順次積層する工程、上記第一の導電
層、窒化膜、第二の導電層の各層が同一面積となるよう
所定のマスクパターンを用いて異方性エッチングする工
程、少なくとも上記ＳＯＩ層、第一の導電層、第二の導
電層を選択的に酸化する工程、少なくとも上記窒化膜の
側面に窒化膜からなる第一のサイドウォールを形成する
工程、上記窒化膜及び上記第一のサイドウォールをエッ
チングマスクとして、上記第二の導電膜、ゲート絶縁
膜、ＳＯＩ層を異方性エッチングする工程、上記ＳＯＩ
層の側断面を酸化する工程、上記窒化膜及び第一のサイ
ドウォールをエッチング除去する工程、上記絶縁膜上に
絶縁物質を積層し、異方性エッチングを行うことで上記
ＳＯＩ層、第一の導電層の側断面に付着して第二のサイ
ドウォールを形成する工程、上記第一の導電層に接し
て、ゲート電極を形成する工程を含むことを特徴とする
半導体装置の製造方法。
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