KR100349366B1 - 에스오아이 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 액티브 영역의 가장자리 부분에서 누설전류 발생되는 것을 방지하기 위한 새로운 구조의 에스오아이(SOI : Silicon On Insulator) 소자 및 그의 제조방법에 개시하며, 개시된 본 발명의 에스오아이 소자는, 베이스 기판, 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 기판; 액티브 영역을 한정하도록, 필드 영역에 해당하는 반도체층 부분에 상기 매몰산화막과 접하도록 형성된 산화막; 상기 액티브 영역 상에 형성된 게이트 산화막을 갖는 게이트 전극 패턴; 상기 게이트 전극 패턴 양측의 상기 반도체층의 액티브 영역 내에 형성된 소오스 및 드레인 영역; 일렬로 배열된 액티브 영역들에 각각 형성된 게이트 전극 패턴들간을 연결하도록, 상기 게이트 전극 패턴 상부 및 필드 영역 상부에 형성된 게이트 전극 라인을 포함하여 이루어진다.
Description
본 발명은 에스오아이(SOI : Silicon On Insulator) 소자에 관한 것으로, 특히, 액티브 영역의 가장자리 부분에서 누설전류 발생되는 것을 방지하기 위한 새로운 구조의 에스오아이 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 기판을 대신하여 베이스 기판과 매몰산화막 및 반도체층의적층 구조로 이루어진 SOI 기판을 이용한 반도체 소자(이하, SOI 소자라 칭함)가 주목되고 있다.
이것은, SOI 기판에 형성된 소자가 단결정 실리콘 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들을 갖기 때문이다.
한편, SOI 소자의 제조시, 소자분리 공정은 통상적인 반도체 제조 공정과 마찬가지로 LOCOS 기술, 또는, 트렌치 기술로 수행되고 있으며, 또한, 이들 이외에, 필드영역에 해당하는 반도체층 부분을 매몰산화막까지 식각하여 제거하는 메사 분리 공정도 수행되고 있다.
도 1은 종래의 메사 분리 공정에 의해 한정된 액티브 영역에 게이트 전극이 형성된 상태를 보여주는 평면도로서, 여기서, 도면부호 AR은 액티브 영역이고, FR은 필드영역이며, 12는 게이트 전극이다.
도시된 바와 같이, 액티브 영역(AR)은 필드영역(FR)에 해당하는 SOI 기판의 반도체층 부분을 매몰산화막까지 식각하는 것에 의해 한정되며, 이에 따라, 상기 액티브 영역(AR)은 섬(island)과 같은 형태를 갖는다. 그리고, 게이트 전극(12)은, 주지된 바와 같이, 가로 또는 세로 방향으로 이웃하는 액티브 영역들과 상호 연결되도록 라인 형태로 구비된다.
도 2는 도 1의 Ⅱ-Ⅱ′라인을 따라 절단하여 나타낸 단면도로서, 도시된 바와 같이, 베이스 기판(1)과 매몰산화막(2) 및 반도체층(3)의 적층 구조로 이루어진 SOI 기판(10)이 마련되고, 상기 반도체층(3)의 필드영역에 해당하는 부분은 매몰산화막(2)까지 식각·제거되고, 이 결과로, 액티브 영역(AR)이 한정된다. 그리고, 게이트 전극(12)은 게이트 산화막(11)의 개재하에 액티브 영역(AR)의 일측 및 타측면을 감싸도록 형성된다.
그러나, 메사 분리 공정을 이용하여 제작된 종래의 SOI 소자는, 도 2에 도시된 바와 같이, 액티브 영역의 가장자리 부분이 게이트 전극에 의해 감싸져 있는 것에 기인하여, 누설전류가 증가하게 되고, 이에 따라, 소자의 특성 저하가 발생하게 되는 문제점이 있다.
즉, 메사 분리 공정을 이용하여 소자간의 분리가 이루어진 SOI 소자는 액티브 영역의 가장자리 부분이 게이트 전극에 의해 감싸지는 형태를 갖게 되는데, 이 경우, 게이트 전극에 소정 전압이 인가되면, 액티브 영역의 가장자리 부분으로 전기장이 집중되는 현상이 발생하게 된다.
그런데, 액티브 영역의 가장자리 부분에 전기장이 집중되면, 액티브 영역의 가장자리 부분에 형성되는 채널은 상기 액티브 영역의 내측 부분에 형성되는 채널이 턴-온(Turn-On)되기도 전에 먼저 턴-온되기 때문에, 이 결과로, 오프-누설 전류(Off-leakage Current)가 증가하게 된다.
도 3은 이러한 SOI 소자의 VG-ID 곡선을 도시한 그래프로서, 여기서, 실선은 실제 VG-ID 곡선을 나타내고, 점선은 액티브 영역의 가장장리 부분에 의한 효과를 배제한 경우에서의 VG-ID 곡선을 나타낸다.
도시된 바와 같이, 액티브 영역의 가장자리 부분에서 형성되는 채널이 그 내측 부분에서 형성되는 채널 보다 먼저 턴-온되는 것에 의해, VG-ID 곡선에서 험프(Hump)가 나타남을 볼 수 있다. 또한, VGS= 0V일 때의 오프-누설 전류를 비교해보면, 가장자리에 의한 효과가 나타난 경우의 누설 전류가 가장자리에 의한 효과가 나타나지 않는 경우의 누설 전류 보다 더 크다는 것을 볼 수 있다.
결론적으로, 메사 분리 공정을 이용하여 SOI 소자를 제조할 경우, 액티브 영역의 가장자리 부분에서 발생되는 누설 전류는 SOI 소자의 특성 저하를 방지하기 위해서는 필수적으로 해결해야할 과제이다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 액티브 영역의 가장자리 부분에서 발생되는 누설 전류를 효과적으로 감소시킬 수 있는 SOI 소자 및 그 제조방법을 제공하는데, 목적이 있다.
도 1은 종래의 메사 분리 공정에 의해 한정된 액티브 영역에 게이트 전극이 형성된 상태를 보여주는 에스오아이 소자의 평면도.
도 2는 도 1의 Ⅱ-Ⅱ′라인을 따라 절단하여 나타낸 단면도.
도 3은 종래 에스오아이 소자의 VG-ID 곡선을 도시한 그래프.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 에스오아이 소자의 제조방법을 설명하기 위한 공정 단면도.
도 5는 본 발명의 실시예에 따라 액티브 영역들이 한정된 상태를 보여주는 평면도.
도 6은 본 발명의 실시예에 따라 게이트 전극 라인이 형성된 상태를 보여주는 평면도.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 에스오아이 소자의 제조방법을 설명하기 위한 공정 단면도.
도 8은 본 발명의 다른 실시예에 따라 제1게이트 전극 라인이 형성된 상태를 보여주는 평면도.
도 9는 본 발명의 다른 실시예에 따라 액티브 영역들이 한정된 상태를 보여주는 평면도.
도 10은 본 발명의 다른 실시예에 따라 형성된 게이트 전극 패턴과 제2게이트 전극 라인간의 오정렬이 발생된 상태를 보여주는 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 베이스 기판 22 : 매몰산화막
23 : 반도체층 30 : 에스오아이 기판
31 : 게이트 산화막 32 : 제1게이트 전극용 도전막
32a,41a : 게이트 전극 패턴 33 : 산화막
34 : 제2게이트 전극용 도전막 34a : 게이트 전극 라인
35,42 : 감광막 패턴 36,37 : 소오스/드레인 영역
41 : 제1게이트 전극 라인 42 : 제2게이트 전극 라인
AR : 액티브 영역 FR : 필드 영역
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 소자는, 베이스 기판, 매몰산화막 및 반도체층의 적층 구조로 이루어진 SOI 기판; 액티브 영역을 한정하도록, 필드 영역에 해당하는 반도체층 부분에 상기 매몰산화막과 접하도록 형성된 산화막; 상기 액티브 영역 상에 형성된 게이트 산화막을 갖는 게이트 전극 패턴; 상기 게이트 전극 패턴 양측의 상기 반도체층의 액티브 영역 내에 형성된 소오스 및 드레인 영역; 일렬로 배열된 액티브 영역들에 각각 형성된 게이트 전극 패턴들간을 연결하도록, 상기 게이트 전극 패턴 상부 및 필드 영역 상부에 형성된 게이트 전극 라인을 포함하여 이루어진다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 SOI 소자의 제조방법은, 베이스 기판, 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 기판을 제공하는 단계; 상기 에스오아이 기판의 반도체층 상에 게이트 산화막과 제1도전막을 차례로 형성하는 단계; 액티브 영역이 한정되도록, 필드영역에 해당하는 제1도전막, 게이트 산화막 및 반도체층 부분을 식각하는 단계; 상기 결과물 상에 산화막을 증착하는 단계; 상기 식각된 제1도전막이 노출될 때까지, 상기 산화막을 연마하는 단계; 상기 식각된 제1도전막과 상기 연마된 게이트 산화막 상에 제2도전막을 증착하는 단계; 상기 제2도전막 상에 라인 형태의 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 제2도전막, 식각된 제1도전막 및 게이트 산화막을 식각하는 것에 의해 상기 액티브 영역 상에만 배치되는 게이트 전극 패턴과, 일렬로 배열된 이웃하는 액티브 영역들 상에 각각 형성된 게이트 전극 패턴들을 상호 연결하는 게이트 전극 라인을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 게이트 전극 라인 양측의 상기 반도체층의 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
게다가, 상기와 같은 목적을 달성하기 위한 본 발명의 SOI 소자의 제조방법은, 베이스 기판, 매몰산화막 및 반도체층의 적층 구조로 이루어진 SOI 기판을 제공하는 단계; 상기 에스오아이 기판의 반도체층 상에 게이트 산화막이 개재된 제1게이트 전극 라인을 형성하는 단계; 상기 제1게이트 전극 라인 양측의 상기 반도체층 부분에 소오스 및 드레인 영역을 형성하는 단계; 상기 반도체층 상에 그의 액티브 영역을 가리는 감광막 패턴을 형성하는 단계; 액티브 영역 상에만 배치되는 게이트 전극 패턴이 얻어지도록, 상기 감광막 패턴을 마스크로해서 노출된 게이트 산화막을 갖는 제1게이트 전극 라인 부분 및 반도체층 부분을 식각하는 단계; 상기 결과물 상에 산화막을 증착하는 단계; 상기 게이트 전극 패턴이 노출될 때까지, 상기 산화막을 연마하는 단계; 상기 게이트 전극 패턴 상부 및 산화막 상에 일렬로 배열된 이웃하는 액티브 영역들 상에 각각 형성된 게이트 전극 패턴들을 상호 연결하는 제2게이트 전극 라인을 형성하는 단계를 포함하여 이루어진다.본 발명에 따르면, 게이트 전극이 액티브 영역의 가장자리를 감싸지 않도록 함으로써, 액티브 영역의 가장자리 부분에서 누설 전류가 발생되는 것을 방지할 수 있으며, 이에 따라, SOI 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 4a에 도시된 바와 같이, 전체를 지지하는 베이스 기판(21)과, 상기 베이스 기판(21) 상에 배치되는 매몰산화막(22) 및 상기 매몰산화막(22) 상에 배치되고, 소자가 형성되는 액티브 영역들과 상기 액티브 영역들을 한정하는 필드 영역을 갖는 반도체층(23)의 적층 구조로 이루어진 SOI 기판(30)을 마련한다. 이때, 반도체층(13)의 두께는 100∼5,000Å 정도를 갖도록 함이 바람직하다.
그런다음, 상기 SOI 기판(30)의 반도체층(23) 상에 게이트 산화막(31)을 형성하고, 상기 게이트 산화막(31) 상에 제1게이트 전극용 도전막(32)을 증착한다.
그 다음, 도 4b에 도시된 바와 같이, 반도체층(23)의 액티브 영역을 가리는 마스크 패턴, 즉, 감광막 패턴(도시안됨)을 형성한 상태에서, 상기 감광막 패턴을 이용한 식각 공정을 수행하여, 제1게이트 전극용 도전막(32)과 게이트 산화막(31) 및 반도체층(23)을 식각한다. 이 결과, 반도체층(23)의 필드 영역이 제거되어, 매몰산화막(22)이 노출된다. 이후, 식각 마스크로 사용한 감광막 패턴은 제거한다.
도 5는 상기한 식각 공정에 액티브 영역들(AR)이 한정된 상태를 보여주는 평면도이다. 여기서, 도면부호 32는 액티브 영역(AR) 상에 잔류된 제1게이트 전극용 도전막(32)이고, 22는 필드 영역(FR)에 해당하는 반도체층 부분이 식각되어 노출된 매몰산화막이다.
계속해서, 도 4c에 도시된 바와 같이, 상기 결과물의 상부에 산화막(33)을 증착하고, 이어서, 도 4d에 도시된 바와 같이, 액티브 영역(AR) 상에 잔류된 제1게이트 도전막(32)의 상부면이 노출될 때까지, 상기 산화막(33)을 공지된 화학적기계연마(Chemical Mechanical Polishing) 공정으로 연마한다.
다음으로, 도 4e에 도시된 바와 같이, 상기 결과물의 상부에 제2게이트 전극용 도전막(34)을 증착하고, 상기 제2게이트 전극용 도전막(34) 상에 감광막 패턴(35)을 형성한다. 여기서, 제2게이트 전극용 도전막(34)은 제1게이트 전극용 도전막(32)과 동일한 재질로 형성하거나, 또는, 상이한 재질, 예를들어, 제1게이트 전극용 도전막(32)을 폴리실리콘막으로 형성한 경우라면, 제2게이트 전극용 도전막(34)은 금속 실리사이드막으로 형성한다. 그리고, 상기 감광막 패턴(35)은게이트 전극이 형성될 액티브 영역(AR)을 가리도록 형성한다.
그 다음, 도 4f에 도시된 바와 같이, 감광막 패턴을 마스크로 하는 식각 공정을 통해, 제2게이트 전극용 도전막과 제1게이트 도전막 및 게이트 산화막을 식각하여, 액티브 영역(AR) 상에만 배치되는 게이트 전극 패턴(32a)과, 상기 게이트 전극 패턴(32a) 상에 배치되고, 일렬로 배열된 인접하는 액티브 영역들(AR) 각각에 형성된 게이트 전극 패턴들(32a)간을 연결하는 게이트 전극 라인(34a)을 형성한다. 이때, 필드 영역(FR)에 잔류된 산화막(33)은 소자들간을 분리시키는 소자분리막으로서의 기능을 수행한다. 이후, 식각 마스크로 사용된 감광막 패턴은 제거된다.
도 6은 상기한 식각 공정에 의해 형성된 게이트 라인을 보여주는 평면도로서, 도시된 바와 같이, 게이트 전극 라인(34a)은 일렬로 배열된 인접하는 액티브 영역들(AR) 각각에 형성된 게이트 전극 패턴들(도시안됨)간을 전기적으로 연결시키도록 배치된다. 여기서, 미설명된 도면부호 33은 필드 영역(FR)에 증착된 산화막이며, 23은 액티브 영역에 잔류된 반도체층이다.
계속해서, 도 4g에 도시된 바와 같이, 게이트 전극 라인(34a)을 마스크로해서, 그 양측의 노출된 반도체층(23) 부분에 소정 불순물을 이온주입하여 소오스/드레인 영역(36, 37)을 형성함으로써, 트랜지스터를 완성한다.
상기와 같은 공정을 통해 제작된 트랜지스터에서, 게이트 전극은 액티브 영역 상에는 형성되는 반면, 그 측부에는 형성되지 않기 때문에, 상기 액티브 영역의 가장자리에서 누설 전류가 발생되는 것을 방지할 수 있고, 특히, 가장자리 효과에 의해 오프-누설 전류가 증가되는 것을 방지할 수 있다.
따라서, 트랜지스터의 특성을 향상시킬 수 있기 때문에, 결과적으로, SOI 소자의 특성 및 신뢰성을 향상시킬 수 있다.
도 7a 내지 도 7g는 액티브 영역의 가장자리 부분에서 누설 전류가 발생되는 것을 방지할 수 있는 본 발명의 다른 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정 단면도이다. 여기서, 이전 실시예와 동일한 부분은 동일한 도면부호로 나타낸다.
먼저, 도 7a에 도시된 바와 같이, 베이스 기판(21)과 매몰산화막(22) 및 반도체층(23)의 적층 구조로된 SOI 기판(30)을 마련하고, 상기 SOI 기판(30)의 반도체층(23) 상에 공지된 방법으로 게이트 산화막(31)이 개재된 제1게이트 전극 라인(41)을 형성한다. 그런다음, 상기 제1게이트 전극 라인(41)을 마스크로해서, 그 양측의 반도체층 부분에 소정의 불순물을 이온주입하여 소오스/드레인 영역(36, 37)을 형성한다.
여기서, 상기 제1게이트 전극 라인(41)은, 도 8에 도시된 바와 같이, 일렬로 배열되는 액티브 예정 영역들 상에 배치되도록 형성된다.
이어서, 도 7b에 도시된 바와 같이, 제1게이트 전극 라인(41)이 형성된 반도체층(23) 상에 감광막을 도포하고, 상기 감광막을 노광 및 현상하여, 상기 반도체층(23)의 액티브 예정 영역을 가리는 감광막 패턴(42)을 형성한다.
다음으로, 도 7c에 도시된 바와 같이, 감광막 패턴을 마스크로 하는 식각 공정을 수행하여, 필드 영역(FR)에 해당하는 반도체층 부분을 식각·제거하여, 액티브 영역(AR)을 한정한다. 여기서, 식각 공정시에는 필드 영역(FR)에 배치된 게이트산화막 및 제1게이트 전극 라인 부분과 소오스/드레인 영역이 함께 식각·제거되며, 이 결과로, 상기 제1게이트 전극 라인은 액티브 영역(AR) 상에만 배치되는 게이트 전극 패턴(41a)이 된다. 이후, 식각 마스크로 사용된 감광막 패턴은 제거된다.
도 9는 상기한 식각 공정의 결과를 보여주는 평면도로서, 도시된 바와 같이, 액티브 영역들(AR)은 필드 영역(FR)에 의해 한정되며, 특히, 게이트 전극 패턴(41a)은 액티브 영역(AR) 상에만 배치된다. 여기서, 도면부호 22는 매몰산화막, 23은 액티브 영역에 해당하는 반도체층이다.
계속해서, 도 7d에 도시된 바와 같이, 상기 결과물의 상부에 산화막(33)을 증착하고, 그런다음, 도 7e에 도시된 바와 같이, 상기 게이트 전극 패턴(41a)의 상부면이 노출될 때까지, 상기 산화막(33)을 화학적기계연마 공정으로 연마한다.
이후, 도 7f에 도시된 바와 같이, 상기 결과물의 상부에 게이트 전극용 도전막을 증착한 상태에서, 상기 게이트 전극용 도전막에 대한 식각 공정을 수행하여, 게이트 전극 패턴(41a) 상에 제2게이트 전극 라인(42)을 형성한다. 여기서, 상기 제2게이트 전극 라인(42)은, 전술된 실시예와 마찬가지로, 일렬로 배열된 액티브 영역들(AR) 각각에 형성된 게이트 전극 패턴들(41a)을 연결하도록 형성된다.
한편, 제2게이트 전극 라인(42)은 게이트 전극 패턴과 동일한 재질로 형성하거나, 또는, 상이한 재질, 예컨데, 게이트 전극 패턴(41a)을 폴리실리콘막으로 형성한 경우라면, 제2게이트 전극 라인(42)은 금속 실리사이드막으로 형성한다.
또한, 게이트 전극 패턴(41a)과 제2게이트 전극 라인(42)을 동일한 재질로형성할 경우, 도 10에 도시된 바와 같이, 상기 제2게이트 전극 라인(42)을 형성하기 위한 식각 공정시에 오정렬에 기인하여 게이트 산화막(31)이 노출될 수 있고, 이에 따라, 치명적인 손상이 발생될 수도 있다.
따라서, 이 실시예에서는 게이트 전극 패턴(41a)과 제2게이트 전극 라인(42)을 상이한 재질로 형성할 경우에는 그들간의 식각 선택비 차이를 이용함으로서, 게이트 산화막이 노출되는 결함을 방지하고, 반면에, 게이트 전극 패턴(41a)과 제2게이트 전극 라인(42)을 동일한 재질로 형성할 경우에는 상기 제2게이트 전극 라인(42)의 폭을 상기 게이트 전극 패턴(41a)의 폭 보다 약간 크게 함으로써, 상기한 결함의 발생을 방지한다.
이상에서와 같이, 본 발명은 게이트 전극이 액티브 영역 상에는 배치되지만, 그 측부에는 배치되지 않도록 함으로써, 상기 액티브 영역의 가장자리 부분에서 누설 전류가 발생되는 것을 방지할 수 있다.
따라서, 누설 전류의 증가에 의한 결함의 발생을 방지할 수 있기 때문에, 소자의 특성 및 그 신뢰성을 확보할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- (정정) 베이스 기판, 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 기판;액티브 영역을 한정하도록, 필드 영역에 해당하는 반도체층 부분에 상기 매몰산화막과 접하도록 형성된 산화막;상기 액티브 영역 상에 형성된 게이트 산화막을 갖는 게이트 전극 패턴;상기 게이트 전극 패턴 양측의 상기 반도체층의 액티브 영역 내에 형성된 소오스 및 드레인 영역;일렬로 배열된 액티브 영역들에 각각 형성된 게이트 전극 패턴들간을 연결하도록, 상기 게이트 전극 패턴 상부 및 필드 영역 상부에 형성된 게이트 전극 라인을 포함하여 이루어지는 것을 특징으로 하는 에스오아이 소자.
- 제 1 항에 있어서, 상기 산화막은 상기 게이트 전극 패턴과 같은 높이인 것을 특징으로 하는 에스오아이 소자.
- 제 1 항에 있어서, 상기 게이트 전극 패턴과 게이트 전극 라인은 동일 재질인 것을 특징으로 하는 에스오아이 소자.
- 제 3 항에 있어서, 상기 게이트 전극 라인의 폭은 상기 게이트 전극 패턴의 폭 보다 큰 것을 특징으로 하는 에스오아이 소자.
- 제 1 항에 있어서, 상기 게이트 전극 패턴과 게이트 전극 라인은 상이한 재질인 것을 특징으로 하는 에스오아이 소자.
- (정정) 베이스 기판, 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 기판을 제공하는 단계;상기 에스오아이 기판의 반도체층 상에 게이트 산화막과 제1도전막을 차례로 형성하는 단계;액티브 영역이 한정되도록, 필드영역에 해당하는 제1도전막, 게이트 산화막 및 반도체층 부분을 식각하는 단계;상기 결과물 상에 산화막을 증착하는 단계;상기 식각된 제1도전막이 노출될 때까지, 상기 산화막을 연마하는 단계;상기 식각된 제1도전막과 상기 연마된 게이트 산화막 상에 제2도전막을 증착하는 단계;상기 제2도전막 상에 라인 형태의 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 이용하여 상기 제2도전막, 식각된 제1도전막 및 게이트 산화막을 식각하는 것에 의해 상기 액티브 영역 상에만 배치되는 게이트 전극 패턴과, 일렬로 배열된 이웃하는 액티브 영역들 상에 각각 형성된 게이트 전극 패턴들을 상호 연결하는 게이트 전극 라인을 형성하는 단계;상기 마스크 패턴을 제거하는 단계; 및상기 게이트 전극 라인 양측의 상기 반도체층의 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 6 항에 있어서, 상기 게이트 전극 패턴과 게이트 전극 라인은 동일한 재질로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 6 항에 있어서, 상기 게이트 전극 패턴과 게이트 전극 라인은 상이한 재질로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 8 항에 있어서, 상기 게이트 전극 패턴은 폴리실리콘막으로 형성하고, 상기 게이트 전극 라인은 금속 실리사이막으로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- (정정) 베이스 기판, 매몰산화막 및 반도체층의 적층 구조로 이루어진 SOI 기판을 제공하는 단계;상기 에스오아이 기판의 반도체층 상에 게이트 산화막이 개재된 제1게이트 전극 라인을 형성하는 단계;상기 제1게이트 전극 라인 양측의 상기 반도체층 부분에 소오스 및 드레인 영역을 형성하는 단계;상기 반도체층 상에 그의 액티브 영역을 가리는 감광막 패턴을 형성하는 단계;액티브 영역 상에만 배치되는 게이트 전극 패턴이 얻어지도록, 상기 감광막 패턴을 마스크로해서 노출된 게이트 산화막을 갖는 제1게이트 전극 라인 부분 및 반도체층 부분을 식각하는 단계;상기 결과물 상에 산화막을 증착하는 단계;상기 게이트 전극 패턴이 노출될 때까지, 상기 산화막을 연마하는 단계;상기 게이트 전극 패턴 상부 및 산화막 상에 일렬로 배열된 이웃하는 액티브 영역들 상에 각각 형성된 게이트 전극 패턴들을 상호 연결하는 제2게이트 전극 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 10 항에 있어서, 상기 게이트 전극 패턴과 상기 제2게이트 전극 라인은 동일한 재질로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 10 항에 있어서, 상기 게이트 전극 패턴과 제2게이트 전극 라인은 상이한 재질로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 12 항에 있어서, 상기 게이트 전극 패턴은 폴리실리콘막으로 형성하고, 상기 제2게이트 전극 라인은 금속 실리사이막으로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
- 제 12 항에 있어서, 상기 제2게이트 전극 라인은 상기 게이트 전극 패턴 보다 큰 폭으로 형성하는 것을 특징으로 하는 에스오아이 소자의 제조방법.
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