KR100309816B1 - 플래쉬메모리소자의제조방법 - Google Patents
플래쉬메모리소자의제조방법 Download PDFInfo
- Publication number
- KR100309816B1 KR100309816B1 KR1019980045168A KR19980045168A KR100309816B1 KR 100309816 B1 KR100309816 B1 KR 100309816B1 KR 1019980045168 A KR1019980045168 A KR 1019980045168A KR 19980045168 A KR19980045168 A KR 19980045168A KR 100309816 B1 KR100309816 B1 KR 100309816B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- film
- mask
- self
- aligned
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009528 severe injury Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
공통 소오스 영역을 형성하기 위한 공정에서 소오스 영역이 형성될 반도체 기판이 손상되고, 스택 게이트 구조 측벽에 형성되는 스페이서가 비대칭적으로 형성되어 소자의 신뢰성이 저하되는 문제점을 해결하고자 한다.
3. 발명의 해결 방법의 요지
자기 정렬 소오스 마스크를 이용한 식각 공정으로 공통 소오스 영역을 확정한 후 자기 정렬 드레인 마스크를 이용한 식각 공정으로 드레인 영역을 확정하여 스택 게이트 구조를 형성하고, 그 측벽에 스페이서를 형성한다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 자기 정렬 소오스 식각 공정으로 공통 소오스 영역을 확정한 후 자기 정렬 드레인 식각 공정으로 드레인 영역을 확정하므로써 반도체 기판의 손실을 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 소자의 제조 방법을 종래의 플래쉬 메모리 소자의 레이아웃도인 도 1과 도 1의 1-1 라인, 2-2 라인 및 3-3 라인을 따라 절취한 상태의 단면도인 도 2(a) 내지 도 2(c)를 이용하여 설명한다.
먼저, 도 1의 레이아웃을 참조하면, 반도체 기판 상부의 선택된 영역에 형성된 소자 분리막(I)의 소정 영역과 중첩되도록 플로팅 게이트('///'로 표시된 영역; F)가 형성된다. 소자 분리막(I) 및 플로팅 게이트(F)와 교차되도록 콘트롤 게이트 ('＼＼＼'로 표시된 영역; C)가 형성된다. 공통 소오스 영역(S)이 형성될 부분이 노출되도록 자기 정렬 소오스 마스크('ㆍ'이 표시된 영역; M)가 형성된다. 자기 정렬 소오스 마스크(M)는 콘트롤 게이트(C)의 중앙 라인을 따라 형성된다. 자기 정렬 소오스 마스크(M)로 덮혀있는 부분은 자기 정렬 소오스 마스크(M)가 제거된 후 드레인 영역(D)이 형성된다.
상기한 레이아웃을 갖는 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
반도체 기판(11) 상부의 선택된 영역에 활성 영역과 필드 영역을 분리하기 위한 소자 분리막(12)을 형성한다. 활성 영역의 반도체 기판(11) 상부에 터널 산화막(13)을 형성한다. 활성 영역 상부에 소자 분리막(12)의 소정 영역과 중첩되도록 플로팅 게이트용 제 1 폴리실리콘막(14)을 형성한다. 전체 구조 상부에 유전체막 (15), 콘트롤 게이트용 제 2 폴리실리콘막(16) 및 마스크 산화막(17)을 순차적으로 형성한다. 콘트롤 게이트를 형성하기 위한 제 2 폴리실리콘막 대신에 폴리사이드 구조가 사용될 수 있고, 이 경우 최상부층으로 반사 방지막이 형성된다. 게이트 마스크를 이용한 자기 정렬 식각 공정을 실시하여 마스크 산화막(17), 제 2 폴리실리콘막(16), 유전체막(15), 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 순차적으로 제거하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다.이 상태에서 필드 영역의 소자 분리막(12)까지 식각하여 드레인 영역을 확정한다. 공통 소오스 영역이 노출되도록 스택 게이트 구조가 중첩되게 자기 정렬 소오스 마스크를 형성한 후 이를 이용한 식각 공정으로 필드 영역의 소자 분리막(12)을 제거하여 공통 소오스 영역을 확정한다. 이후 스택 게이트 측벽에 스페이서(18)를 형성한 후 불순물 이온 주입 공정을 실시하여 드레인 영역 및 공통 소오스 영역을 형성한다.
그런데, 상기와 같은 레이아웃 및 공정에 의해 플래쉬 메모리 소자를 제조할 경우 특히, 공통 소오스 영역을 형성할 때 다음과 같은 문제점이 발생된다.
도 2(b)에 도시된 바와 같이 공통 소오스 영역을 형성할 때 소자 분리막의 두께가 두꺼워서 과도 식각을 실시해야 하기 때문에 공통 소오스 영역이 형성될 반도체 기판에 심한 손상(19)이 발생된다. 기존 공정에서는 공통 소오스 영역이 형성될 영역의 필드 산화막을 2200Å 정도 식각해야 하기 때문에 과도 식각을 실시해야 하고, 이로 인해 반도체 기판이 약 200Å 정도 손실되었다. 이는 이후 공정인 불순물 이온 주입 공정에 의한 얕은 접합부 형성에 영향을 주어 접합 항복 전압의 악화등 트랜지스터의 특성에 악영향을 미친다.
또한, 자기 정렬 소오스 마스크의 오버레이 마진은 실재로 0.1㎛이기 때문에 0.22㎛ 이하의 공정에서는 공통 소오스 영역을 형성하기 어렵다. 예를들어, 0.25㎛의 게이트를 형성하는 공정에서 오정렬을 고려하여 게이트 중앙을 따라 마스크를 형성하면 오버레이를 0.125㎛까지 확보할 수 있다. 그러나, 게이트 중앙을 따라 마스크를 형성하는 경우에도 오정렬로 인해 스택 게이트의 최상부층인 마스크 산화막이 이상적인 경우 1/2 정도 손실되는데, 실재로는 매우 가파르게 형성되어 완전히 제거될 가능성이 매우 높다. 원래 이 영역의 마스크 산화막의 목적은 후속 공정인 스페이서 형성시 스페이서를 더 두껍게 보강하기 위함이다. 더구나, 공통 소오스 영역의 스페이서는 드레인 영역의 스페이서보다 더 얇게 형성되어 셀 영역에서 비대칭으로 형성된다. 이것은 콘택이 형성되는 공통 소오스 영역에서는 문제가 될 수 있다. 만일, 콘택을 형성하기 위한 마스크 공정에서 마스크가 오정렬되어 콘택이 공통 소오스 영역의 스페이서를 식각하며 형성되면 콘택과 게이트 사이에 항복 현상이 발생될 수 있다. 또한, 이러한 현상을 방지하기 위해 공통 소오스 영역의 스페이서의 폭을 넓혀서 디자인하는데, 이 경우 셀 사이즈가 증가할 수 있다.
따라서, 본 발명은 공통 소오스 영역을 형성할 때 발생되는 반도체 기판의 손실을 방지하고, 스택 게이트의 측벽에 대칭적인 스페이서를 형성하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판의 선택된 영역에 소자 분리막을 형성한 후 전체 구조 상부에 선택적으로 터널 산화막, 폴리실리콘막, 유전체막, 폴리사이드막, 마스크 산화막 및 반사 방지막을 순차적으로 형성하는 단계와, 게이트 마스크를 이용한 자기 정렬 식각 공정에 의해 상기 반사 방지막, 마스크 산화막 및 폴리사이드막을 순차적으로 제거하여 콘트롤 게이트를 형성하는 단계와, 자기 정렬 소오스 마스크를 형성하여 공통 소오스 형성 예정 영역만을 개방시킨 후 주변 영역과의 식각 선택비를 이용하여 소자 분리막을 먼저 제거한 다음 유전체막, 폴리실리콘막 및 터널 산화막을 식각 공정으로 순차적으로 제거하여 노출된 반도체 기판의 제 1 영역을 공통 소오스 영역을 확정하는 단계와, 상기 자기 정렬 소오스 마스크를 제거한 후 상기 공통 소오스 영역이 덮히도록 자기 정렬 드레인 마스크를 형성하고, 노출된 유전체막, 폴리실리콘막 및 터널 산화막을 식각 공정으로 순차적으로 제거하여 노출된 반도체 기판의 제 2 영역을 드레인 영역을 확정하여 스택 게이트 구조를 형성하는 단계와, 상기 자기 정렬 드레인 마스크를 제거한 후 상기 스택 게이트 구조의 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 소자의 레이아웃도.
도 2(a) 내지 도 2(c)는 도 1의 1-1 라인, 2-2 라인 및 3-3 라인을 따라 절취한 소자의 단면도.
도 3(a) 및 도 3(b)는 본 발명에 따른 플래쉬 메모리 소자의 레이아웃도.
도 4(a) 내지 도 4(c)는 도 3(a)의 V-V 라인, W-W 라인 및 X-X 라인을 따라 절취한 상태의 단면도.
도 5(a) 및 도 5(b)는 도 3(b)의 Y-Y 라인 및 Z-Z 라인을 따라 절취한 상태의 단면도.
도 6은 스페이서를 형성한 상태의 단면도.
<도면의 주요 부분에 대한 부호 설명>
I : 소자 분리막 F : 플로팅 게이트
C : 콘트롤 게이트 D : 드레인 영역
S : 공통 소오스 영역 M 및 M1: 자기 정렬 소오스 마스크
M2 : 자기 정렬 드레인 마스크
11 및 21 : 반도체 기판 12 및 22 : 소자 분리막
13 및 23 : 터널 산화막 14 : 제 1 폴리실리콘막
15 및 15 : 유전체막 16 : 제 2 폴리실리콘막
17 및 27 : 마스크 산화막 18 : 스페이서
20 : 접합 손상부 24 : 폴리실리콘막
26 : 폴리사이드층 28 : 반사 방지막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 및 도 3(b)는 본 발명에 따른 플래쉬 메모리 소자의 레이아웃도이다. 도 4(a) 내지 도 4(c)는 도 3(a)의 V-V 라인, W-W 라인 및 X-X 라인을 따라 절취한 상태의 단면도이고, 도 5(a) 및 도 5(b)는 도 3(b)의 Y-Y 라인 및 Z-Z 라인을 따라 절취한 상태의 단면도이며, 도 6은 스페이서를 형성한 상태의 단면도이다.
먼저, 도 3(a) 및 도 3(b)에 도시된 레이아웃을 참조하면, 반도체 기판 상부의 선택된 영역에 형성된 소자 분리막(I)의 소정 영역과 중첩되도록 플로팅 게이트 ('///'이 표시된 영역; F)가 형성된다. 소자 분리막(I) 및 플로팅 게이트(F)와 교차되도록 콘트롤 게이트('＼＼＼'이 표시된 영역; C)가 형성된다. 공통 소오스 영역(S)이 형성될 부분이 노출되도록 콘트롤 게이트(C)와 중첩되게 자기 정렬 소오스 마스크(도 3a에서 'ㆍ'이 표시된 영역; M1)가 형성된다. 그리고, 자기 정렬 소오스 마스크(M1)가 제거된 후 자기 정렬 소오스 마스크(M1)에 의해 노출된 부분이 덮히도록 자기 정렬 드레인 마스크(도 3b에서 'ㆍ'이 표시된 영역; M2)가 형성된다. 즉, 자기 정렬 드레인 마스크(M2)는 드레인 영역(D)이 형성될 부분이 노출되도록 형성된다.
상기한 레이아웃을 갖는 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 4(a) 내지 도 4(c)를 참조하면, 반도체 기판(21) 상부의 선택된 영역에 활성 영역과 필드 영역을 분리하기 위한 소자 분리막(22)을 형성한다. 활성 영역의 반도체 기판(21) 상부에 터널 산화막(23)을 형성한다. 활성 영역 상부에 소자 분리막(22)의 소정 영역과 중첩되도록 플로팅 게이트용 폴리실리콘막(24)을 형성한다. 전체 구조 상부에 유전체막(25), 콘트롤 게이트용 폴리사이드막(26), 마스크 산화막(27) 및 반사 방지막(28)을 순차적으로 형성한다. 게이트 마스크를 이용한 자기 정렬 식각 공정을 실시하여 반사 방지막(28), 마스크 산화막(27) 및 폴리사이드막 (26)을 순차적으로 식각하여 콘트롤 게이트를 형성한다. 자기 정렬 소오스 마스크를 이용한 식각 공정으로 소자 분리막(22)을 제거한 후 유전체막(25), 폴리실리콘막(24) 및 터널 산화막(23)을 순차적으로 제거하여 공통 소오스 영역을 확정한다.
도 5(a) 및 도 5(b)를 참조하면, 자기 정렬 드레인 마스크를 공통 소오스 영역이 덮히도록 형성한 후 이를 이용한 자기 정렬 드레인 식각 공정으로 유전체막 (25), 폴리실리콘막(24) 및 터널 산화막(23)을 순차적으로 제거하여 드레인 영역을 확정한다. 이러한 공정에 의해 스택 게이트 구조가 형성된다.
도 6을 참조하면, 형성된 스택 게이트 구조의 측벽에 스페이서(30)를 형성한다. 이후 불순물 이온 주입 공정을 실시하여 공통 소오스 영역 및 드레인 영역을 형성한다.
상기의 공정에서, 공통 소오스 영역을 형성하기 위한 자기 정렬 소오스 식각 공정은 노출된 소자 분리막(22)을 먼저 제거한 후 유전체막(25), 폴리실리콘막(24) 및 터널 산화막(23)을 순차저으로 제거한다. 소자 분리막(22)을 제거하는 식각 공정에서는 산화막과의 식각 선택비를 이용하여 식각 정치층으로 폴리실리콘막(24)을 이용한다. 소자 분리막(22)이 제거되면 유전체막(25), 폴리실리콘막(24) 및 터널 산화막(23)을 순차적으로 제거한다.
상기와 같이, 공통 소오스 영역을 형성하기 위하여 소자 분리막(22)을 제거할 때에는 주변의 반도체 기판이 유전체막(25)과 폴리실리콘막(24)으로 덮여져 있으므로 식각 공정시 반도체 기판의 표면을 식각 손상으로부터 보호할 수 있다. 이와 같은 공정 방법으로 기존 공정에서 문제가 되었던 접합 손실 문제를 해결할 수있다.
스택 게이트 구조의 최상부층으로 형성된 반사 방지막은 산화질화막 또는 질화막으로 형성하며, 자기 정렬 소오스 마스크를 이용한 식각 공정에서 소자 분리막에 대한 식각 선택비가 20:1 이상이 되어야 한다. 왜냐하면, 소자 분리막은 통상적으로 3000Å의 두께로 형성되지만, 여러 공정을 거쳐서 이 공정 단계에 도달하면 두께가 약 2200Å으로 줄어든다. 반사 방지막의 손실을 최대한으로 억제하기 위해 선택비가 높은 레시피(recipe)가 필요한데, 기존의 자기 정렬 소오스 식각 공정은 선택비가 낮아 사용할 수 없고, NBSAC에 사용되는 레시피를 적용시켜 식각하면 가능하다. 선택비가 반사 방지막:산화막은 20:1이 됨으로 산화막 2200Å에 대한 반사 방지막의 손실은 약 110Å 정도가 되어서 매우 양호하다. 또한, 반사 방지막이 자기 정렬 소오스 식각과 자기 정렬 드레인 식각에서 일종의 마스크 역할을 하기 때문에 이들 마스크의 오정렬이 일어나더라도 두께 단차가 매우 낮아 문제가 되지 않는다. 즉, 기존 공정의 자기 정렬 소오스 식각 공정시 형성되는 가파른 게이트 상부층에 비해 평탄화된 게이트 상부층을 형성함으로써 위의 문제를 해결할 수 있다. 그리고, 이러한 방법을 사용하면 오버레이 허용 한도를 감안할 때 0.2㎛ 기술도 충분히 가능하다. 또한 기존 공정의 스페이서 형성에서 소오스 영역쪽으로 형성되는 스페이서가 취약하게 형성되었으나, 여기서는 게이트 상부층의 손실이 마스크 산화막 2600Å에 비해 110Å 정도로 미약하여 소오스 영역쪽의 스페이서를 두껍게 형성할 수 있다. 이후 공정인 스페이서 공정에서 소오스와 드레인의 스페이서 두께가 같은 대칭성 스페이서를 형성할 수 있고, 드레인 영역뿐만 아니라 소오스 영역쪽의게이트와 소오스 콘택 사이의 항복 특성을 개선할 수 있다.
상술한 바와 같이 본 발명에 의하면 공통 소오스 라인을 형성할 때 발생되는반도체 기판의 손실을 방지할 수 있고, 스택 게이트의 측벽에 대칭적인 스페이서를 형성할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 반도체 기판의 선택된 영역에 소자 분리막을 형성한 후 전체 구조 상부에 선택적으로 터널 산화막, 폴리실리콘막, 유전체막, 폴리사이드막, 마스크 산화막 및 반사 방지막을 순차적으로 형성하는 단계와,게이트 마스크를 이용한 자기 정렬 식각 공정에 의해 상기 반사 방지막, 마스크 산화막 및 폴리사이드막을 순차적으로 제거하여 콘트롤 게이트를 형성하는 단계와,자기 정렬 소오스 마스크를 형성하여 공통 소오스 형성 예정 영역만을 개방시킨 후 주변 영역과의 식각 선택비를 이용하여 소자 분리막을 먼저 제거한 다음 유전체막, 폴리실리콘막 및 터널 산화막을 식각 공정으로 순차적으로 제거하여 노출된 반도체 기판의 제 1 영역을 공통 소오스 영역을 확정하는 단계와,상기 자기 정렬 소오스 마스크를 제거한 후 상기 공통 소오스 영역이 덮히도록 자기 정렬 드레인 마스크를 형성하고, 노출된 유전체막, 폴리실리콘막 및 터널 산화막을 식각 공정으로 순차적으로 제거하여 노출된 반도체 기판의 제 2 영역을 드레인 영역을 확정하여 스택 게이트 구조를 형성하는 단계와,상기 자기 정렬 드레인 마스크를 제거한 후 상기 스택 게이트 구조의 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 반사 방지막은 산화질화막 및 질화막중 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 자기 정렬 소오스 마스크는 상기 공통 소오스 영역이 형성될 부분이 노출되도록 형성하되 상기 콘트롤 게이트와 중첩되게 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 자기 정렬 드레인 마스크는 상기 드레인 영역이 형성될 부분이 노출되도록 형성하되 상기 콘트롤 게이트와 중첩되게 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045168A KR100309816B1 (ko) | 1998-10-27 | 1998-10-27 | 플래쉬메모리소자의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045168A KR100309816B1 (ko) | 1998-10-27 | 1998-10-27 | 플래쉬메모리소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000027266A KR20000027266A (ko) | 2000-05-15 |
| KR100309816B1 true KR100309816B1 (ko) | 2001-11-30 |
Family
ID=19555598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045168A KR100309816B1 (ko) | 1998-10-27 | 1998-10-27 | 플래쉬메모리소자의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100309816B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763100B1 (ko) * | 2001-12-15 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래쉬 소자의 소오스 라인 형성 방법 |
-
1998
- 1998-10-27 KR KR1019980045168A patent/KR100309816B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000027266A (ko) | 2000-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100961404B1 (ko) | 집적 회로 장치 및 그 형성 방법 | |
| KR20000066975A (ko) | 반도체 소자 및 그 제조방법 | |
| US7875540B2 (en) | Method for manufacturing recess gate in a semiconductor device | |
| US11114380B2 (en) | Manufacturing method of memory device | |
| KR100377833B1 (ko) | 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법 | |
| US5523250A (en) | Method of manufacturing a MOSFET with LDD regions | |
| US6974999B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100309816B1 (ko) | 플래쉬메모리소자의제조방법 | |
| KR100367501B1 (ko) | 반도체소자의자기정렬적인콘택형성방법 | |
| US20050156229A1 (en) | Integrated circuit device and method therefor | |
| KR100228773B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100376269B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100339420B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100807075B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20000060603A (ko) | 고집적 자기 정렬 콘택 패드 형성 방법 | |
| KR100605102B1 (ko) | 반도체소자의 콘택 플러그 구조체 및 그 형성 방법 | |
| KR100246784B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR100317502B1 (ko) | 플래쉬메모리소자의제조방법 | |
| CN118522753A (zh) | 半导体结构及其形成方法 | |
| KR100367741B1 (ko) | 개선된 보더리스 콘택 구조 및 그 제조방법 | |
| KR100248510B1 (ko) | 반도체 장치 제조 방법 | |
| KR100361512B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| KR100209234B1 (ko) | 스태틱 램 제조 방법 | |
| KR20000027281A (ko) | 플래쉬 메모리 셀 제조 방법 | |
| KR19990048776A (ko) | 플래쉬 메모리 셀의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |