KR100246784B1 - 플래쉬 메모리 셀의 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리 셀 제조방법에 관한 것이다.

본 발명은 플래쉬 메모리 셀의 자기정렬 소오스 식각공정(self-aligned source etch)동안에 터널 산화막의 식각 손상을 방지하기 위하여, 자기정렬 소오스 식각공정 전에 소오스 필드(source field)지역의 필드 산화막을 일정깊이 식각한 후 자기정렬 소오스 식각공정으로 남은 부분의 필드 산화막을 제거하고, 이후 소오스 불순물 이온주입 공정을 실시하여 소오스 라인(source line)을 형성한다.

Description

플래쉬 메모리 셀의 제조방법

본 발명은 플래쉬 메모리 셀 제조방법에 관한 것으로, 특히 플래쉬 메모리 셀의 자기정렬 소오스 식각공정(self-aligned source etch)시에 발생되는 터널 산화막의 식각 손상을 방지하여 셀의 전기적 특성 및 신뢰성을 개선할 수 있는 플래쉬 메모리 셀 제조방법에 관한 것이다.

일반적으로 적층형(stack type) 플래쉬 메모리 셀에서 소오스 라인의 폭(dimension)을 줄이기 위하여 자기정렬 소오스 식각공정을 적용하고 있다.

도 1은 종래 플래쉬 메모리 셀의 레이아웃도이고, 도 2(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 X2-X2선을 따라 절단한 소자의 단면도이며, 도 3(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 Y3-Y3선을 따라 절단한 소자의 단면도이다.

도 2(a) 및 3(a)를 참조하면, 반도체 기판(1)에 소자분리 공정을 통해 필드 산화막(2)이 형성된다. 일반적인 공정을 통해 플로팅 게이트(4)와 컨트롤 게이트(6)가 적층된 적층 게이트가 형성된다. 플로팅 게이트(4)와 반도체 기판(1)사이에는 터널 산화막(3)이 형성된다. 플로팅 게이트(4)와 컨트롤 게이트(6)사이에는 유전체막(5)이 형성된다. 유전체막(5)은 ONO(Oxide-Nitride-Oxide)구조가 널리 적용되고 있다. 컨트롤 게이트(6)상부에는 컨트롤 게이트(6)를 보호하기 위한 절연막(7)이 형성된다. 절연막(7)은 주로 산화막을 화학기상증착법으로 증착하여 형성된다.

도 2(b) 및 3(b)를 참조하면, 소오스 라인이 형성될 지역이 개방된 감광막 패턴(100)을 형성한 후 이 감광막 패턴(100)을 식각 마스크로 한 자기정렬 소오스 식각공정으로 필드 산화막(2)의 노출된 부분을 식각한다. 자기정렬 소오스 식각공정은 비등방성 식각법을 적용하는데, 노출된 부분의 필드 산화막(2)이 제거되는 동안 플로팅 게이트(4)의 하층인 터널 산화막(3)의 가장자리 부분이 식각 손상되어 언더 컷(10)이 생기게 된다.

도 2(c) 및 3(c)를 참조하면, 감광막 패턴(100)을 제거한 후 소오스/드레인 불순물 주입 공정을 실시하여 드레인(8) 및 소오스 라인(9)이 형성된다. 소오스 라인(9)은 소오스 액티브 지역(9A)과 소오스 필드 지역(9B)이 상호 연결되어 형성된다.

상기한 공정에 의하면, 자기정렬 소오스 식각공정시 터널 산화막(3)에 언더 컷(10)과 같은 식각 손상이 생기게 되고, 이로인하여 셀의 전기적 특성 및 신뢰성이 저하되는 문제가 있다.

따라서, 본 발명은 자기정렬 소오스 식각공정이 적용되는 플래쉬 메모리 셀 제조시에 발생되는 상기한 문제점을 해결하여 셀의 전기적 특성 및 신뢰성을 개선할 수 있는 플래쉬 메모리 셀 제조방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명은 필드 산화막이 형성된 반도체 기판상에 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 순차적으로 형성한 후, 상기 필드 산화막 윗부분의 상기 플로팅 게이트용 폴리실리콘층을 제거한는 단계; 유전체막, 컨트롤 게이트용 폴리실리콘층 및 절연막을 전체구조상에 순차적으로 형성한 후, 컨트롤 게이트 마스크 작업으로 상기 절연막 및 상기 컨트롤 게이트용 폴리실리콘층을 순차적으로 식각하여 컨트롤 게이트를 형성하는 단계; 자기정렬 소오스 마스크 작업으로 상기 유전체막의 노출된 부분을 제거하고, 이어서 상기 필드 산화막의 노출된 부분을 일정깊이 식각하는 단계; 자기정렬 식각공정으로 상기 유전체막, 상기 플로팅 게이트용 폴리실리콘층 및 상기 터널 산화막을 순차적으로 식각하고, 이로인하여 플로팅 게이트가 형성되는 단계; 자기정렬 소오스 마스크 작업을 다시 실시하여 상기 필드 산화막의 잔여부분을 제거하는 단계; 및 어닐링 공정으로 산화막을 형성한 후, 소오스/드레인 불순물 주입 공정을 실시하여 드레인 및 소오스를 형성하는 단계로 이루어지는 것을 특징으로 한다.

도 1은 종래 플래쉬 메모리 셀의 레이아웃도.

도 2(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 X2-X2선을 따라 절단한 소자의 단면도.

도 3(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 Y3-Y3선을 따라 절단한 소자의 단면도.

도 4는 본 발명의 플래쉬 메모리 셀의 레이아웃도.

도 5(a) 내지 (g)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 X5-X5선을 따라 절단한 소자의 단면도.

도 6(a) 내지 (g)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 Y6-Y6선을 따라 절단한 소자의 단면도.

* 도면의 주요부분에 대한 기호설명

1 및 11 : 반도체 기판 2 및 12 : 필드 산화막

3 및 13 : 터널 산화막 4 및 14 : 플로팅 게이트

5 및 15 : 유전체막 6 및 16 : 컨트롤 게이트

7 및 17 : 절연막 8 및 18 : 드레인

9 및 19 : 소오스 라인 9A 및 19A : 소오스 액티브 지역

9B 및 19B : 소오스 필드 지역 10 : 언더 컷

12A : 잔여 필드 산화막14A : 플로팅 게이트용 폴리실리콘층

16A : 컨트롤 게이트용 폴리실리콘층 20 : 산화막

100, 150, 180 및 200 : 감광막 패턴

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 4는 본 발명의 플래쉬 메모리 셀의 레이아웃도이고, 도 5(a) 내지 (c)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 X5-X5선을 따라 절단한 소자의 단면도이며, 도 6(a) 내지 (c)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 Y6-Y6선을 따라 절단한 소자의 단면도이다.

도 5(a) 및 6(a)를 참조하면, 반도체 기판(11)에 소자분리 공정을 통해 필드 산화막(12)이 형성된다. 필드 산화막(12)이 형성된 반도체 기판(11) 전체구조상에 터널 산화막(13) 및 플로팅 게이트용 폴리실리콘층(14A)이 순차적으로 형성된다. 플로팅 게이트용 마스크를 사용한 리소그라피 공정 및 식각공정으로 플로팅 게이트용 폴리실리콘층(14A)의 일부분 즉, 필드 산화막(12)의 윗부분에 위치된 플로팅 게이트용 폴리실리콘층(14A)의 부분을 제거한다.

도 5(b) 및 6(b)를 참조하면, 식각된 플로팅 게이트용 폴리실리콘층(14A)을 포함한 전체구조상에 유전체막(15), 컨트롤 게이트용 폴리실리콘층(16A) 및 절연막(17)이 순차적으로 형성된다. 유전체막(15)은 ONO(Oxide-Nitride-Oxide)구조가 널리 적용되고 있다. 절연막(17)은 주로 산화막을 화학기상증착법으로 증착하여 형성된다.

도 5(c) 및 6(c)를 참조하면, 컨트롤 게이트용 마스크를 사용한 리소그라피 공정으로 절연막(17)상에 제 1 감광막 패턴(150)을 형성하고, 제 1 감광막 패턴(150)을 식각 마스크로 한 식각공정으로 절연막(17) 및 컨트롤 게이트용 폴리실리콘층(16A)을 순차적으로 식각하여 컨트롤 게이트(16)가 형성된다.

도 5(d) 및 6(d)를 참조하면, 제 1 감광막 패턴(150)을 제거한 후, 자기정렬 소오스 마스크를 사용한 리소그라피 공정으로 소오스 라인이 형성될 부분이 개방된 제 2 감광막 패턴(180)이 형성된다. 제 2 감광막 패턴(180)을 식각 마스크로 한 식각공정으로 유전체막(15)의 노출된 부분이 식각된다. 제 2 감광막 패턴(180) 및 노출된 플로팅 게이트용 폴리실리콘층(14A)을 식각 마스크로 한 식각공정으로 필드 산화막(12)의 노출된 부분을 일정깊이 식각하여 잔여 필드 산화막(12A)이 형성된다.

도 5(e) 및 6(e)를 참조하면, 제 2 감광막 패턴(180)을 제거한 후, 플로팅 게이트(16)상부의 절연막(17)을 식각 마스크로 한 자기정렬 식각공정으로 유전체막(15)의 노출된 부분, 플로팅 게이트용 폴리실리콘층(14A)의 노출된 부분 및 터널 산화막(13)의 노출된 부분을 순차적으로 식각하여 플로팅 게이트(14)가 형성된다.

도 5(f) 및 6(f)를 참조하면, 자기정렬 소오스 마스크를 사용한 리소그라피 공정으로 소오스 라인이 형성될 부분이 개방된 제 3 감광막 패턴(200)이 형성된다. 제 3 감광막 패턴(200)을 식각 마스크로 자기정렬 소오스 식각공정으로 잔여 필드 산화막(12A)을 제거한다.

도 5(g) 및 6(g)를 참조하면, 제 3 감광막 패턴(200)을 제거한 후, 잔여 필드 산화막(12A)을 완전히 제거할 때 발생되는 터널 산화막(13)의 식각 손상을 완화시키고, 후속 이온주입 공정을 수행하기 위하여 어닐링(annealing)공정을 수행하여 20 내지 100 Å의 두께를 갖는 산화막(20)이 형성된다. 이후 소오스/드레인 불순물 주입 공정을 실시하여 드레인(18) 및 소오스 라인(19)이 형성된다. 소오스 라인(19)은 소오스 액티브 지역(19A)과 소오스 필드 지역(19B)이 상호 연결되어 형성된다.

상기한 공정에 의하면, 워드라인으로 사용되는 컨트롤 게이트(16)를 먼저 형성한다. 그런다음 소오스 액티브 지역(19A)과 소오스 필드 지역(19B)으로 이루어지는 소오스 라인(19) 부분이 개방되도록 마스크 작업을 한 후, 이 부분의 유전체막(15)을 제거하면 소오스 필드 지역(19B)에서는 필드 산화막(12)이 노출되고, 노출된 필드 산화막(12)을 일정깊이 식각하는데, 이때 소오스 액티브 지역(19A)은 플로팅 게이트용 폴리실리콘층(14A)으로 덮여져 있기 때문에 소오스 필드 지역(19B)의 필드 산화막(12) 식각공정시 터널 산화막이 식각손상을 당하지 않게 된다. 소오스 필드 지역(19B)의 필드 산화막(12)을 일부 식각한후 자기정렬 식각공정으로 플로팅 게이트(14)가 형성된다. 플로팅 게이트(14)와 컨트롤 게이트(16)로 이루어진 적층 게이트를 형성한 후, 다시 소오스 액티브 지역(19A)과 소오스 필드 지역(19B)으로 이루어지는 소오스 라인(19) 부분이 개방되도록 마스크 작업을 하고, 소오스 필드 지역(19B)의 잔여 필드 산화막(12A)을 완전히 제거하는데, 이때 잔여 필드 산화막(12A)의 두께가 두껍지 않으므로 인하여 터널 산화막(13)이 식각손상을 크게 입지 않는다. 터널 산화막(13)의 식각손상을 완화시키기 위해 어닐링 공정을 수행한다.

상술한 바와같이 본 발명은 자기정렬 소오스 식각공정전에 소오스 필드 지역의 필드 산화막을 적당히 식각한 후 필드 산화막의 남은 부분을 자기정렬 소오스 식각공정으로 완전히 제거하므로, 자기정렬 소오스 식각공정에 의하여 두꺼운 필드 산화막을 한번에 제거할 때 발생되는 터널 산화막의 식각 손상을 상당히 줄일 수 있고, 따라서 터널 산화막의 막특성을 개선할 수 있으므로 셀의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Claims (2)

1. 필드 산화막이 형성된 반도체 기판상에 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 순차적으로 형성한 후, 상기 필드 산화막 윗부분의 상기 플로팅 게이트용 폴리실리콘층을 제거하는 단계;

   유전체막, 컨트롤 게이트용 폴리실리콘층 및 절연막을 전체구조상에 순차적으로 형성한 후, 컨트롤 게이트 마스크 작업으로 상기 절연막 및 상기 컨트롤 게이트용 폴리실리콘층을 순차적으로 식각하여 컨트롤 게이트를 형성하는 단계;

   자기정렬 소오스 마스크 작업으로 상기 유전체막의 노출된 부분을 제거하고, 이어서 상기 필드 산화막의 노출된 부분을 일정깊이 식각하는 단계;

   자기정렬 식각공정으로 상기 유전체막, 상기 플로팅 게이트용 폴리실리콘층 및 상기 터널 산화막을 순차적으로 식각하고, 이로인하여 플로팅 게이트가 형성되는 단계;

   자기정렬 소오스 마스크 작업을 다시 실시하여 상기 필드 산화막의 잔여부분을 제거하는 단계; 및

   어닐링 공정으로 산화막을 형성한 후, 소오스/드레인 불순물 주입 공정을 실시하여 드레인 및 소오스를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
2. 제 1 항에 있어서, 상기 산화막은 20 내지 100 Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.

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