KR20010058617A - 플래쉬 메모리 소자의 적층 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 셀영역과 주변회로 영역에 적층된 층을 별도로 식각하여 플래쉬 메모리 소자의 적층 게이트를 형성하는데 특징이 있다. 즉, 셀 영역과 주변회로 영역 중 선택된 제1 영역 전체를 포토레지스트로 덮고, 포토레지스트로 덮이지 않은 제2 영역에는 게이트 패턴을 정의하는 포토레지스트 패턴을 형성하여 제2 영역의 게이트 산화막이 노출될 때까지 상기 게이트 산화막 상에 적층된 막을 식각하고, 제1 영역과 제2 영역의 포토레지스트를 제거한 다음, 제2 영역 전체를 포토레지스트로 덮고, 포토레지스트로 덮이지 않은 제1 영역에는 게이트 패턴을 정의하는 포토레지스트 패턴을 형성하여 제1 영역의 게이트 산화막이 노출될 때까지 상기 게이트 산화막 상에 적층된 막을 식각하고, 제1 영역과 제2 영역의 포토레지스트를 제거하여 셀 영역과 주변회로 영역의 적층 게이트를 형성하는데 특징이 있다.

Description

플래쉬 메모리 소자의 적층 게이트 형성 방법{Method for forming stacked gate of flash memory device}
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 플래쉬 메모리 소자의 적층 게이트 형성 방법에 관한 것이다.
플래쉬 메모리 소자의 셀 영역과 주변회로 영역에는 각기 다른 적층 게이트가 형성된다. 따라서, 종래 플래쉬 메모리 소자의 적층 게이트 형성 공정은, 셀영역과 주변회로에 각각 적층된 층을 동시에 1차 식각하여 보다 적게 층이 적층된 주변회로 영역의 게이트를 먼저 완성하고, 주변회로 영역을 포토레지스트 패턴으로 덮은 상태에서 주변회로 보다 많은 층이 적층되는 셀 영역의 게이트 형성을 위한 2차 식각을 진행하게 된다. 셀 영역의 게이트에는 전자를 저장하는 유전층이 필요하기 때문에 셀영역과 주변회로 영역의 게이트 형성이 완료되는 시점이 달라지는 것이다.
한편, 셀영역의 게이트를 완성하기 위한 2차 식각 공정에서는 하드마스크를 이용하기 때문에, 식각 공정시 부담으로 작용한다. 전술한 바와 같이 플래쉬 메모리 소자의 게이트 형성 공정에서는 여러층을 식각하여야 하는데, 설계규칙(design rule)의 감소에 따라 포토레지스트 패턴 형성이 어려워 포토레지스트의 두께는 얇아지는 반면, 소자의 속도를 고려하여 게이트를 이루는 실리사이드층 및 폴리실리콘막의 두께는 증가하는 추세이다. 따라서, 셀영역 및 주변회로 영역에 적층된 층을 동시에 식각하는 1차 식각공정에서도 포토레지스트 패턴이 마스크로서의 역할을 다하지 못하고 식각 도중 모두 소모되어 그 하부의 하드마스크 손실을 일으키고 이에 따라 하드마스크를 이용하는 2차 식각 공정에서 하드마스크 아래의 실리사이드층 및 폴리실리콘막에 손상이 가해져 소자의 신뢰성을 저하시키는 문제점이 있다.
이하, 첨부된 도면 도1a 내지 도1d를 참조하여 종래 기술에 따른 플래쉬 메모리 소자의 적층 게이트 형성 방법의 문제점을 설명한다.
도1a는 셀 영역(cell)과 주변회로 영역(peri.)의 실리콘 기판(10) 상에 게이트 산화막(11)을 형성하고, 셀 영역의 게이트 산화막(11) 상에 약 700 Å 두께의 제1 폴리실리콘막(12), 50 Å 두께의 산화막, 60 Å 두께의 질화막 및 40 Å 두께의 산화막으로 이루어지는 ONO 유전막(13), 500 Å 두께의 제2 폴리실리콘막(14)을 적층한 상태를 보이고 있다.
도1b는 셀 영역과 주변회로 영역에 700 Å 두께의 제3 폴리실리콘막(15), 2000 Å 두께의 WSix층(16) 및 1200 Å 두께의 실리콘산화질화막(17)을 형성한 다음, 셀 영역(cell)과 주변회로 영역(peri.) 각각의 게이트 형상을 정의하는 포토레지스트(PR) 패턴을 형성한 상태를 보이고 있다.
도1c는 포토레지스트(PR) 패턴을 식각마스크로 이용하여 셀 영역(cell)의 ONO 유전막(13)과 주변회로 영역(peri.)의 게이트 산화막(11)이 노출될 때까지 1차 식각공정을 진행한 상태를 보이고 있다. 1차 식각공정에 따라 셀 영역(cell)과 주변회로 영역(peri.)의 실리콘산화질화막(17), WSix층(16), 제3 폴리실리콘막(15)이 식각되고, 셀 영역(cell)에는 제2 폴리실리콘막(14)까지 식각된다. 이러한 1차 식각공정에서 식각마스크로 이용된 포토레지스트(PR) 패턴이 손실되어 이후 2차 식각공정에서 하드마스크로 이용될 실리콘산화질화막(17)까지 손실된다.
도1d는 주변회로 영역(peri.)을 덮는 포토레지스트(PR) 패턴을 형성하고 실리콘산화질화막(17)을 하드마스크로 이용하여 셀 영역(cell)의 ONO 유전막(13) 및 제1 폴리실리콘막(12)을 식각하여 셀 영역(cell)의 적층 게이트 형성을 완료한다. 전술한 바와 같이 1차 식각과정에서 이미 손실된 실리콘산화질화막(17)은 이와 같은 2차 식각 공정에서도 손실되어 식각마스크로서 역할을 제대로 하지 못하게 된다. 따라서, 셀 영역(cell)의 적층 게이트를 이루는 WSix층(16) 등이 손상되어 소자의 신뢰성이 저하되는 문제점이 있다.
전술한 문제점을 해결하기 위해 1, 2차 식각 공정에서 발생하는 하드마스크층의 손실 정도를 고려하여 하드마스크층의 두께를 증가시킬 경우 1차 식각 공정에서 하드마스크층의 식각 타겟(etch target)이 보다 증가하여 오히려 공정이 어려워지는 역효과가 유발된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 플래쉬 메모리 소자의 적층 게이트 형성 방법에 있어서 식각 부담을 감소시키고 식각공정에서 하드마스크를 이용하지 않고 게이트를 이루는 전도막이 손실되는 것을 효과적으로 억제할 수 있는 플래쉬 메모리 소자의 적층게이트 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 플래쉬 메모리 소자의 적층 게이트 형성 공정 단면도,
도2a 내지 도2d는 종래 기술에 따른 플래쉬 메모리 소자의 적층 게이트 형성 과정을 보이는 SEM 사진,
도3a 내지 도3e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 적층 게이트 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
10: 반도체 기판 11: 게이트 산화막
12, 14, 15: 폴리실리콘막 16: WSix층
17: 실리콘산화질화막 PR: 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명은 셀 영역과 주변회로 영역의 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 셀 영역의 상기 게이트 산화막 상에 제1 전도막, 유전막 및 제2 전도막을 차례로 적층하고, 상기 주변회로 영역의 상기 게이트 산화막 상에 제3 전도막을 적층하는 단계; 셀 영역과 주변회로 영역 중 선택된 제1 영역 전체를 포토레지스트로 덮고, 상기 포토레지스트로 덮이지 않은 제2 영역에는 게이트 패턴을 정의하는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 영역의 게이트 산화막이 노출될 때까지 식각공정을 실시하여 상기 제2 영역의 게이트를 형성하는 단계; 상기 제1 영역과 제2 영역의 포토레지스트를 제거하는 단계; 상기 제2 영역 전체를 포토레지스트로 덮고, 상기 포토레지스트로 덮이지 않은 제1 영역에는 게이트 패턴을 정의하는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제1 영역의 게이트 산화막이 노출될 때까지 식각공정을 실시하여 상기 제1 영역의 게이트를 형성하는 단계; 및 상기 제1 영역과 제2 영역의 포토레지스트를 제거하는 단계를 포함하는 플래쉬 메모리 소자의 적층 게이트 형성 방법을 제공한다.
본 발명은 셀영역과 주변회로 영역에 적층된 층을 별도로 식각하여 플래쉬 메모리 소자의 적층 게이트를 형성하는데 특징이 있다. 즉, 셀 영역과 주변회로 영역 중 선택된 제1 영역 전체를 포토레지스트로 덮고, 포토레지스트로 덮이지 않은 제2 영역에는 게이트 패턴을 정의하는 포토레지스트 패턴을 형성하여 제2 영역의 게이트 산화막이 노출될 때까지 상기 게이트 산화막 상에 적층된 막을 식각하고,제1 영역과 제2 영역의 포토레지스트를 제거한 다음, 제2 영역 전체를 포토레지스트로 덮고, 포토레지스트로 덮이지 않은 제1 영역에는 게이트 패턴을 정의하는 포토레지스트 패턴을 형성하여 제1 영역의 게이트 산화막이 노출될 때까지 상기 게이트 산화막 상에 적층된 막을 식각하고, 제1 영역과 제2 영역의 포토레지스트를 제거하여 셀 영역과 주변회로 영역의 적층 게이트를 형성하는데 특징이 있다.
이하, 도3a 내지 도3e를 참조하여 본 발명의 실시예에 따른 플래쉬 메모리 소자의 적층 게이트 형성 방법을 설명한다.
먼저 도3a에 도시한 바와 같이 셀 영역(cell)과 주변회로 영역(peri.)의 실리콘 기판(10) 상에 게이트 산화막(11)을 형성하고, 셀 영역의 게이트 산화막(11) 상에 500 Å 내지 1000 Å 제1 폴리실리콘막(12), 50 Å 두께의 산화막, 60 Å 두께의 질화막 및 40 Å 두께의 질화막으로 이루어지는 ONO 유전막(13) 그리고 300 Å 내지 500 Å 두께의 제2 폴리실리콘막(14)을 적층한다.
다음으로 도3b에 도시한 바와 같이, 셀 영역과 주변회로 영역에 700 Å 내지 1000 Å 두께의 제3 폴리실리콘막(15) 및 2000 Å 내지 3000 Å 두께의 WSix층(16)을 형성한 다음, 주변회로 영역(peri.)을 포토레지스트(PR)로 덮고 셀 영역(cell)의 WSix층(16) 상에 게이트 전극 형상을 정의하는 제1 포토레지스트(PR) 패턴을 형성한다.
이어서 도3c에 도시한 바와 같이 제1 포토레지스트(PR) 패턴을 식각마스크로이용하여 게이트 산화막(11)이 노출될 때까지 셀 영역(cell)의 WSix층(16), 제3 폴리실리콘막(15), 제2 폴리실리콘막(14), 유전막(13) 및 제1 폴리실리콘막(12)을 식각하여 셀 영역(cell)의 적층 게이트를 완성하고 주변회로 영역(peri)을 덮고 있는 포토레지스트 및 셀 영역(cell)의 제1 포토레지스트(PR) 패턴을 제거한다.
다음으로 도3d에 도시한 바와 같이 셀 영역(cell)을 포토레지스트(PR)로 덮고 주변회로 영역(peri.)의 WSix층(16) 상에 게이트 전극 형상을 정의하는 제2 포토레지스트(PR) 패턴을 형성한다.
이어서, 도3e에 도시한 바와 같이 제2 포토레지스트(PR) 패턴을 식각마스크로 이용하여 게이트 산화막(11)이 노출될 때까지 주변회로 영역(peri.)의 WSix층(16) 및 제3 폴리실리콘막(15)을 식각하여 주변회로 영역(cell)의 게이트를 완성하고 셀 영역(cell)을 덮고 있는 포토레지스트 및 주변회로 영역(peri.)의 제2 포토레지스트(PR) 패턴을 제거한다.
전술한 바와 같이 본 발명은 셀 영역(cell)의 ONO 유전막(13)과 제1 폴리실리콘막(12) 식각과정에서도 제2 폴리실리콘막(14) 식각 공정에서 식각마스크로 이용된 포토레지스트 패턴을 계속하여 식각마스크로 이용한다. 그러나 종래와 같이 하드마스크 형성을 위한 실리콘산화질화막의 식각이 진행되지 않기 때문에 종래보다 포토레지스트의 손실은 보다 감소된다.
다음의 표1은 종래 기술과 본 발명에 따른 플래쉬 메모리 소자의 적층 게이트 형성 과정에서 발생하는 포토레지스트의 손실을 비교하여 보이는 것이다.
공정단계 종래 본 발명
식각타겟 포토레지스트 손실 식각타겟 포토레지스트 손실
하드마스크층 식각 1200 Å 3000 Å 0 0
WSix층 식각 2000 Å 3327 Å 2000 Å 3327 Å
제3 폴리실리콘막 및 제2 폴리실리콘막 식각 1200 Å 1900 Å 1200 Å 1900 Å
ONO 유전막 식각 0 40/60/50 Å 400 Å
폴리실리콘막 0 700 Å 600 Å
총 포토레지스트 손실 8227 Å 6227 Å
상기 표1은 종래 하드마스크층 식각의 경우 150 % 과도식각을 실시하고, 본 발명의 ONO 유전막은 200 %, 제1 폴리실리콘막은 50 % 과도식각을 실시한 결과이다.
통상적으로 0.25 ㎛ 이하의 임계치수를 갖는 라인 패턴을 형성하기 위해서 0.70 ㎛ 0.75 ㎛ 두께의 포토레지스트를 도포하고 DUV(deep UV)를 사용하여 노광을 실시한다. 따라서 종래 기술에 따른 게이트 형성의 경우에는 포토레지스트 손실 정도가 크기 때문에 게이트를 이루는 WSix의 손상을 피할 수 없게 되고, 소자분리막 형성에 따른 하부층 단차에 의한 포토레지스트 두께 변화에 의해 특정 부위에서의 공정 여유도는 더욱 감소하게 된다. 표1의 결과로부터 알 수 있듯이 본 발명은 이러한 포토레지스트의 손실을 방지, 본 발명에 따라 포토레지스트의 손실 정도를 감소시킬 수 있기 때문에 공정 여유도를 증가시킬 수 있을 뿐만 아니라 게이트 물질의 손실에 따른 소자의 신뢰성 저하를 효과적으로 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 하드마스크를 이용하지 않기 때문에 공정의 단순화가 가능하며, 하드마스크층 식각과정이 생략되기 때문에 식각마스크로 이용되는 포토레지스트 패턴의 손실 정도가 줄어 공정 마진을 확보할 수 있다. 또한, 하드마스크가 존재하지 않기 때문에 이후 콘택홀 형성 공정면에서도 유리하고, 셀 영역과 주변회로 영역에 존재하는 여러가지 게이트 전극의 임계치수(critical dimension)의 제어가 용이하다. 이에 의해 소자의 신뢰성 저하를 효과적으로 방지할 수 있다.

Claims (2)

  1. 플래쉬 메모리 소자의 적층 게이트 형성 방법에 있어서,
    셀 영역과 주변회로 영역의 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 셀 영역의 상기 게이트 산화막 상에 제1 전도막, 유전막 및 제2 전도막을 차례로 적층하고, 상기 주변회로 영역의 상기 게이트 산화막 상에 제3 전도막을 적층하는 단계;
    셀 영역과 주변회로 영역 중 선택된 제1 영역 전체를 포토레지스트로 덮고, 상기 포토레지스트로 덮이지 않은 제2 영역에는 게이트 패턴을 정의하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 영역의 게이트 산화막이 노출될 때까지 식각공정을 실시하여 상기 제2 영역의 게이트를 형성하는 단계;
    상기 제1 영역과 제2 영역의 포토레지스트를 제거하는 단계;
    상기 제2 영역 전체를 포토레지스트로 덮고, 상기 포토레지스트로 덮이지 않은 제1 영역에는 게이트 패턴을 정의하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 제1 영역의 게이트 산화막이 노출될 때까지 식각공정을 실시하여 상기 제1 영역의 게이트를 형성하는 단계; 및
    상기 제1 영역과 제2 영역의 포토레지스트를 제거하는 단계
    를 포함하는 플래쉬 메모리 소자의 적층 게이트 형성 방법.
  2. 제 1 항에 있어서,
    제1 전도막은 폴리실리콘막으로 형성하고,
    상기 유전막은 ONO막으로 형성하고,
    상기 제2 전도막 및 상기 제3 전도막 각각은 폴리실리콘막 및 실리사이드층의 적층구조로 형성하는 것을 특징을 하는 플래쉬 메모리 소자의 적층 게이트 형성 방법.
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