KR20060118734A - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20060118734A KR20060118734A KR1020050041053A KR20050041053A KR20060118734A KR 20060118734 A KR20060118734 A KR 20060118734A KR 1020050041053 A KR1020050041053 A KR 1020050041053A KR 20050041053 A KR20050041053 A KR 20050041053A KR 20060118734 A KR20060118734 A KR 20060118734A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- film
- hard mask
- etching process
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 58
- 229920005591 polysilicon Polymers 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 51
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 5
- 239000003989 dielectric material Substances 0.000 abstract 2
- 238000011109 contamination Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀렉트 트렌지스터의 플로팅 게이트와 콘트롤 게이트를 전기적으로 연결하기 위하여 식각 마스크로 포토레지스트 패턴 대신에 하드 마스크 패턴을 사용한 식각 공정으로 캡핑 폴리실리콘막과 유전체막을 식각하는 방법이 개시된다.
플래시 메모리, 셀렉트 트렌지스터, 캡핑 폴리실리콘, 스컴(scum)
Description
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 나타내는 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
100 : 반도체 기판 101 : 제 1 폴리실리콘막
102 : 제 1 산화막 103 : 질화막
104 : 제 2 산화막 105 : 캡핑 폴리실리콘막
106 : 하드 마스크막 107 : 포토레지스트 패턴
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 셀렉트 트렌지스터 제조 공정 중 캡핑 폴리 실리콘막을 식각할 때 포토레지스트에 의한 오염 과 어택(attack)을 방지하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자의 셀(cell)은 스트링(string) 구조로 서로 연결되어 있다. 또한 스트링은 한개의 소스 콘택/셀렉트 트렌지스터와 드레인 콘택/셀렉트 트렌지스터를 갖는다. 셀의 경우 스택(stack) 게이트 구조를 갖지만 셀렉트 트렌지스터의 경우는 스택 구조가 아니므로 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결되어야 한다. 따라서 유전체막을 형성한 후에 셀레트 트랜지스터의 플로팅 게이트 상부의 유전체막을 식각해야 한다. 이때 유전체막 상부에 캡핑 폴리실리콘막과 포토레지스트 패턴을 순차적으로 형성한 후, 캡핑 폴리실리콘막을 식각 마스크로 사용하기 위하여 먼저 패터닝하는데, 캡핑 폴리실리콘막을 식각하는 과정에서 포토레지스트 패턴의 스컴(scum)에 의해 캡핑 폴리실리콘막의 표면에 결함(defect)이 발생된다. 또한 포토레지스트 의해 캡핑 폴리 실리콘막의 오염될 수 있다. 또한 포토레지스트 패턴의 높이가 3000Å이상인 경우 캡핑 폴리실리콘막 식각 공정시 언더컷(undercut) 형상이 발생하여 콘트롤 게이트용 폴리 실리콘막 증착시 보이드와 심이 발생될 수 있다.
따라서, 본 발명은 캡핑 폴리 실리콘막 상에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 사용한 식각 공정으로 캡핑 폴리 실리콘막을 식각함으로써, 캡핑 폴리실리콘막의 표면 결함을 방지하고, 포토레지스트에 의한 캡핑 폴리 실리콘막의 오염을 방지한다.과 플로팅 게이트용 폴리 실리콘막의 포토레지스트 오염을 방지하는데 있다. 또한 언더컷 현상에 의한 보이드와 심의 발생을 방지하는데 있다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은 플로팅 게이트용 폴리실리콘층을 포함하는 반도체 기판 상에 유전체막, 캡핑 폴리실리콘막 및 캡핑 산화막을 순차적으로 형성하는 단계와, 제 1 식각 공정으로 상기 캡핑 산화막을 선택적으로 식각하는 단계와, 상기 캡핑 산화막을 식각 마스크로 사용하는 제 2 식각 공정으로 상기 캡필 폴리실리콘막을 선택적으로 식각하는 단계와, 제 3 식각 공정으로 상기 플로팅 게이트용 폴리실리콘층이 노출되도록 상기 유전체막을 식각하는 단계, 및 상기 노출된 플로팅 게이트용 폴리실리콘층을 포함한 반도체 기판 전체 구조 상에 콘트롤 게이트용 폴리실리콘막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 도 1a 내지 도 1e를 참조하여 본 발명에 따른 플래시 메모리 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(100) 상에 소자 분리막(미도시)과 동일한 방향으로 패터닝된 플로팅 게이트용 제 1 폴리 실리콘막(101), 제 1 산화막(102)과 질화막(103)과 제 2 산화막(104)이 순차적으로 적층된 ONO 구조의 유전체막(102, 103, 및 104), 캡핑 폴리 실리콘막(105), 및 하드 마스크막(106)을 순차적으로 형성한다. 이 때, 하드 마스크막(106)은 산화막으로 형성하는 것이 바람직하다. 이때, 하드 마스크막(106)은 저온 증착 PE(Plasma Enhanced) 방식을 이용하여 300Å~500Å의 두께로 형성하는 것이 바람직하다. 그 후, 하드 마스크막(106)을 포함한 반도체 기판(100) 전체 구조 상에 포토레지스트를 도포하고 노광 공정을 통하여 포토레지스트 패턴(107)을 형성한다. 그 후, O2 플라즈마를 이용한 세정 공정으로 포토레지스트의 스컴을 제거한다. 이때 세정 공정은 포토레지스트의 두께가 200~500Å 식각 되도록하는 것이 바람직하다. 이로 인하여 포토레지스트 패턴(107)이 캡핑 폴리 실리콘막(105)에 접촉되지 않는다. 따라서 포토레지스트 패턴(107)에 의한 캡핑 폴리 실리콘막(105)의 오염이 방지된다. 또한, 포토레지스트 패터닝시 캡핑 폴리실리콘막(105)은 하드 마스크막(106)에 의해 노출되지 않으므로, 포토레지스트의 스컴에 의해 캡핑 폴리실리콘막(105)의 표면에 결함이 발생되는 것을 방지할 수 있다.
도 1b를 참조하면, 포토레지스트 패턴(107)을 사용한 식각 공정으로 하드 마스크막(106)을 식각하여 하드 마스크 패턴(106)을 형성한다. 식각 공정의 식각량은 하드 마스크막(106) 두께의 50~150%으로 설정하여 진행하는 것이 바람직하다. 그 후, 포토레지스트 패턴(107)을 스트립한다.
도 1c를 참조하면, 하드 마스크 패턴(106)을 사용한 식각 공정으로 유전체막의 제 2 산화막(104)이 노출되도록 캡핑 폴리실리콘막(105)을 식각한다. 식각 공정은 캡핑 폴리실리콘막(105)과 하드 마스크 패턴(106)의 선택비가 30:1~100:1 인것이 바람직하다. 식각 공정의 식각량은 캡핑 폴리실리콘막(105) 두께의 300~500%으로 설정하여 진행하는 것이 바람직하다. 식각 가스로는 HBr/Cl2에 O2,He,및 Ar을 첨가한 가스를 이용하는 것이 바람직하다. 또한, 캡핑 폴리실리콘막(105)이 80~87°의 경사를 갖도록 식각하는 것이 바람직하다.
도 1d를 참조하면, 식각 공정을 실시하여 질화막(103)이 노출되도록 제 2 산화막(104)을 식각한다. 이때 제 2 산화막(104)와 잔류하는 하드 마스크 패턴(106)은 같은 물질로 구성되어 있으므로, 상기 식각 공정 시 하드 마스크 패턴(106)이 제거된다. 그 후, 추가 식각 공정을 실시하여 제 1 폴리 실리콘막(101)이 노출되도록 질화막(103)과 제 1 산화막(102)을 순차적으로 식각한다.
도 1e를 참조하면, 노출된 제 1 폴리 실리콘막(101)을 포함한 반도체 기판(100) 전체 구조상에 콘트롤 게이트용 제 2 폴리 실리콘막(108)을 형성한다. 이로 인하여 제 1 폴리 실리콘막(101)과 제 2 폴리 실리콘막(108)이 전기적으로 연결된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서 본 발명에 따르면, 플래시 메모리 소자의 셀렉트 트렌지스터 제조 공정 중에서 캡핑 폴리 실리콘막을 하드 마스크 패턴을 이용한 식각 공정으로 식각하여 포토레지스트 스컴에 의한 결함을 방지하고, 캡핑 폴리 실리콘막과 플로팅 게이트용 폴리 실리콘막의 포토레지스트 오염을 방지하여 소자의 특성을 향상시키고 불량률을 감소시킨다.
Claims (13)
- 플로팅 게이트용 폴리실리콘막을 포함하는 반도체 기판 상에 유전체막, 캡핑 폴리실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계;포토레지스트 패턴을 식각 마스크로 사용하는 제 1 식각 공정으로 상기 하드 마스크막을 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계;상기 하드 마스크 패턴을 식각 마스크로 사용하는 제 2 식각 공정으로 상기 캡핑 폴리실리콘막을 선택적으로 식각하는 단계;제 3 식각 공정으로 상기 플로팅 게이트용 폴리실리콘막이 노출되도록 상기 유전체막을 식각하는 단계; 및상기 노출된 플로팅 게이트용 폴리실리콘막을 포함한 반도체 기판 전체 구조 상에 콘트롤 게이트용 폴리실리콘막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 상기 플로팅 게이트용 폴리실리콘막이 셀렉트 트랜지스터의 플로팅 게이트용 폴리실리콘막인 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크막은 저온 증착 PE(Plasma Enhanced) 방식을 이용하여 300Å~500Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 포토레지스트 패턴을 형성한 후, 상기 제 1 식각 공정을 실시하기 전 세정 공정을 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 세정 공정의 식각량은 포토레지스트막의 두께를 200Å~500Å으로 설정하여 진행하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 식각 공정의 식각량은 상기 하드 마스크막 두께의 50~150%으로 설정하여 진행하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 식각 공정은 상기 캡핑 폴리실리콘막이 경사를 갖도록 식각하는 플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 경사는 80~87°인 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 식각 공정의 식각량은 상기 캡핑 폴리실리콘막 두께의 300~500%으로 설정하여 진행하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 식각 공정은 식각 가스로 HBr/Cl2에 O2,He,및 Ar을 첨가한 가스를 이용하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 식각 공정은 상기 캡핑 폴리실리콘막과 상기 하드 마스크 패턴의 선택비가 30:1~ 100:1 인 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 제 1 산화막, 질화막, 및 제 2 산화막이 순차적으로 적층된 ONO 구조인 플래시 메모리 소자의 제조 방법.
- 제 12 항에 있어서,상기 제 3 식각 공정은 상기 제 2 산화막과 상기 캡핑 폴리실리콘막 상에 잔류하는 상기 하드 마스크 패턴을 동시에 식각하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050041053A KR20060118734A (ko) | 2005-05-17 | 2005-05-17 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050041053A KR20060118734A (ko) | 2005-05-17 | 2005-05-17 | 플래시 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060118734A true KR20060118734A (ko) | 2006-11-24 |
Family
ID=37705690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050041053A KR20060118734A (ko) | 2005-05-17 | 2005-05-17 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060118734A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955829B1 (ko) * | 2007-12-07 | 2010-05-06 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
-
2005
- 2005-05-17 KR KR1020050041053A patent/KR20060118734A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955829B1 (ko) * | 2007-12-07 | 2010-05-06 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563712B2 (en) | Method of forming micro pattern in semiconductor device | |
| US7384846B2 (en) | Method of fabricating semiconductor device | |
| KR100822621B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| KR100822622B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| KR100953049B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100965011B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| KR20090090622A (ko) | 반도체 소자 및 이의 제조 방법 | |
| JP2009071306A (ja) | 半導体素子の微細パターン形成方法 | |
| KR20080060376A (ko) | 반도체 소자의 제조방법 | |
| KR100919342B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2006261630A (ja) | 半導体素子の製造方法 | |
| US6432816B2 (en) | Method for fabricating semiconductor device | |
| JP5090667B2 (ja) | フラッシュメモリ素子の金属配線およびコンタクトプラグ形成方法 | |
| KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| KR20090019133A (ko) | 반도체 소자의 오버레이 버니어 형성 방법 | |
| KR20060118734A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100894771B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US7381652B2 (en) | Method of manufacturing flash memory device | |
| KR20080002057A (ko) | 플래시 메모리 소자의 콘택 플러그 형성 방법 | |
| TWI449085B (zh) | 半導體元件的製程方法 | |
| KR100505596B1 (ko) | 반도체 장치의 제조공정에 있어서 콘택 형성방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100870293B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20080060549A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR20080060575A (ko) | 반도체 소자의 트렌치 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |