KR20090019133A - 반도체 소자의 오버레이 버니어 형성 방법 - Google Patents

반도체 소자의 오버레이 버니어 형성 방법 Download PDF

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    • H01L21/0274—Photolithographic processes

Abstract

본 발명은 본 발명은 게이트 형성을 위해 형성된 막들을 오버레이 버니어 영역에 잔류시키고, 이들 막들의 식각률 차이를 이용하여 버니어 홀을 형성함으로써 깊이가 얕은 버니어 홀을 용이하게 형성할 수 있고, 이로 인하여 오버레이 버니어 패턴의 변형을 방지할 수 있으며, 포토레지스트의 잔류물 발생을 방지하여 후속 공정 시 불순물의 발생을 방지하고, 반도체 소자의 신뢰도를 향상시킬 수 있는 방법을 개시한다.
오버레이 버니어, 모 버니어, 자 버니어, 포토레지스트 패턴, 스크라이브 레인, 정렬

Description

반도체 소자의 오버레이 버니어 형성 방법{Method of forming a overlay vernier in semiconductor device}
본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것으로, 특히 오버레이 버니어 패턴의 손상을 방지하는 반도체 소자의 오버레이 버니어 형성 방법에 관한 것이다.
일반적으로, 리소그라피 공정은 웨이퍼 상에 감광막을 도포한 후 노광 및 현상을 수행하는 공정으로써, 마스킹을 필요로 하는 식각공정이나 이온주입 공정을 수행하기 이전에 수행한다. 특히, 고집적화된 반도체 소자의 제조 공정은 리소그라피 공정 등을 적용하여 다수의 미세한 패턴들을 형성하는 공정으로 이루어지기 때문에 하부층 패턴과 상부층 패턴 간의 정확한 정렬이 요구된다.
이러한 정렬을 맞추기 위하여 오버레이 버니어(overlay vernier)를 사용한다. 오버레이 버니어는 웨이퍼의 스크라이브 레인(scribe lane)에 형성되며, 이전 공정 단계에서 형성된 모 버니어와 현 공정 단계에서 형성된 자 버니어로 구분할 수 있다. 또한, 모 버니어는 실제 셀 패턴과 동일한 물질로 형성할 수 있고, 자 버니어는 포토레지스트로 형성할 수 있다.
이 중에서, 모 버니어의 형성 방법을 예를 들어 설명하면 다음과 같다.
모 버니어는 반도체 기판에서 오버레이 버니어 영역에 형성된 적층 막들을 제거한 후, 층간 절연막을 형성하고 버니어 패턴 홀(hole)을 형성한다. 이어서, 셀 영역에 금속배선을 형성하기 위하여 하드 마스크막, 반사 방지막 및 감광막을 형성하는데, 이때, 셀 영역의 홀보다 폭이 넓은 버니어 홀 내에 하드 마스크막, 반사 방지막 및 감광막아 두껍게 형성된다. 이에 따라, 후속 식각 공정시 버니어 홀 내에 형성된 하드 마스크막, 반사 방지막 및 감광막이 잔류하게 되어 식각 공정을 어렵게 할 수 있다. 또한, 층간 절연막 중에서 버니어 홀과 인접한 모서리 영역에서는 하드 마스크막이 충분한 두께로 형성되기가 어려우므로 식각 공정 시 층간 절연막이 노출될 수가 있다. 이로 인해, 후속 식각 공정 시, 노출된 층간 절연막이 손상을 입을 수 있다.
또한, 유동성인 포토레지스트를 형성하였을 때, 깊은 버니어 패턴 홀의 내부에 포토레지스트가 두껍게 형성될 수 있다. 이에 따라, 식각 공정을 실시하여도 버니어 패턴 홀 내부에 두껍게 형성된 포토레지스가 모두 제거되지 못하고 일부가 잔류될 수 있다. 잔류된 포토레지스트는 하부의 반사 반지막 및 하드 마스크막도 제거되지 못하게 한다. 특히, 잔류된 하드 마스크막은 후속 다른 막의 형성 공정 시, 불순물로 작용할 수 있기 때문에 반도체 소자의 신뢰도를 낮추는 요인이 될 수 있다.
상술한 종래 기술에 따라 오베러이 버니어 패턴을 형성하면, 도 1에서와 같이, 패턴의 불균형(10 및 12)을 초래하여 정확한 정렬을 맞추기가 어렵게 된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 형성시 형성된 막들을 오버레이 버니어 영역에 잔류시키고, 이들 막들의 식각률 차이를 이용하여 버니어 홀을 형성함으로써 버니어 홀을 용이하게 형성할 수 있으며, 이로 인하여 오버레이 버니어 패턴의 변형을 방지할 수 있다.
본 발명의 반도체 소자의 오버레이 버니어 형성 방법은, 셀 영역 및 스크라이브 레인 영역을 포함하며, 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 제1 금속막이 형성된 반도체 기판이 제공된다. 셀 영역에 콘택 플러그가 형성될 제1 영역과 스크라이브 레인 영역에 오버레이 버니어가 형성될 제2 영역을 노출시키는 절연막 패턴을 형성한다. 제2 영역의 제1 금속막 및 제2 도전막을 제거한다. 제2 영역의 유전체막, 제1 도전막 및 게이트 절연막을 제거하되, 동시에 스크라이브 레인 영역의 절연막 패턴을 제거한다. 제2 영역의 반도체 기판을 포함한 제1 금속막 상에 제2 금속막, 절연막, 제1 하드 마스크막을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법으로 이루어진다.
반도체 기판이 제공되는 단계는, 셀 영역 및 스크라이브 레인 영역이 구획된 반도체 기판상에 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 제1 금속막을 순차적으로 형성한다. 게이트 패터닝 공정을 실시하여 제1 금속막, 제2 도전막, 유전체막, 제1 도전막 및 게이트 절연막을 패터닝하되, 스크라이브 레인 영역의 제1 금속막, 제2 도전막, 유전체막, 제1 도전막 및 게이트 절연막은 패터닝하지 않는 단계를 포함한다.
절연막 패턴을 형성하는 단계 이후에, 제1 영역 및 제2 영역이 완전히 채워지도록 제3 도전막을 형성한다. 제2 영역 내의 제3 도전막을 제거하되, 제1 영역 내에는 제3 도전막을 잔류시키는 단계를 포함한다. 제3 도전막은 폴리실리콘막으로 형성한다.
절연막 패턴을 제거하는 단계는, 셀 영역에 콘택 홀을 형성하는 단계와 동시에 실시한다.
절연막 패턴을 제거하는 공정은 건식 식각 공정으로 실시한다. 건식 식각 공정은 C4F8 또는 C4F6 가스와 O2 또는 Ar 가스를 혼합하여 실시한다.
제3 도전막을 제거하는 단계는 건식 식각 공정으로 실시한다. 건식 식각 공정은 SF6 가스와 He 가스의 혼합가스를 사용한다.
셀 영역에 콘택 홀을 형성하는 단계는, 제2 영역의 반도체 기판을 포함한 절연막 패턴 상에 제2 하드 마스크막, 반사 방지막 및 포토레지스트 패턴을 형성한다. 포토레지스트 패턴에 따라 식각 공정을 실시하여 반사 방지막 및 제2 하드 마스크막을 패터닝한다. 패터닝된 반사 방지막 및 제2 하드 마스크막에 따라 식각 공정을 실시하여 상기 콘택 홀, 스크라이브 레인 영역의 절연막 패턴 및 제2 영역 내의 유전체막을 제거한다. 반사 방지막 및 제2 하드 마스크막을 제거하면서 제2 영역 내의 제1 도전막 및 게이트 절연막을 제거하는 단계를 포함한다. 제1 하드 마스크막 상에 자버니어 패턴을 형성하는 단계를 포함한다.
본 발명은 게이트 형성을 위해 형성된 막들을 오버레이 버니어 영역에 잔류시키고, 이들 막들의 식각률 차이를 이용하여 버니어 홀을 형성함으로써 깊이가 얕은 버니어 홀을 용이하게 형성할 수 있고, 이로 인하여 오버레이 버니어 패턴의 변형을 방지할 수 있다.
또한, 포토레지스트의 잔류물 발생을 방지하여 후속 공정 시 불순물의 발생을 방지할 수 있으므로, 반도체 소자의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 셀 영역과 스크라이브 레인(scribe lane)이 구획된 웨이 퍼에 플래시 메모리 소자를 형성하는 경우, 게이트 절연막(202), 플로팅 게이트용 제1 도전막(204), 유전체막(206), 콘트롤 게이트용 제2 도전막(208) 및 게이트 전극용 제1 금속막(210)이 순차적으로 적층된 반도체 기판(200)이 제공된다. 게이트 절연막(202)은 산화막으로 형성하는 것이 바람직하고, 제1 도전막(204)은 폴리실리콘막으로 형성하는 것이 바람직하다. 유전체막(206)은 산화막, 질화막 및 산화막이 적층된 구조로 형성할 수 있으며, 제2 도전막(208)은 폴리실리콘막으로 형성하는 것이 바람직하다. 제1 금속막(210)은 텅스텐(tungsten; W) 또는 텅스텐실리사이드(tungsten-silicide; WSix)로 형성하는 것이 바람직하다.
셀 영역에 게이트 패턴을 형성하기 위한 식각 공정을 실시하되, 스크라인브 레인 영역에 형성된 게이트 절연막(202), 제1 도전막(204), 유전체막(206), 제2 도전막(208) 및 제1 금속막(210)은 잔류시킨다. 이는, 후속 오버레이 버니어 패턴의 홀 깊이를 낮추기 위한 것이다. 제1 금속막(310)이 형성된 반도체 기판(200)의 상부에 층간 절연막용 제1 절연막(212)을 형성한다. 제1 절연막(212)은 산화막으로 형성하는 것이 바람직하다.
셀 영역에 제1 절연막(212)에 듀얼 다마신(dualdamascene) 공정을 실시하여 홀을 형성한 후, 금속막을 형성하여 금속배선(214)을 형성한다. 금속배선이 형성된 제1 절연막(212) 상에 층간 절연막용 제2 절연막(216)을 형성한다.
제2 절연막(216) 상에 콘택 홀(217a) 및 버니어 홀(217b)이 개방된 하드 마스크 패턴(미도시)을 형성하고, 하드 마스크 패턴(미도시)에 따라서 식각 공정을 실시한다. 식각 공정은 금속막보다 산화막에 대한 식각 선택비가 높은 공정으로 실 시하는 것이 바람직하다. 이로 인하여, 셀 영역에서는 반도체 기판(200)이 노출되도록 콘택 홀(217a)을 형성하고, 스크라이브 레인 영역에서는 제1 금속막(210)이 노출되도록 버니어 홀(217b)을 형성한다. 하드 마스크 패턴(미도시)을 제거한다.
도 2b를 참조하면, 콘택 홀(217a) 내부에 콘택 플러그용 제3 도전막(218)을 채운다. 이때, 콘택 홀(217a) 내부뿐만 아니라 스크라이브 레인 영역의 버니어 홀(217b)의 내부에도 제3 도전막(218)이 형성된다. 제3 도전막(218)은 폴리실리콘막으로 형성할 수 있다.
도 2c를 참조하면, 스크라이브 레인 영역에 형성된 제3 도전막(218)을 제거하기 위한 식각 공정을 실시한다. 이때, 버니어 홀(218b)의 폭이 콘택 홀(217a) 보다 넓기 때문에, 동시에 식각 공정을 실시하면 버니어 홀(217b) 내에 형성된 제3 도전막(218)이 먼저 제거된다. 이로써, 콘택 홀(217a) 내부에 제3 도전막(218)을 3000Å 내지 4000Å의 두께만큼 잔류시키는 것이 바람직하다.
제3 도전막(218)을 제거하는 식각 공정시, 버니어 홀(217b) 영역의 제1 금속막(210) 및 제2 도전막(208)도 함께 제거되는데, 이때, 유전체막(206)이 식각 정지막의 역할을 한다. 식각 공정을 구체적으로 설명하면 다음과 같다.
식각 공정은 건식 식각 공정으로 실시할 수 있다. 건식 식각 공정은 제1 금속막(210) 및 제2 도전막(208)의 식각 속도는 빠르고, 유전체막(206)의 식각 속도는 느리도록 실시한다. 예를 들면, 상술한 바와 같이 제1 금속막(210)은 텅스텐(W) 또는 텅스텐실리사이드(WSix)로 형성되고, 제2 도전막(208)은 폴리실리콘으로 형성 된 경우, 식각 가스는 SF6 가스와 He 가스의 혼합가스를 사용하는 것이 바람직하다. SF6 가스와 He 가스의 혼합가스는 텅스텐(W), 텅스텐실리사이드(WSix) 또는 폴리실리사이드에 대한 식각 선택비가 높지만, 산화막이나 질화막에 대해서는 식각 선택비가 낮기 때문에 유전체막(206)이 용식각 정지막으로써의 역할을 하게 된다. 또한, 제1 및 제2 절연막(212 및 216) 역시 산화막으로 형성되기 때문에 제3 도전막(218)의 제거 공정 시에 제거되지 않는다.
도 2d를 참조하면, 셀 영역에 금속배선(214)과 연결될 될 콘택 플러그를 형성하기 위하여 제2 하드 마스크막(220), 제1 반사 방지막(222) 및 제1 포토레지스트 패턴(214)을 순차적으로 형성한다. 이때, 셀 영역의 콘택 홀(217a)의 폭이 좁기 때문에 제2 하드 마스크막(220)이 콘택 홀(217a) 내부에 형성되지 않고 콘택 홀(217a)의 상부를 덮는다.
또한, 제2 포토레지스트 패턴(224)의 개방 영역은, 셀 영역에서는 콘택 홀 영역이 개방되며, 스크라이브 레인 영역에서는 스크라이브 레인 영역 전체가 개방된다. 이때, 버니어 홀(217b) 하부에 제1 도전막(204) 및 유전체막(206)이 형성되어 있으므로 버니어 홀(217b)의 깊이가 종래에 비하여 깊지 않기 때문에 버니어 홀(217b) 내부에 형성되는 제1 포토레지스트 패턴(224)을 두껍지 않게 형성할 수 있다. 이로 인해, 제1 포토레지스트 패턴(224)을 용이하게 제거할 수 있다.
도 2e를 참조하면, 제1 포토레지스트 패턴(224)에 따라 식각 공정을 실시하여 제1 반사 방지막(222) 및 제1 하드 마스크막(220)을 패터닝한다. 이로써, 스크 라이브 레인에 형성된 제1 반사 방지막(222) 및 제1 하드 마스크막(220)은 모두 제거된다. 제1 포토레지스트 패턴(224)을 제거한다. 제1 포토레지스트 패턴(224)을 제거하는 공정 시, 스크라이브 레인에 잔류할 수 있는 제1 포토레지스트 패턴(224), 제1 반사 방지막(222) 및 제1 하드 마스크막(220)이 모두 제거될 수 있으므로, 버니어 홀(217b) 내부에 불순물을 모두 제거할 수 있다.
도 2f를 참조하면, 패터닝된 제1 반사 방지막(도 2e의 222) 및 제1 하드 마스크막(도 2e의 20)에 따라 식각 공정을 실시하여 셀 영역에 홀(223)을 형성한다. 홀(223)을 형성하는 식각 공정 시, 스크라이브 영역의 제2 절연막(216), 제1 절연막(212) 및 노출된 유전체막(206)도 동시에 제거된다. 식각 공정은 건식 식각 공정으로 실시할 수 있다. 건식 식각 공정은 금속막에 비하여 산화막의 식각 선택비가 높은 가스의 조합으로 실시하는 것이 바람직하다. 예를 들면, 식각 공정은 C4F8 또는 C4F6 가스와 O2 또는 Ar 가스를 조합하여 실시할 수 있다. 스크라이브 레인 영역의 상부에 제1 금속막(210) 및 제1 도전막(204)이 노출된다.
이어서, 셀 영역에 잔류하는 제1 반사 방지막(도 2e의 222) 및 제1 하드 마스크막(도 2e의 220)을 제거하는 식각 공정을 실시한다. 이와 동시에, 스크라이브 레인 영역에서 버니어 홀(217b)을 통해 노출된 제1 도전막(204) 및 게이트 절연막(202)을 순차적으로 제거할 수 있다.
도 2g를 참조하면, 홀(도 2f의 223) 내부가 채워지도록 콘택 플러그용 제2 금속막(226)을 형성한 후, 제2 절연막(216)이 드러나도록 연마 공정을 실시한다. 이어서, 제3 절연막(228), 제2 하드 마스크막(230), 제2 반사 방지막(230) 및 제2 포토레지스트 패턴(234)을 순차적으로 형성한다.
상술한 기술에 의하여, 오버레이 버니어 패턴의 변형을 방지할 수 있으므로, 도 3에서와 같이 모 버니어(310)와 자 버니어(320)를 정렬하기가 용이해진다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 반도체 소자의 오버레이 버니어 사진이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 설명하기 위한 단면도이다.
도 3은 본 발명에 따른 반도체 소자의 오버레이 버니어 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 게이트 절연막
204 : 제1 도전막 206 : 유전체막
208 : 제2 도전막 210 : 제1 금속막
212 : 제1 절연막 214 : 금속배선
216 : 제2 절연막 218 : 제3 도전막
220 : 제1 하드 마스크막 222 : 제1 반사 방지막
224 : 제1 포토레지스트 패턴 226 : 제2 금속막
228 : 제3 절연막 230 : 제2 하드 마스크막
232 : 제2 반사 방지막 234 : 제2 포토레지스트 패턴

Claims (11)

  1. 셀 영역 및 스크라이브 레인 영역을 포함하며, 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 제1 금속막이 형성된 반도체 기판이 제공되는 단계;
    상기 셀 영역에 콘택 플러그가 형성될 제1 영역과 상기 스크라이브 레인 영역에 오버레이 버니어가 형성될 제2 영역을 노출시키는 절연막 패턴을 형성하는 단계;
    상기 제2 영역의 상기 제1 금속막 및 상기 제2 도전막을 제거하는 단계;
    상기 제2 영역의 상기 유전체막, 상기 제1 도전막 및 상기 게이트 절연막을 제거하되, 동시에 상기 스크라이브 레인 영역의 상기 절연막 패턴을 제거하는 단계; 및
    상기 제2 영역의 상기 반도체 기판을 포함한 상기 제1 금속막 상에 제2 금속막, 절연막, 제1 하드 마스크막을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판이 제공되는 단계는,
    상기 셀 영역 및 상기 스크라이브 레인 영역이 구획된 상기 반도체 기판상에 상기 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 제1 금속막을 순차적으로 형성하는 단계; 및
    게이트 패터닝 공정을 실시하여 상기 제1 금속막, 제2 도전막, 유전체막, 제1 도전막 및 게이트 절연막을 패터닝하되, 상기 스크라이브 레인 영역의 상기 제1 금속막, 제2 도전막, 유전체막, 제1 도전막 및 게이트 절연막은 패터닝하지 않는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
  3. 제 1 항에 있어서, 상기 절연막 패턴을 형성하는 단계 이후에,
    상기 제1 영역 및 상기 제2 영역이 완전히 채워지도록 제3 도전막을 형성하는 단계; 및
    상기 제2 영역 내의 상기 제3 도전막을 제거하되, 상기 제1 영역 내에는 상기 제3 도전막을 잔류시키는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
  4. 제 3 항에 있어서,
    상기 제3 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 오버레이 버니어 형성 방법.
  5. 제 3 항에 있어서,
    상기 절연막 패턴을 제거하는 단계는, 상기 셀 영역에 콘택 홀을 형성하는 단계와 동시에 실시하는 반도체 소자의 오버레이 버니어 형성 방법.
  6. 제 5 항에 있어서,
    상기 절연막 패턴을 제거하는 공정은 건식 식각 공정으로 실시하는 반도체 소자의 오버레이 버니어 형성 방법.
  7. 제 6 항에 있어서,
    상기 건식 식각 공정은 C4F8 또는 C4F6 가스와 O2 또는 Ar 가스를 혼합하여 실시하는 반도체 소자의 오버레이 버니어 형성 방법.
  8. 제 3 항에 있어서,
    상기 제3 도전막을 제거하는 단계는 건식 식각 공정으로 실시하는 반도체 소자의 오버레이 버니어 형성 방법.
  9. 제 8 항에 있어서,
    상기 건식 식각 공정은 SF6 가스와 He 가스의 혼합가스를 사용하는 반도체 소자의 오버레이 버니어 형성 방법.
  10. 제 5 항에 있어서, 상기 셀 영역에 콘택 홀을 형성하는 단계는,
    상기 제2 영역의 상기 반도체 기판을 포함한 상기 절연막 패턴 상에 제2 하드 마스크막, 반사 방지막 및 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 따라 식각 공정을 실시하여 상기 반사 방지막 및 상기 제2 하드 마스크막을 패터닝하는 단계;
    패터닝된 상기 반사 방지막 및 상기 제2 하드 마스크막에 따라 식각 공정을 실시하여 상기 콘택 홀, 상기 스크라이브 레인 영역의 상기 절연막 패턴 및 상기 제2 영역 내의 상기 유전체막을 제거하는 단계; 및
    상기 반사 방지막 및 상기 제2 하드 마스크막을 제거하면서 상기 제2 영역 내의 상기 제1 도전막 및 상기 게이트 절연막을 제거하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
  11. 제 1 항에 있어서,
    상기 제1 하드 마스크막 상에 자버니어 패턴을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
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* Cited by examiner, † Cited by third party
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US8502355B2 (en) 2010-12-09 2013-08-06 SK Hynix Inc. Overlay vernier mask pattern, formation method thereof, semiconductor device including overlay vernier pattern, and formation method thereof
US9123657B2 (en) 2013-09-16 2015-09-01 Samsung Electronics Co., Ltd. Method of fabricating semiconductor devices
KR20170042085A (ko) * 2015-10-08 2017-04-18 에스케이하이닉스 주식회사 반도체 장치의 제조방법

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