KR20080086692A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 패턴 형성 후 상기 게이트 패턴 사이에 층간 절연막 패턴을 형성함으로써, 후속 공정으로 진행되는 랜딩 플러그 콘택홀 형성을 위한 식각 공정 시 상기 랜딩 플러그 콘택홀의 오픈되어야 할 소정 영역을 확보하여 콘택홀 낫 오픈(Not Open) 현상을 방지할 수 있다.
이는 이 후 테스트 공정 시 발생할 수 있는 페일이 방지되며, 게이트 전류 이동 용이도를 확보하며, tWR 특성 및 타이밍 마진(Timing Margin)이 확보되어 소자의 특성을 향상시키는 기술을 개시한다.
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 105, 205 : 소자분리막
110, 210 : 게이트 폴리실리콘층 115, 215 : 게이트 금속층
120, 220 : 게이트 하드마스크층 125, 225 : 게이트 패턴
130, 230 : 스페이서층 140 : 층간 절연막
150, 245 : 하드마스크층 160 : 감광막 패턴
165, 255 : 랜딩 플러그 콘택홀 233 : 제 1 감광막 패턴
235 : 제 1 층간 절연막 235a : 제 1 층간 절연막 패턴
240 : 제 2 층간 절연막 250 : 제 2 감광막 패턴
260 : 랜딩 플러그 콘택
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 패턴 형성 후 상기 게이트 패턴 사이에 층간 절연막 패턴을 형성함으로써, 후속 공정으로 진행되는 랜딩 플러그 콘택홀 형성을 위한 식각 공정 시 상기 랜딩 플러그 콘택홀의 오픈되어야 할 소정 영역을 확보하여 콘택홀 낫 오픈 현상을 방지할 수 있다.
이는 이 후 테스트 공정 시 발생할 수 있는 페일이 방지되며, 게이트 전류 이동 용이도를 확보하며, tWR(Write Recovery time) 특성 및 타이밍 마진(Timing Margin)이 확보되어 소자의 특성을 향상시키는 기술을 개시한다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 고집적 반도체 소자의 제조시 한정된 공간에 더 많은 단위 셀 들을 구비시키기 위하여, 단위 셀의 실질적인 면적의 감소와 더불어, 콘택 사이즈의 크기도 함께 감소되고 있다.
따라서, 상, 하부 패턴들간, 특히 기판 접합영역과 비트 라인 간 및 기판 접합영역과 캐패시터 간의 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(self aligned contact : 이하 SAC)을 통해 접합영역 상에 랜딩 플러그 폴리를 형성함으로써, 이러한 랜딩 플러그 폴리에 의해 상하부 패턴들 간의 안정적인 전기적 연결이 이루어지도록 하고 있다
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(105)이 구비된 반도체 기판(100) 상부에 게이트 패턴(125)을 형성한다.
여기서, 게이트 패턴(125)은 게이트 폴리실리콘층(110), 게이트 금속층(115) 및 게이트 하드마스크층(120)으로 이루어지도록 형성하는 것이 바람직하다.
다음에, 게이트 패턴(125)을 포함하는 전체 상부에 일정 두께의 스페이서층(130)을 형성한다.
그리고, 상기 결과물 전면에 층간 절연막(140) 및 하드마스크층(150)을 형성하고, 하드마스크층(150) 상부에 랜딩 플러그 콘택 예정 영역을 노출시키는 감광막 패턴(160)을 형성한다.
도 1b를 참조하면, 감광막 패턴(160)을 식각 마스크로 하드마스크층(150)을 식각하여 하드마스크층 패턴(미도시)을 형성한다.
다음에, 상기 하드마스크층 패턴(미도시)을 식각 마스크로 층간 절연막(140)을 식각하여 랜딩 플러그 콘택홀(165)을 형성한다.
여기서, 랜딩 플러그 콘택홀(165) 형성을 위한 식각 공정 시 게이트 패턴(125) 사이의 층간 절연막(140)이 완전히 식각되지 않아 'A'와 같이 랜딩 플러그 콘택홀(165)이 낫 오픈(Not Open)되는 문제가 발생한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 소자가 고집적화되 면서 랜딩 플러그 콘택홀의 종횡비가 증가됨에 따라 상기 랜딩 플러그 콘택홀 형성을 위한 층간 절연막 식각 공정 시 상기 랜딩 플러그 콘택홀이 완전히 오픈되지 않는 낫 오픈(Not Open) 문제가 발생한다.
상기와 같은 콘택홀 낫 오픈 문제는 소자의 페일(Fail)을 유발하며, 게이트의 전류 이동 용이도(Current Drivability)를 감소시켜 tWR(Write Recovery Time) 특성이 열화되는 문제가 있다.
본 발명은 게이트 패턴 형성 후 상기 게이트 패턴 사이에 층간 절연막 패턴을 형성함으로써, 후속 공정으로 진행되는 랜딩 플러그 콘택홀 형성을 위한 식각 공정 시 상기 랜딩 플러그 콘택홀의 오픈되어야 할 소정 영역을 확보하여 콘택홀 낫 오픈 현상을 방지할 수 있다.
이는 이 후 테스트 공정 시 발생할 수 있는 페일이 방지되며, 게이트 전류 이동 용이도를 확보하며, tWR 특성 및 타이밍 마진(Timing Margin)이 확보되어 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
소자분리막이 구비된 반도체 기판 상부에 게이트 패턴을 형성하는 단계와,
상기 게이트 패턴을 포함하는 전체 표면에 일정 두께의 스페이서층을 형성하는 단계와,
상기 게이트 패턴 사이의 랜딩 플러그 콘택 영역을 매립하되, 상기 게이트 패턴의 높이보다 높은 제 1 층간 절연막 패턴을 형성하는 단계와,
상기 결과물 상부에 제 2 층간 절연막을 형성하는 단계와,
상기 제 1 층간 절연막 패턴이 노출될때까지 에치 백 공정을 수행하는 단계;
상기 노출된 제 1 층간 절연막 패턴을 제거하는 단계와,
상기 랜딩 플러그 콘택 영역의 상기 스페이서층을 식각하여 상기 반도체 기 판이 노출되는 랜딩 플러그 콘택홀을 형성하는 단계와,
상기 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 제 1 층간 절연막 패턴 및 제 2 층간 절연막은 식각 선택비 차이를 갖는 물질로 형성하는 것과,
상기 제 2 층간 절연막은 5000 내지 7000Å의 두께로 형성하는 것과,
상기 제 1 층간 절연막 패턴을 제거하는 단계는 습식 식각으로 진행하는 것과,
상기 랜딩 플러그 콘택을 형성하는 단계는 상기 랜딩 플러그 콘택홀을 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계와,
상기 게이트 패턴 상부가 노출될때까지 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도이다.
도 2a를 참조하면, 소자분리막(205)이 구비된 반도체 기판(200) 상부에 게이트 산화막(미도시), 게이트 폴리실리콘층(210), 게이트 금속층(215) 및 게이트 하드마스크층(220)의 적층구조를 형성한다.
다음에, 상기 적층구조를 패터닝하여 복수개의 게이트 패턴(225)을 형성한 다.
여기서, 게이트 금속층(215)은 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 어느 하나를 사용하여 형성하며, 게이트 하드마스크층(220)은 질화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 게이트 패턴(225)를 포함하는 전체 상부에 일정 두께의 스페이서층(230)을 형성하고, 상기 결과물 상부에 제 1 층간 절연막(미도시) 및 감광막(미도시)을 형성한다.
다음에, 랜딩 플러그 예정 영역에 차광 패턴이 구비된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 상기 랜딩 플러그 예정 영역 상에 제 1 감광막 패턴(미도시)이 형성되도록 한다.
도 2c를 참조하면, 상기 제 1 감광막 패턴(미도시)을 식각 마스크로 상기 제 1 층간 절연막(미도시)을 식각하여 랜딩 플러그 콘택 예정 영역에 제 1 층간 절연막 패턴(235)을 형성한다.
여기서, 제 1 층간 절연막 패턴(235)은 상기 랜딩 플러그 콘택 예정 영역이 매립되도록 형성하며, 게이트 패턴(225)보다 높게 형성되도록 하는 것이 바람직하다.
다음에, 상기 제 1 감광막 패턴(미도시)을 제거한 후 상기 결과물 상부에 제 2 층간 절연막(240)을 형성한다.
이때, 제 2 층간 절연막(240)은 반도체 기판(200) 표면으로부터 500 내지 7000Å의 두께로 형성하는 것이 바람직하다.
또한, 제 2 층간 절연막(240)은 제 1 층간 절연막 패턴(135)과 식각 선택비 차이를 가지는 물질로 형성하는 것이 바람직하다.
도 2d를 참조하면, 에치 백(Etch Back) 공정을 수행하여 제 2 층간 절연막(240)을 식각한다.
이때, 제 1 층간 절연막 패턴(235)은 제 2 층간 절연막(240)과의 식각 선택비 차이가 크기 때문에 제 2 층간 절연막(240) 식각 공정 시 제 1 층간 절연막 패턴(235)은 거의 식각되지 않게 된다.
여기서, 제 2 층간 절연막(240)은 제 1 층간 절연막 패턴(235)이 일부 노출될때까지 식각하는 것이 바람직하다.
도 2e를 참조하면, 상기 랜딩 플러그 콘택 예정 영역에 형성된 제 1 층간 절연막 패턴(235)을 제거하여 게이트 패턴(225) 사이의 상기 랜딩 플러그 콘택 예정을 노출시킨다.
여기서, 제 1 층간 절연막 패턴(235)의 제거 공정은 습식 식각으로 진행하는 것이 바람직하다.
이때, 제 2 층간 절연막(240)도 일부 제거되는데, 게이트 패턴(225)이 노출되지 않는 높이까지 제거되도록 하는 것이 바람직하다.
도 2f를 참조하면, 상기 랜딩 플러그 콘택 예정 영역을 포함하는 반도체 기판(200) 전면에 일정 두께의 하드마스크층(245)을 형성한다.
도 2g를 참조하면, 상기 결과물 상부에 제 2 감광막(미도시)을 형성하고, 랜딩 플러그 콘택용 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 랜딩 플러 그 콘택 영역을 노출시키는 제 2 감광막 패턴(250)을 형성한다.
다음에, 제 2 감광막 패턴(250)을 식각 마스크로 노출된 하드마스크층(245) 을 식각하여 랜딩 플러그 콘택홀(255)을 정의하는 하드마스크층(245) 패턴을 형성한다.
도 2h를 참조하면, 제 2 감광막 패턴(250)을 제거한 후 하드마스크층(245) 패턴을 식각 마스크로 에치 백 공정을 수행하여 게이트 패턴(225) 사이에 노출된 반도체 기판(200) 상부의 스페이서층(230)이 제거되도록 한다.
도 2i를 참조하면, 하드마스크층(245) 패턴을 제거한 후 랜딩 플러그 콘택홀(255)을 포함하는 전체 상부에 폴리실리콘층을 형성한다.
다음에, 게이트 패턴(225) 상부의 게이트 하드마스크층(220)이 노출될때까지 평탄화 공정을 수행하여 랜딩 플러그 콘택(260)을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 게이트 패턴 형성 후 상기 게이트 패턴 사이에 층간 절연막 패턴을 형성함으로써, 후속 공정으로 진행되는 랜딩 플러그 콘택홀 형성을 위한 식각 공정 시 상기 랜딩 플러그 콘택홀의 오픈되어야 할 소정 영역을 확보하여 콘택홀 낫 오픈 현상을 방지할 수 있다.
이는 이 후 테스트 공정 시 발생할 수 있는 페일이 방지되며, 게이트 전류 이동 용이도를 확보하며, tWR 특성 및 타이밍 마진(Timing Margin)이 확보되어 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 소자분리막이 구비된 반도체 기판 상부에 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 포함하는 전체 표면에 일정 두께의 스페이서층을 형성하는 단계;상기 게이트 패턴 사이의 랜딩 플러그 콘택 영역을 매립하되, 상기 게이트 패턴의 높이보다 높은 제 1 층간 절연막 패턴을 형성하는 단계;상기 결과물 상부에 제 2 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 패턴이 노출될때까지 에치 백 공정을 수행하는 단계;상기 노출된 제 1 층간 절연막 패턴을 제거하는 단계;상기 랜딩 플러그 콘택 영역의 상기 스페이서층을 식각하여 상기 반도체 기판이 노출되는 랜딩 플러그 콘택홀을 형성하는 단계; 및상기 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막 패턴 및 제 2 층간 절연막은 식각 선택비 차이를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 5000 내지 7000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막 패턴을 제거하는 단계는 습식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 랜딩 플러그 콘택을 형성하는 단계는상기 랜딩 플러그 콘택홀을 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계;상기 게이트 패턴 상부가 노출될때까지 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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