KR20090014462A - 반도체 소자의 스토리지 노드 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 스토리지 노드 콘택 형성 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 스토리지 노드 콘택 형성 방법은, 랜딩 플러그를 구비하는 기판 상에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 비트라인을 형성하는 단계; 상기 비트라인의 양측벽에 비트라인 스페이서를 형성하는 단계; 상기 비트라인 및 상기 비트라인 스페이서를 식각 베리어로 상기 랜딩 플러그가 노출될 때까지 상기 제1 층간 절연막을 식각하는 단계; 식각된 상기 제1 층간 절연막을 포함하는 결과물의 전체 구조 상부에 도전층을 형성하는 단계; 상기 도전층 상에 스토리지 노드 콘택 예정영역을 덮는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 도전층을 식각하여 스토리지 노드 콘택을 형성하는 단계; 및 상기 스토리지 노드 콘택 사이의 공간을 매립하는 제2 층간 절연막을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 스토리지 노드 콘택 형성 방법은, 종래의 스토리지 노드 콘택 형성 방법을 개선하여 스토리지 노드 콘택의 오픈 마진 확보와 게이트와의 SAC를 동시에 만족시키면서 다양한 불량 발생을 방지할 수 있다.
스토리지 노드 콘택, 비트라인, 비트라인 스페이서, 오픈 마진, SAC 불량

Description

반도체 소자의 스토리지 노드 콘택 형성 방법{METHOD FOR FORMING STORAGE NODE CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 스토리지 노드 콘택(storage node contact) 형성 방법에 관한 것이다.
반도체 메모리 소자, 예를 들어, DRAM의 제조 공정에 있어서, 셀 영역에 형성되는 스토리지 노드 콘택은 스토리지 노드와 기판 활성영역을 연결시켜 DRAM 소자의 전기적 동작을 가능하게 한다.
도1은 종래 기술에 따른 스토리지 노드 콘택 형성이 완료된 반도체 소자를 도시한 사시도이다.
도1에 도시된 바와 같이, 반도체 기판(10) 상에는 공지의 방법으로 형성되는 게이트 패턴(11), 랜딩 플러그(landing plug, 12), 비트라인(14) 및 스토리지 노드 콘택(16)이 구비된다.
이때, 게이트 패턴(11)은 y축 방향을 따라 형성되고, 비트라인은 게이트 패 턴(11)과 교차하여 x축 방향을 따라 형성된다. 또한, 랜딩 플러그(12)는 비트라인(14)과 연결되는 제1 랜딩 플러그와 스토리지 노드 콘택(16)과 연결되는 제2 랜딩 플러그로 구별할 수 있다. 즉, 비트라인(14)은 제1 층간 절연막(13)을 관통하여 제1 랜딩 플러그와 연결되고, 스토리지 노드 콘택(16)은 제2 층간 절연막(15) 및 제1 층간 절연막(13)을 관통하여 제2 랜딩 플러그와 연결된다.
이하, 도1의 x축 방향에 따라 이러한 스토리지 노드 콘택 형성 방법을 좀더 상세히 설명하기로 한다.
도2a 내지 도2d는 종래 기술에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법을 설명하기 위한 공정 단면도이다. 여기서, 도1과 대응하는 부분은 동일한 도면 부호를 사용하기로 한다.
도2a에 도시된 바와 같이, 반도체 기판(10) 상에 공지의 방법으로 게이트 패턴(11)을 형성한다. 게이트 패턴(11)은 게이트 도전막 및 게이트 하드마스크가 적층되고 그 양측벽에 게이트 스페이서가 형성된 구조를 갖는다.
이어서, 게이트 패턴(11)이 형성된 결과물의 전체 구조 상에 절연막(미도시됨)을 형성한 후, 이 절연막을 선택적으로 식각하여 반도체 기판(10)의 일부를 노출시키는 콘택홀을 형성하고 이 콘택홀에 도전 물질을 매립함으로써 랜딩 플러그(12)를 형성한다. 전술한 바와 같이, 랜딩 플러그(12)는 비트라인(14)과 연결되는 제1 랜딩 플러그(12a)와 스토리지 노드 콘택(16)과 연결되는 제2 랜딩 플러그(12b)로 구별할 수 있다.
이어서, 게이트 패턴(11)의 게이트 하드마스크가 드러날 때까지 평탄화 공정 을 수행하고, 결과물의 전체 구조 상에 제1 층간 절연막(13)을 형성한다.
이어서, 제1 층간 절연막(13)을 선택적으로 식각하여 제1 랜딩 플러그(12a)를 노출시키는 비트라인 콘택(미도시됨)을 형성한 후, 제1 층간 절연막(13) 상에 이 비트라인 콘택과 연결되는 비트라인(14)을 형성한다. 비트라인(14)은 베리어 금속, 비트라인 도전막 및 비트라인 하드마스크가 적층되고 그 양측벽에 비트라인 스페이서가 형성된 구조를 갖는다.
도2b에 도시된 바와 같이, 비트라인(14)을 포함하는 결과물의 전체 구조 상에 제2 층간 절연막(15)을 형성한다. 전술한 바와 같이, 본 도면은 도1의 사시도를 x축 방향에 따라 도시한 것으로서, 제2 층간 절연막(15)에 의해 덮인 비트라인(14)을 점선으로 표시하였다.
도2c에 도시된 바와 같이, 제2 층간 절연막(15) 상에 스토리지 노드 콘택 예정영역을 오픈시키는 포토레지스트 패턴(PR)을 형성한다.
이어서, 포토레지스트 패턴을 식각 마스크로 제2 층간 절연막(15) 및 제1 층간 절연막(13)을 식각하여 제2 랜딩 플러그(12b)를 노출시키는 스토리지 노드 콘택홀을 형성한다.
도2d에 도시된 바와 같이, 포토레지스트 패턴을 제거한 후, 스토리지 노드 콘택홀 내에 도전 물질을 매립함으로써 스토리지 노드 콘택(16)을 형성한다.
그러나, 최근 반도체 소자의 크기가 축소(shrink)됨에 따라 이러한 종래 기술에 따른 스토리지 노드 콘택 형성 방법을 이용하는 경우 공정 마진의 부족으로 다양한 불량이 발생하게 되었다.
종래 기술에서는 스토리지 노드 콘택 형성을 위해 제2 층간 절연막 및 제1 층간 절연막의 식각이 요구되어 식각 타겟이 크기 때문에, 스토리지 노드 콘택의 낫 오픈(not open) 문제가 발생하게 된다. 반면, 스토리지 노드 콘택의 낫 오픈 문제를 방지하기 위하여 과도 식각(over etch)을 수행하는 경우에는 스토리지 노드 콘택과 게이트 사이의 SAC(Self Aligned Contact) 불량이 발생하게 된다. 결과적으로, 종래 기술로는 스토리지 노드 콘택의 오픈 마진 확보와 게이트와의 SAC를 동시에 만족시키는 것이 어렵다.
또한, 스토리지 노드 콘택홀 형성후 이 스토리지 노드 콘택홀에 도전 물질을 매립하는 과정 사이에 지연시간(delay time)이 생기는 경우에는, 랜딩 플러그와 스토리지 노드 콘택 사이의 계면에 자연 산화막이 생성되어 패키지 테스트(package test)에서의 불량을 초래할 수도 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 종래의 스토리지 노드 콘택 형성 방법을 개선하여 스토리지 노드 콘택의 오픈 마진 확보와 게이트와의 SAC를 동시에 만족시키면서 다양한 불량 발생을 방지할 수 있는 반도체 소자의 스토리지 노드 콘택 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 스토리지 노드 콘택 형성 방법은, 랜딩 플러그를 구비하는 기판 상에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 비트라인을 형성하는 단계; 상기 비트라인의 양측벽에 비트라인 스페이서를 형성하는 단계; 상기 비트라인 및 상기 비트라인 스페이서를 식각 베리어로 상기 랜딩 플러그가 노출될 때까지 상기 제1 층간 절연막을 식각하는 단계; 식각된 상기 제1 층간 절연막을 포함하는 결과물의 전체 구조 상부에 도전층을 형성하는 단계; 상기 도전층 상에 스토리지 노드 콘택 예정영역을 덮는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 도전층을 식각하여 스토리지 노드 콘택을 형성하는 단계; 및 상기 스토리지 노드 콘택 사이의 공간을 매립하는 제2 층간 절연막을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 스토리지 노드 콘택 형성 방법은, 종래의 스토리지 노드 콘택 형성 방법을 개선하여 스토리지 노드 콘택의 오픈 마진 확보와 게이트와의 SAC를 동시에 만족시키면서 다양한 불량 발생을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법을 설명하기 위한 공정 단면도이다. 본 도면은 도1의 x축 방향에 따른 단면을 도시한 것이다.
도3a에 도시된 바와 같이, 반도체 기판(30) 상에 y축 방향을 따라 연장되는 게이트 패턴(31)을 형성한다. 게이트 패턴(31)은 게이트 도전막 및 게이트 하드마스크가 적층되고 그 양측벽에 게이트 스페이서가 형성된 구조를 갖는다.
이어서, 게이트 패턴(31)이 형성된 결과물의 전체 구조 상에 절연막(미도시됨)을 형성한 후, 이 절연막을 선택적으로 식각하여 반도체 기판(30)의 일부를 노출시키는 콘택홀을 형성하고 이 콘택홀에 도전 물질을 매립함으로써 랜딩 플러그(32)를 형성한다. 랜딩 플러그(32)는 후속 비트라인과 연결되는 제1 랜딩 플러그(32a)와 후속 스토리지 노드 콘택과 연결되는 제2 랜딩 플러그(32b)로 구별할 수 있다.
이어서, 게이트 패턴(31)의 게이트 하드마스크가 드러날 때까지 평탄화 공정을 수행하고, 결과물의 전체 구조 상에 제1 층간 절연막(33)을 형성한다.
이어서, 제1 층간 절연막(33)을 선택적으로 식각하여 제1 랜딩 플러그(32a)를 노출시키는 비트라인 콘택(미도시됨)을 형성한 후, 비트라인 콘택을 포함하는 결과물의 전체 구조 상에 비트라인 베리어 금속, 비트라인 도전막 및 비트라인 하드마스크를 순차적으로 형성하고 이를 패터닝하여 x축 방향을 따라 연장되는 비트라인(34)을 형성한다.
도3b에 도시된 바와 같이, 비트라인(34)을 포함하는 결과물의 전면에 비트라인 스페이서용 절연막(미도시됨)을 형성한 후, 이를 스페이서 식각하여 비트라인(34) 측벽에 비트라인 스페이서(미도시됨)를 형성한다.
이어서, 비트라인 하드마스크 및 비트라인 스페이서를 식각 베리어로 제1 층간 절연막(33)을 식각하여 랜딩 플러그(32)를 노출시킨다. 이때, 제1 층간 절연막(33)의 식각은 랜딩 플러그(32)의 표면이 노출되는 정도의 라이트 식각(light etch)으로 수행되는 것이 바람직하다.
본 도면의 공정 결과, 식각으로 형성되는 제1 층간 절연막(33) 패턴은 비트라인(34) 및 그 측벽의 비트라인 스페이서와 동일한 패턴을 갖게 되고, 그에 따라 비트라인(34) 및 비트라인 스페이서에 의해 덮이지 않는 영역의 랜딩 플러그(32) 등이 드러나게 된다.
도3c에 도시된 바와 같이, 비트라인(34) 및 비트라인 스페이서와 그 하부의 제1 층간 절연막(33) 패턴이 형성된 결과물의 전체 구조 상부에 스토리지 노드 콘택용 도전층(35)을 형성한다.
이어서, 스토리지 노드 콘택용 도전층(35) 표면을 평탄화한다. 이와 같은 평탄화 공정은 CMP 또는 에치백을 통하여 수행될 수 있다.
도3d에 도시된 바와 같이, 표면이 평탄화된 스토리지 노드 콘택용 도전층(35) 상에 스토리지 노드 콘택 예정영역을 덮는 포토레지스트 패턴(36)을 형성한다.
도3e에 도시된 바와 같이, 포토레지스트 패턴(36)을 식각 마스크로 스토리지 노드 콘택용 도전층(35)을 식각하여 제2 랜딩 플러그(32b)와 연결되는 스토리지 노드 콘택(35´)을 형성한다.
이어서, 결과물의 전체 구조 상에 제2 층간 절연막(37)을 형성한 후, 스토리지 노드 콘택(35´)이 드러날 때까지 평탄화 공정(예를 들어, CMP 또는 에치백)을 수행하여 스토리지 노드 콘택(35´) 사이의 공간에 제2 층간 절연막(37)을 매립시킨다.
종래 기술에서 층간 절연막을 먼저 형성하고 이 층간 절연막의 스토리지 노드 콘택 예정 영역을 식각하여 이에 도전 물질을 매립하는 스토리지 노드 콘택 형성 방법과 달리, 본 발명에 따르면 스토리지 노드 콘택을 먼저 형성하고 스토리지 노드 콘택 사이의 공간에 층간 절연막을 매립하는 방법을 채용하고 있다. 따라서, 스토리지 노드 콘택의 낫오픈 불량 또는 게이트와의 SAC 불량이 원천적으로 방지되며, 랜딩 플러그와 스토리지 노드 콘택 사이의 계면에 자연 산화막이 생성되는 것 을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 스토리지 노드 콘택 형성이 완료된 반도체 소자를 도시한 사시도.
도2a 내지 도2d는 종래 기술에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법을 설명하기 위한 공정 단면도.
도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자의 스토리지 노드 콘택 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 31 : 게이트 패턴
32 : 랜딩 플러그 33 : 제1 층간 절연막
34 : 비트라인 35 : 스토리지 노드 콘택용 도전층
35´ : 스토리지 노드 콘택 36 : 포토레지스트 패턴
37 : 제2 층간 절연막

Claims (7)

  1. 랜딩 플러그를 구비하는 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 비트라인을 형성하는 단계;
    상기 비트라인의 양측벽에 비트라인 스페이서를 형성하는 단계;
    상기 비트라인 및 상기 비트라인 스페이서를 식각 베리어로 상기 랜딩 플러그가 노출될 때까지 상기 제1 층간 절연막을 식각하는 단계;
    식각된 상기 제1 층간 절연막을 포함하는 결과물의 전체 구조 상부에 도전층을 형성하는 단계;
    상기 도전층 상에 스토리지 노드 콘택 예정영역을 덮는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 상기 도전층을 식각하여 스토리지 노드 콘택을 형성하는 단계; 및
    상기 스토리지 노드 콘택 사이의 공간을 매립하는 제2 층간 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 비트라인 형성 단계는,
    상기 제1 층간 절연막을 선택적으로 식각하여 상기 비트라인과 연결될 랜딩 플러그를 노출시키는 비트라인 콘택을 형성하는 단계;
    상기 비트라인 콘택을 포함하는 상기 제1 층간 절연막 상에 비트라인 베리어 금속, 비트라인 도전막 및 비트라인 하드마스크를 순차적으로 형성하는 단계; 및
    상기 비트라인 하드마스크, 상기 비트라인 도전막 및 상기 비트라인 베리어 금속을 패터닝하여 상기 비트라인 콘택과 연결되는 상기 비트라인을 형성하는 단계를 포함하는
    반도체 소자의 스토리지 노드 콘택 형성 방법.
  3. 제1항에 있어서,
    상기 제1 층간 절연막 식각 단계는,
    라이트 식각으로 수행되는
    반도체 소자의 스토리지 노드 콘택 형성 방법.
  4. 제3항에 있어서,
    상기 제1 층간 절연막 식각 단계는,
    상기 랜딩 플러그의 표면이 노출될 때까지 수행되는
    반도체 소자의 스토리지 노드 콘택 형성 방법.
  5. 제1항에 있어서,
    상기 도전층 형성 단계 후에,
    상기 도전층에 대해 평탄화 공정을 수행하는 단계
    를 더 포함하는 반도체 소자의 스토리지 노드 콘택 형성 방법.
  6. 제1항에 있어서,
    상기 제2 층간 절연막 형성 단계는,
    상기 스토리지 노드 콘택을 포함하는 결과물의 전체 구조 상에 상기 제2 층간 절연막을 증착하는 단계; 및
    상기 스토리지 노드 콘택이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    반도체 소자의 스토리지 노드 콘택 형성 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 평탄화 공정은 CMP 또는 에치백으로 수행되는
    반도체 소자의 스토리지 노드 콘택 형성 방법.
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KR1020070078431A KR20090014462A (ko) 2007-08-06 2007-08-06 반도체 소자의 스토리지 노드 콘택 형성 방법

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